JP3021747B2 - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JP3021747B2 JP3021747B2 JP3097047A JP9704791A JP3021747B2 JP 3021747 B2 JP3021747 B2 JP 3021747B2 JP 3097047 A JP3097047 A JP 3097047A JP 9704791 A JP9704791 A JP 9704791A JP 3021747 B2 JP3021747 B2 JP 3021747B2
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Description
【０００１】
【産業上の利用分野】本発明は映像信号をサンプリング
するためのクロックを発生するＰＬＬ回路に関するもの
である。
するためのクロックを発生するＰＬＬ回路に関するもの
である。
【０００２】
【従来の技術】近年、映像信号の処理がデジタル化され
たデジタル映像処理装置が増加しており、映像信号をサ
ンプリングするために必要なクロックを発生するＰＬＬ
回路も多用されてきている。
たデジタル映像処理装置が増加しており、映像信号をサ
ンプリングするために必要なクロックを発生するＰＬＬ
回路も多用されてきている。
【０００３】以下に従来のＰＬＬ回路について説明す
る。図６は従来のＰＬＬ回路のブロック図を示すもので
ある。図６において、１は映像信号をサンプリングする
ためのクロックを発生し印加電圧によりその周波数が変
化する電圧制御発振器であり、印加電圧が高くなると発
振周波数も高くなる。２は電圧制御発振器１から出力さ
れるクロックを分周する分周器、３は同期分離器で複合
映像信号10から水平同期信号を取り出す。４ｂは位相比
較器で２個のＤ型フリップフロップDFF1とDFF2、ゲ−ト
回路、Ｐチャンネル・トランジスタQ1、及びＮチャンネ
ル・トランジスタQ2で構成されており、分周器２の出力
と同期分離器３で分離された複合映像信号の水平同期信
号との位相を比較する。５ｂはロ−パスフィルタで固定
抵抗器R1とコンデンサC1よりなり位相比較器４の出力信
号の広域成分を除去して電圧制御発振器１に電圧を印加
する。
る。図６は従来のＰＬＬ回路のブロック図を示すもので
ある。図６において、１は映像信号をサンプリングする
ためのクロックを発生し印加電圧によりその周波数が変
化する電圧制御発振器であり、印加電圧が高くなると発
振周波数も高くなる。２は電圧制御発振器１から出力さ
れるクロックを分周する分周器、３は同期分離器で複合
映像信号10から水平同期信号を取り出す。４ｂは位相比
較器で２個のＤ型フリップフロップDFF1とDFF2、ゲ−ト
回路、Ｐチャンネル・トランジスタQ1、及びＮチャンネ
ル・トランジスタQ2で構成されており、分周器２の出力
と同期分離器３で分離された複合映像信号の水平同期信
号との位相を比較する。５ｂはロ−パスフィルタで固定
抵抗器R1とコンデンサC1よりなり位相比較器４の出力信
号の広域成分を除去して電圧制御発振器１に電圧を印加
する。
【０００４】以上のように構成されたＰＬＬ回路につい
て、以下その動作について説明する。図７は従来のＰＬ
Ｌ回路の動作を説明するためのタイミング図である。図
７（ａ）は同期分離器３の出力信号（水平同期信号）よ
り分周器２の出力信号の位相が早い場合を示し、図７
（ｂ）は位相が遅れている場合を示している。図７
（ａ）の様に水平同期信号より分周器２の出力信号の位
相が早い場合、まず分周器２の出力信号の立ち上がりで
Ｄ型フリップフロップＤＦＦ２のＱ出力が”Ｈ”となり
同期分離器３の出力が”Ｈ”になるもでＤ型フリップフ
ロップＤＦＦ２のＱ出力は変化しない。同期分離器３の
出力信号の立ち上がるとＤ型フリップフロップＤＦＦ１
のＱ出力は”Ｈ”となるがＮＡＮＤ１の出力が”Ｌ”と
なるため、Ｄ型フリップフロップＤＦＦ１、ＤＦＦ２共
にリセットされそのＱ出力は”Ｌ”となる。また図７
（ｂ）の場合は、まず同期分離器３の出力信号の立ち上
がりでＤ型フリップフロップＤＦＦ１のＱ出力は”Ｈ”
となり分周器２の出力信号の立ち上がりで”Ｌ”とな
る。このときのＮＯＲ１、ＮＯＲ２の出力も図７に示し
ている。ここで図６におけるトランジスタＱ１、Ｑ２お
よびローパスフィルタ５ｂの動作を中心に説明する。図
７（ａ）のようにＮＯＲ２の出力が”Ｈ”になるとＮチ
ャンネル・トランジスタＱ２がＯＮし、ローパスフィル
タ５のコンデンサＣ１を放電するため、電圧制御発振器
１に印加する電圧は低くなり発振周波数は低くなる。図
７（ｂ）のようにＮＯＲ１の出力が”Ｈ”になると、イ
ンバータＩＮＶ３が入っているのでＰチャンネル・トラ
ンジスタＱ１はＯＮしてローパスフィルタ５ｂのコンデ
ンサＣ１を充電し、電圧制御発振器１に印加する電圧は
高くなり発振周波数も高くなる。このように位相比較器
４ｂとローパスフィルタ５ｂは分周器２と同期分離器３
の出力信号の位相を一致させる方向に電圧制御発振器１
の発振周波数を制御する。またＮＯＲ１、ＮＯＲ２の出
力が共に”Ｌ”のときはトランジスタＱ１、Ｑ２も共に
ＯＦＦとなってフローティング状態となり、コンデンサ
Ｃ１は電圧制御発振器１への印加電圧を保持する。
て、以下その動作について説明する。図７は従来のＰＬ
Ｌ回路の動作を説明するためのタイミング図である。図
７（ａ）は同期分離器３の出力信号（水平同期信号）よ
り分周器２の出力信号の位相が早い場合を示し、図７
（ｂ）は位相が遅れている場合を示している。図７
（ａ）の様に水平同期信号より分周器２の出力信号の位
相が早い場合、まず分周器２の出力信号の立ち上がりで
Ｄ型フリップフロップＤＦＦ２のＱ出力が”Ｈ”となり
同期分離器３の出力が”Ｈ”になるもでＤ型フリップフ
ロップＤＦＦ２のＱ出力は変化しない。同期分離器３の
出力信号の立ち上がるとＤ型フリップフロップＤＦＦ１
のＱ出力は”Ｈ”となるがＮＡＮＤ１の出力が”Ｌ”と
なるため、Ｄ型フリップフロップＤＦＦ１、ＤＦＦ２共
にリセットされそのＱ出力は”Ｌ”となる。また図７
（ｂ）の場合は、まず同期分離器３の出力信号の立ち上
がりでＤ型フリップフロップＤＦＦ１のＱ出力は”Ｈ”
となり分周器２の出力信号の立ち上がりで”Ｌ”とな
る。このときのＮＯＲ１、ＮＯＲ２の出力も図７に示し
ている。ここで図６におけるトランジスタＱ１、Ｑ２お
よびローパスフィルタ５ｂの動作を中心に説明する。図
７（ａ）のようにＮＯＲ２の出力が”Ｈ”になるとＮチ
ャンネル・トランジスタＱ２がＯＮし、ローパスフィル
タ５のコンデンサＣ１を放電するため、電圧制御発振器
１に印加する電圧は低くなり発振周波数は低くなる。図
７（ｂ）のようにＮＯＲ１の出力が”Ｈ”になると、イ
ンバータＩＮＶ３が入っているのでＰチャンネル・トラ
ンジスタＱ１はＯＮしてローパスフィルタ５ｂのコンデ
ンサＣ１を充電し、電圧制御発振器１に印加する電圧は
高くなり発振周波数も高くなる。このように位相比較器
４ｂとローパスフィルタ５ｂは分周器２と同期分離器３
の出力信号の位相を一致させる方向に電圧制御発振器１
の発振周波数を制御する。またＮＯＲ１、ＮＯＲ２の出
力が共に”Ｌ”のときはトランジスタＱ１、Ｑ２も共に
ＯＦＦとなってフローティング状態となり、コンデンサ
Ｃ１は電圧制御発振器１への印加電圧を保持する。
【０００５】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では電圧制御発振器のバラツキによりある一定
の電圧を印加しても発振周波数が一定ではなく、また同
期分離器のバラツキにより複合映像信号の水平同期信号
と同期分離器の出力信号の位相差（遅延時間）が一定で
ない等の原因により、複合映像信号の水平同期信号の前
縁と分周器の出力信号の立ち上がりとのロック状態にお
ける位相がバラつくという問題点を有していた。また映
像信号のＳ／Ｎが悪い場合には同期分離器より出力され
る水平同期信号にノイズ状のパルスが発生するが、上記
の従来の構成では位相比較器はエッジトリガ型のＤ型フ
リップフロップを使用しており、上記ノイズ状パルスに
より誤動作するという問題点を有していた。さらにＰＬ
Ｌ回路を集積回路化する場合、位相比較器をＩＣ内に取
りこむが考えられるが、ＩＣの設計時点でロ−パスフィ
ルタの極性を考慮しなければならず、ＩＣの周辺回路が
確定しなければ集積回路化できず、またＩＣが完成した
後にロ−パスフィルタの回路を変更する場合ＩＣの周辺
回路が増加しコストアップの原因となるという問題点を
有していた。
来の構成では電圧制御発振器のバラツキによりある一定
の電圧を印加しても発振周波数が一定ではなく、また同
期分離器のバラツキにより複合映像信号の水平同期信号
と同期分離器の出力信号の位相差（遅延時間）が一定で
ない等の原因により、複合映像信号の水平同期信号の前
縁と分周器の出力信号の立ち上がりとのロック状態にお
ける位相がバラつくという問題点を有していた。また映
像信号のＳ／Ｎが悪い場合には同期分離器より出力され
る水平同期信号にノイズ状のパルスが発生するが、上記
の従来の構成では位相比較器はエッジトリガ型のＤ型フ
リップフロップを使用しており、上記ノイズ状パルスに
より誤動作するという問題点を有していた。さらにＰＬ
Ｌ回路を集積回路化する場合、位相比較器をＩＣ内に取
りこむが考えられるが、ＩＣの設計時点でロ−パスフィ
ルタの極性を考慮しなければならず、ＩＣの周辺回路が
確定しなければ集積回路化できず、またＩＣが完成した
後にロ−パスフィルタの回路を変更する場合ＩＣの周辺
回路が増加しコストアップの原因となるという問題点を
有していた。
【０００６】本発明は上記従来の問題点を解決するもの
で、電圧制御発振器および同期分離器等のバラツキを補
正するための調整手段を設け、さらにＳ／Ｎの悪い映像
信号に対しても安定したＰＬＬ動作を行うことができ
る、またロ−パスフィルタの極性に影響されないＰＬＬ
回路を提供することを目的とする。
で、電圧制御発振器および同期分離器等のバラツキを補
正するための調整手段を設け、さらにＳ／Ｎの悪い映像
信号に対しても安定したＰＬＬ動作を行うことができ
る、またロ−パスフィルタの極性に影響されないＰＬＬ
回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】この目的を達成するため
に本発明のＰＬＬ回路は、映像信号をサンプリングする
ためのクロックを発生し印加電圧によりその周波数が変
化する電圧制御発振器と、上記電圧制御発振器より出力
されたクロックを分周する分周器と、複合映像信号より
水平同期信号を取り出すための同期分離器と、上記同期
分離器より出力される水平同期信号と上記分周器の出力
との位相を比較する位相比較器と、上記位相比較器によ
り位相比較した結果を出力するためのＮチャンネルのオ
ープンドレイン出力、Ｐチャンネルのオープンドレイン
出力と、上記Ｎチャンネルオープンドレイン出力とＰチ
ャンネルオープンドレイン出力とを接続すると共に、Ｐ
ＬＬ回路がロック状態における水平同期信号と分周器の
出力との位相のばらつきを補正するように抵抗値が変化
させられる可変抵抗器と、上記可変抵抗器の出力の広域
成分を除去するためのローパスフィルタを備え、上記ロ
ーパスフィルタの出力を電圧制御発振器への印加電圧と
する構成となっている。
に本発明のＰＬＬ回路は、映像信号をサンプリングする
ためのクロックを発生し印加電圧によりその周波数が変
化する電圧制御発振器と、上記電圧制御発振器より出力
されたクロックを分周する分周器と、複合映像信号より
水平同期信号を取り出すための同期分離器と、上記同期
分離器より出力される水平同期信号と上記分周器の出力
との位相を比較する位相比較器と、上記位相比較器によ
り位相比較した結果を出力するためのＮチャンネルのオ
ープンドレイン出力、Ｐチャンネルのオープンドレイン
出力と、上記Ｎチャンネルオープンドレイン出力とＰチ
ャンネルオープンドレイン出力とを接続すると共に、Ｐ
ＬＬ回路がロック状態における水平同期信号と分周器の
出力との位相のばらつきを補正するように抵抗値が変化
させられる可変抵抗器と、上記可変抵抗器の出力の広域
成分を除去するためのローパスフィルタを備え、上記ロ
ーパスフィルタの出力を電圧制御発振器への印加電圧と
する構成となっている。
【０００８】また、位相比較器が同期分離器より出力さ
れた水平同期信号を入力し、カウンタで構成された分周
器の出力をデコ−ドして水平同期信号より短いパルスを
出力するゲ−トパルス発生器を備え、上記ゲ−トパルス
発生器より出力されたゲ−トパルス期間以外は上記Ｎチ
ャンネルオ−プンドレイン出力とＰチャンネルオ−プン
ドレイン出力を構成するトランジスタをカットオフする
構成となっている。
れた水平同期信号を入力し、カウンタで構成された分周
器の出力をデコ−ドして水平同期信号より短いパルスを
出力するゲ−トパルス発生器を備え、上記ゲ−トパルス
発生器より出力されたゲ−トパルス期間以外は上記Ｎチ
ャンネルオ−プンドレイン出力とＰチャンネルオ−プン
ドレイン出力を構成するトランジスタをカットオフする
構成となっている。
【０００９】さらに、位相比較器がその出力の極性を反
転するための制御端子と反転回路を備え、上記制御端子
により位相比較器の出力の極性を反転させる構成となっ
ている。
転するための制御端子と反転回路を備え、上記制御端子
により位相比較器の出力の極性を反転させる構成となっ
ている。
【００１０】
【作用】この構成によって、可変抵抗器により、ロ−パ
スフィルタの構成要素であるコンデンサの充電のときの
時定数と放電のときの時定数を変え、電圧制御発振器お
よび同期分離器等のバラツキによる複合映像信号の水平
同期信号の前縁と分周器の出力信号の立ち上がりとのロ
ック状態における位相のバラツキを補正することができ
る。またエッジトリガ型のＤ型フリップフロップを使用
していないため、Ｓ／Ｎの悪い映像信号のとき同期分離
器より出力される水平同期信号のノイズ状パルスに対し
ても安定したＰＬＬ動作を行うことができる。さらに位
相比較器の出力の極性を反転することができるため、ロ
−パスフィルタの正負両極性に対応できるＰＬＬ回路を
提供することができる。
スフィルタの構成要素であるコンデンサの充電のときの
時定数と放電のときの時定数を変え、電圧制御発振器お
よび同期分離器等のバラツキによる複合映像信号の水平
同期信号の前縁と分周器の出力信号の立ち上がりとのロ
ック状態における位相のバラツキを補正することができ
る。またエッジトリガ型のＤ型フリップフロップを使用
していないため、Ｓ／Ｎの悪い映像信号のとき同期分離
器より出力される水平同期信号のノイズ状パルスに対し
ても安定したＰＬＬ動作を行うことができる。さらに位
相比較器の出力の極性を反転することができるため、ロ
−パスフィルタの正負両極性に対応できるＰＬＬ回路を
提供することができる。
【００１１】
（実施例１）以下本発明の一実施例について、図面を参
照しながら説明する。
照しながら説明する。
【００１２】図１において、１は映像信号をサンプリン
グするためのクロックを発生し印可電圧によりその発振
周波数が変化する電圧制御発振器であり、印加電圧が高
くなると発振周波数も高くなる。２は電圧制御発振器１
から出力されるクロックを分周する分周器、３は同期分
離器で複合映像信号10から水平同期信号を取り出す。４
ａは位相比較器で２個のＤ型フリップフロップDFF1とDF
F2、ゲ−ト回路、Ｐチャンネル・トランジスタQ1、及び
Ｎチャンネル・トランジスタQ2で構成されており、分周
器２の出力と同期分離器３で分離された複合映像信号の
水平同期信号との位相を比較する。以上のものは図６と
ほぼ同様の構成であり、またトランジスタQ1、Q2のＯ
Ｎ、ＯＦＦは図７で示したタイミングとまったく同じで
あるため、詳細な説明は省略する。図６と異なるのはＰ
チャンネル・トランジスタQ1のドレインとＮチャンネル
・トランジスタQ2のドレインを短絡しないで別々の出力
端子を設け、オ−プンドレイン出力となっていることで
ある。また５ａはロ−パスフィルタで固定抵抗器R2、R
3、可変抵抗器R4およびコンデンサC1よりなり、位相比
較器４ａの出力信号の広域成分を除去して電圧制御発振
器１に電圧を印加する。
グするためのクロックを発生し印可電圧によりその発振
周波数が変化する電圧制御発振器であり、印加電圧が高
くなると発振周波数も高くなる。２は電圧制御発振器１
から出力されるクロックを分周する分周器、３は同期分
離器で複合映像信号10から水平同期信号を取り出す。４
ａは位相比較器で２個のＤ型フリップフロップDFF1とDF
F2、ゲ−ト回路、Ｐチャンネル・トランジスタQ1、及び
Ｎチャンネル・トランジスタQ2で構成されており、分周
器２の出力と同期分離器３で分離された複合映像信号の
水平同期信号との位相を比較する。以上のものは図６と
ほぼ同様の構成であり、またトランジスタQ1、Q2のＯ
Ｎ、ＯＦＦは図７で示したタイミングとまったく同じで
あるため、詳細な説明は省略する。図６と異なるのはＰ
チャンネル・トランジスタQ1のドレインとＮチャンネル
・トランジスタQ2のドレインを短絡しないで別々の出力
端子を設け、オ−プンドレイン出力となっていることで
ある。また５ａはロ−パスフィルタで固定抵抗器R2、R
3、可変抵抗器R4およびコンデンサC1よりなり、位相比
較器４ａの出力信号の広域成分を除去して電圧制御発振
器１に電圧を印加する。
【００１３】以上のように構成されたＰＬＬ回路につい
て、以下その動作を説明する。ここで説明の簡略化のた
め、複合映像信号10の水平同期信号の前縁と分周器２の
出力信号の立ち上がりとのロック状態における位相のバ
ラツキは、電圧制御発振器１のバラツキにより発生して
いるものとする。このときロック状態における位相のバ
ラツキをなくすためには図７で示しているゲート回路Ｎ
ＯＲ１またはＮＯＲ２の出力信号の”Ｈ”となる時間幅
が一定に出来ればよい。しかしながら電圧制御発振器１
がバラついているため、同じ電圧を印加しても発振周波
数が異なる。したがって発振周波数を同じくするために
は印加する電圧を変える必要がある。すなわちトランジ
スタがＯＮになる時間は等しいが、ロ−パスフィルタ５
ａを介することによりその出力電圧が変化すればよいこ
とになる。図１において可変抵抗器Ｒ４はコンデンサＣ
１の充放電の時定数を変えることができ、ＮＯＲ１また
はＮＯＲ２の出力信号の”Ｈ”となる時間幅が一定でも
電圧制御発振器１に印加する電圧を変えることができ
る。従って可変抵抗器Ｒ４を調整することにより電圧制
御発振器１のバラツキを補正することができる。一方、
複合映像信号10の水平同期信号の前縁と分周器２の出力
信号の立ち上がりとのロック状態における位相のバラツ
キが、同期分離器３のバラツキにより複合映像信号の水
平同期信号と同期分離器３の出力信号の位相差（遅延時
間）が一定でない事が原因である場合を考える。この場
合はＮＯＲ１またはＮＯＲ２の出力信号の”Ｈ”となる
時間幅が変わっても電圧制御発振器１に印加する電圧を
一定にすればよく、同様に可変抵抗器Ｒ４によってコン
デンサＣ１の充放電の時定数を変えることでバラツキを
補正することができる。
て、以下その動作を説明する。ここで説明の簡略化のた
め、複合映像信号10の水平同期信号の前縁と分周器２の
出力信号の立ち上がりとのロック状態における位相のバ
ラツキは、電圧制御発振器１のバラツキにより発生して
いるものとする。このときロック状態における位相のバ
ラツキをなくすためには図７で示しているゲート回路Ｎ
ＯＲ１またはＮＯＲ２の出力信号の”Ｈ”となる時間幅
が一定に出来ればよい。しかしながら電圧制御発振器１
がバラついているため、同じ電圧を印加しても発振周波
数が異なる。したがって発振周波数を同じくするために
は印加する電圧を変える必要がある。すなわちトランジ
スタがＯＮになる時間は等しいが、ロ−パスフィルタ５
ａを介することによりその出力電圧が変化すればよいこ
とになる。図１において可変抵抗器Ｒ４はコンデンサＣ
１の充放電の時定数を変えることができ、ＮＯＲ１また
はＮＯＲ２の出力信号の”Ｈ”となる時間幅が一定でも
電圧制御発振器１に印加する電圧を変えることができ
る。従って可変抵抗器Ｒ４を調整することにより電圧制
御発振器１のバラツキを補正することができる。一方、
複合映像信号10の水平同期信号の前縁と分周器２の出力
信号の立ち上がりとのロック状態における位相のバラツ
キが、同期分離器３のバラツキにより複合映像信号の水
平同期信号と同期分離器３の出力信号の位相差（遅延時
間）が一定でない事が原因である場合を考える。この場
合はＮＯＲ１またはＮＯＲ２の出力信号の”Ｈ”となる
時間幅が変わっても電圧制御発振器１に印加する電圧を
一定にすればよく、同様に可変抵抗器Ｒ４によってコン
デンサＣ１の充放電の時定数を変えることでバラツキを
補正することができる。
【００１４】以上のように本実施例によれば、位相比較
器４ａの出力をＰチャンネル・トランジスタのドレイン
Ｑ１とＮチャンネル・トランジスタＱ２のドレインを短
絡しないで別々の出力端子を設けてオ−プンドレイン出
力とし、その２つのオ−プンドレイン出力の間にロ−パ
スフィルタ５ａを構成する固定抵抗器Ｒ２、Ｒ３、可変
抵抗器Ｒ４を接続することにより、コンデンサＣ１の充
放電の時定数を変えることができ、電圧制御発振器１お
よび同期分離器３等のバラツキによる複合映像信号の水
平同期信号の前縁と分周器２の出力信号の立ち上がりと
のロック状態における位相のバラツキを補正することが
できる。
器４ａの出力をＰチャンネル・トランジスタのドレイン
Ｑ１とＮチャンネル・トランジスタＱ２のドレインを短
絡しないで別々の出力端子を設けてオ−プンドレイン出
力とし、その２つのオ−プンドレイン出力の間にロ−パ
スフィルタ５ａを構成する固定抵抗器Ｒ２、Ｒ３、可変
抵抗器Ｒ４を接続することにより、コンデンサＣ１の充
放電の時定数を変えることができ、電圧制御発振器１お
よび同期分離器３等のバラツキによる複合映像信号の水
平同期信号の前縁と分周器２の出力信号の立ち上がりと
のロック状態における位相のバラツキを補正することが
できる。
【００１５】（実施例２）以下本発明の第２の実施例に
ついて図面を参照しながら説明する。
ついて図面を参照しながら説明する。
【００１６】図２において、１は電圧制御発振器であ
り、２は電圧制御発振器１から出力されるクロックを分
周する分周器、３は同期分離器で以上は図１の構成と同
様なものである。図１の構成と異なるのはカウンタで構
成される分周器２のカウント値をデコ−ドして水平同期
信号より短いパルスを発生させるゲ−トパルス発生器６
を設け、第２の位相比較器７に印加し、ゲ−トパルス発
生器６の出力（ゲ−トパルス）が”Ｌ”のときのみトラ
ンジスタＱ１、Ｑ２をＯＮするようにした点である。ま
たトランジスタＱ１、Ｑ２は図１と同様オ−プンドレイ
ン出力となっている。
り、２は電圧制御発振器１から出力されるクロックを分
周する分周器、３は同期分離器で以上は図１の構成と同
様なものである。図１の構成と異なるのはカウンタで構
成される分周器２のカウント値をデコ−ドして水平同期
信号より短いパルスを発生させるゲ−トパルス発生器６
を設け、第２の位相比較器７に印加し、ゲ−トパルス発
生器６の出力（ゲ−トパルス）が”Ｌ”のときのみトラ
ンジスタＱ１、Ｑ２をＯＮするようにした点である。ま
たトランジスタＱ１、Ｑ２は図１と同様オ−プンドレイ
ン出力となっている。
【００１７】上記のように構成されたＰＬＬ回路につい
て、以下その動作を説明する。図３は第２の位相比較器
７の動作を示すタイミング図である。図３において、分
周器２は（Ｎ＋１）分周しており、映像信号がＮＴＳＣ
方式で、電圧制御発振器１の発振周波数を色副搬送波の
４倍としたとき、分周器２のカウント値の最大値Ｎは９
０９となる。またゲ−トパルス発生器６は分周器２のカ
ウント値が０以上ｎ以下のとき”Ｌ”となるデコ−ダで
構成されており、ゲ−トパルスは水平同期信号より短い
パルス幅にする。ゲ−トパルス幅を約３μSECに設定し
た場合上記ｎは４２となる。図２においてＡＮＤ１出力
が”Ｈ”となるのは、ゲ−トパルスが”Ｌ”でかつ同期
分離器３の出力が”Ｈ”のときであり、またＮＯＲ３出
力が”Ｈ”となるのはゲ−トパルスが”Ｌ”でかつ同期
分離器３の出力が”Ｌ”のときである。図３にそのタイ
ミングを示している。ここでＡＮＤ１出力が”Ｈ”のと
きＰチャンネル・トランジスタＱ１はＯＮとなりロ−パ
スフィルタ５ａ内の固定抵抗器Ｒ２及び可変抵抗器Ｒ４
を介してコンデンサＣ１を充電し、またＮＯＲ３出力
が”Ｈ”のときＮチャンネル・トランジスタＱ２がＯＮ
となり可変抵抗器Ｒ４及び固定抵抗器Ｒ３を介してコン
デンサＣ１を放電する。従って可変抵抗器Ｒ４の位置を
調整することにより、コンデンサＣ１の充電の時定数と
放電の時定数を変えることができるため、電圧制御発振
器１に印加する電圧が同じであっても充電の時定数が小
さい場合はＡＮＤ１出力が”Ｈ”となる時間がより短く
なり、反対に放電の時定数が小さい場合にはＡＮＤ１出
力が”Ｈ”となる時間がより長くなるよう設定できる。
て、以下その動作を説明する。図３は第２の位相比較器
７の動作を示すタイミング図である。図３において、分
周器２は（Ｎ＋１）分周しており、映像信号がＮＴＳＣ
方式で、電圧制御発振器１の発振周波数を色副搬送波の
４倍としたとき、分周器２のカウント値の最大値Ｎは９
０９となる。またゲ−トパルス発生器６は分周器２のカ
ウント値が０以上ｎ以下のとき”Ｌ”となるデコ−ダで
構成されており、ゲ−トパルスは水平同期信号より短い
パルス幅にする。ゲ−トパルス幅を約３μSECに設定し
た場合上記ｎは４２となる。図２においてＡＮＤ１出力
が”Ｈ”となるのは、ゲ−トパルスが”Ｌ”でかつ同期
分離器３の出力が”Ｈ”のときであり、またＮＯＲ３出
力が”Ｈ”となるのはゲ−トパルスが”Ｌ”でかつ同期
分離器３の出力が”Ｌ”のときである。図３にそのタイ
ミングを示している。ここでＡＮＤ１出力が”Ｈ”のと
きＰチャンネル・トランジスタＱ１はＯＮとなりロ−パ
スフィルタ５ａ内の固定抵抗器Ｒ２及び可変抵抗器Ｒ４
を介してコンデンサＣ１を充電し、またＮＯＲ３出力
が”Ｈ”のときＮチャンネル・トランジスタＱ２がＯＮ
となり可変抵抗器Ｒ４及び固定抵抗器Ｒ３を介してコン
デンサＣ１を放電する。従って可変抵抗器Ｒ４の位置を
調整することにより、コンデンサＣ１の充電の時定数と
放電の時定数を変えることができるため、電圧制御発振
器１に印加する電圧が同じであっても充電の時定数が小
さい場合はＡＮＤ１出力が”Ｈ”となる時間がより短く
なり、反対に放電の時定数が小さい場合にはＡＮＤ１出
力が”Ｈ”となる時間がより長くなるよう設定できる。
【００１８】以上のように、位相比較器７が上記同期分
離器３より出力された水平同期信号を入力し、分周器２
のカウンタ値をデコ−ドし水平同期信号より短いパルス
を出力するゲ−トパルス発生器６と、Ｎチャンネルオ−
プンドレイン出力とＰチャンネルオ−プンドレイン出力
と、可変抵抗器Ｒ４とを備え、上記ゲ−トパルス発生器
６より出力されたゲ−トパルス期間以外は上記Ｎチャン
ネルオ−プンドレイン出力とＰチャンネルオ−プンドレ
イン出力を構成するトランジスタをカットオフすること
により、電圧制御発振器１および同期分離器３等のバラ
ツキによる複合映像信号の水平同期信号の前縁と分周器
２の出力信号の立ち上がりとのロック状態における位相
のバラツキを可変抵抗器Ｒ４の調整により補正すること
ができる。また映像信号のＳ／Ｎが悪い場合には同期分
離器３より出力される水平同期信号にノイズ状のパルス
が発生するが、第１の実施例の位相比較器７はエッジト
リガ型のＤ型フリップフロップを使用しており、上記ノ
イズ状パルスにより誤動作する。本構成はエッジ検出を
使用していないため、Ｓ／Ｎの悪い映像信号に対しても
安定したＰＬＬ動作を行うことができる。
離器３より出力された水平同期信号を入力し、分周器２
のカウンタ値をデコ−ドし水平同期信号より短いパルス
を出力するゲ−トパルス発生器６と、Ｎチャンネルオ−
プンドレイン出力とＰチャンネルオ−プンドレイン出力
と、可変抵抗器Ｒ４とを備え、上記ゲ−トパルス発生器
６より出力されたゲ−トパルス期間以外は上記Ｎチャン
ネルオ−プンドレイン出力とＰチャンネルオ−プンドレ
イン出力を構成するトランジスタをカットオフすること
により、電圧制御発振器１および同期分離器３等のバラ
ツキによる複合映像信号の水平同期信号の前縁と分周器
２の出力信号の立ち上がりとのロック状態における位相
のバラツキを可変抵抗器Ｒ４の調整により補正すること
ができる。また映像信号のＳ／Ｎが悪い場合には同期分
離器３より出力される水平同期信号にノイズ状のパルス
が発生するが、第１の実施例の位相比較器７はエッジト
リガ型のＤ型フリップフロップを使用しており、上記ノ
イズ状パルスにより誤動作する。本構成はエッジ検出を
使用していないため、Ｓ／Ｎの悪い映像信号に対しても
安定したＰＬＬ動作を行うことができる。
【００１９】（実施例３）以下本発明の第３の実施例に
ついて図面を参照しながら説明する。
ついて図面を参照しながら説明する。
【００２０】図４において、１は電圧制御発振器であ
り、２は分周器、３は同期分離器、６はゲ−トパルス発
生器、７は第２の位相比較器、５はロ−パスフィルタ、
１０は複合映像信号入力、１１はサンプルクロック出力
で、以上は図２の構成と同様なものである。図２の構成
と異なるのはロ−パスフィルタ５の構成を具体的に示し
ていないことと、同期分離器３と第２の位相比較器７を
排他的論理和８を介して接続し、排他的論理和８の他方
の入力端子に極性反転用の制御端子１２を接続したこと
である。ロ−パスフィルタ５は第２の実施例で示したよ
うな抵抗器とコンデンサ等の受動素子のみで構成する方
法と、オペアンプ等の能動素子を使用したアクティブフ
ィルタで構成する場合が想定されるが、アクティブフィ
ルタの場合は一般的に入力と出力の極性が反転する。ま
た９は本実施例を集積回路化する場合に集積回路内に取
り組むブロックを示している。
り、２は分周器、３は同期分離器、６はゲ−トパルス発
生器、７は第２の位相比較器、５はロ−パスフィルタ、
１０は複合映像信号入力、１１はサンプルクロック出力
で、以上は図２の構成と同様なものである。図２の構成
と異なるのはロ−パスフィルタ５の構成を具体的に示し
ていないことと、同期分離器３と第２の位相比較器７を
排他的論理和８を介して接続し、排他的論理和８の他方
の入力端子に極性反転用の制御端子１２を接続したこと
である。ロ−パスフィルタ５は第２の実施例で示したよ
うな抵抗器とコンデンサ等の受動素子のみで構成する方
法と、オペアンプ等の能動素子を使用したアクティブフ
ィルタで構成する場合が想定されるが、アクティブフィ
ルタの場合は一般的に入力と出力の極性が反転する。ま
た９は本実施例を集積回路化する場合に集積回路内に取
り組むブロックを示している。
【００２１】上記のように構成されたＰＬＬ回路につい
て、以下その動作を説明する。図５は第２の位相比較器
７の動作を示すタイミング図であリ、図５（ａ）は極性
反転用制御端子１２が”Ｌ”の場合であり、図５（ｂ）
は極性反転用制御端子１２が”Ｈ”の場合を示してい
る。排他的論理和８は一方の入力端子が”Ｌ”のときは
もう一方の入力信号をそのまま出力し、一方の入力端子
が”Ｈ”のときはもう一方の入力信号を反転して出力す
るため、ＡＮＤ１出力及びＮＯＲ３出力は図５で示した
ようになる。ここで複合映像信号１０の水平同期信号と
ゲ−トパルス発生器６の出力の位相がロックしている状
態よりもゲ−トパルスの方が早かった場合を考えると、
極性反転用制御端子１２が”Ｌ”の場合はＮＯＲ３出力
の”Ｈ”期間が長くなり、また極性反転用制御端子１２
が”Ｈ”の場合はＡＮＤ１出力の”Ｈ”期間が長くな
る。従って極性反転用制御端子１２により、位相比較器
７の出力の極性を反転することができる。
て、以下その動作を説明する。図５は第２の位相比較器
７の動作を示すタイミング図であリ、図５（ａ）は極性
反転用制御端子１２が”Ｌ”の場合であり、図５（ｂ）
は極性反転用制御端子１２が”Ｈ”の場合を示してい
る。排他的論理和８は一方の入力端子が”Ｌ”のときは
もう一方の入力信号をそのまま出力し、一方の入力端子
が”Ｈ”のときはもう一方の入力信号を反転して出力す
るため、ＡＮＤ１出力及びＮＯＲ３出力は図５で示した
ようになる。ここで複合映像信号１０の水平同期信号と
ゲ−トパルス発生器６の出力の位相がロックしている状
態よりもゲ−トパルスの方が早かった場合を考えると、
極性反転用制御端子１２が”Ｌ”の場合はＮＯＲ３出力
の”Ｈ”期間が長くなり、また極性反転用制御端子１２
が”Ｈ”の場合はＡＮＤ１出力の”Ｈ”期間が長くな
る。従って極性反転用制御端子１２により、位相比較器
７の出力の極性を反転することができる。
【００２２】以上のように、同期分離器３と第２の位相
比較器７を排他的論理和８を介して接続し、排他的論理
和８の他方の入力端子に極性反転用の制御端子１２を接
続することにより、極性反転用制御端子１２によって位
相比較器７の出力の極性を反転することができる。また
ＰＬＬ回路を集積回路化する場合、図４の９の部分をＩ
Ｃ内に取りこむことが考えられるが、ＩＣの設計時点で
ロ−パスフィルタの極性を考慮する必要がなく集積回路
化に早期に着手できる。さらにＩＣが完成した後でも位
相比較器の周辺に回路を追加する事なくロ−パスフィル
タの変更ができ、コストダウンが図れる。
比較器７を排他的論理和８を介して接続し、排他的論理
和８の他方の入力端子に極性反転用の制御端子１２を接
続することにより、極性反転用制御端子１２によって位
相比較器７の出力の極性を反転することができる。また
ＰＬＬ回路を集積回路化する場合、図４の９の部分をＩ
Ｃ内に取りこむことが考えられるが、ＩＣの設計時点で
ロ−パスフィルタの極性を考慮する必要がなく集積回路
化に早期に着手できる。さらにＩＣが完成した後でも位
相比較器の周辺に回路を追加する事なくロ−パスフィル
タの変更ができ、コストダウンが図れる。
【００２３】
【発明の効果】以上のように本発明は電圧制御発振器
と、分周器と、同期分離器と、上記同期分離器より出力
される水平同期信号と、Ｎチャンネルのオープンドレイ
ン出力およびＰチャンネルのオープンドレイン出力をも
った位相比較器と、上記Ｎチャンネルオープンドレイン
出力とＰチャンネルオープンドレイン出力とを接続する
とともに、ＰＬＬ回路がロック状態における水平同期信
号と分周器の出力との位相のバラツキを補正するように
抵抗値が変化させられる可変抵抗器を設けることによ
り、電圧制御発振器および同期分離器等のバラツキによ
る複合映像信号の水平同期信号の前縁と分周器の出力信
号の立ち上がりとのロック状態における位相のバラツキ
を補正することができる優れたＰＬＬ回路が実現でき
る。また位相比較器が水平同期信号を入力し、分周器の
カウンタ値をデコードするゲートパルス発生器を備え、
ゲートパルス発生器より出力されたゲートパルス期間以
外は上記Ｎチャンネルオープンドレイン出力とＰチャン
ネルオープンドレイン出力を構成するトランジスタをカ
ットオフすることによりＳ／Ｎの悪い映像信号でも安定
した動作が得られる。さらに位相比較器がその出力の極
性を反転するための制御端子と、上記制御端子により極
性を反転させる反転回路を備えているため、ローパスフ
ィルタの正負両極性に対応でき、集積回路化に適したＰ
ＬＬ回路が実現できるものである。
と、分周器と、同期分離器と、上記同期分離器より出力
される水平同期信号と、Ｎチャンネルのオープンドレイ
ン出力およびＰチャンネルのオープンドレイン出力をも
った位相比較器と、上記Ｎチャンネルオープンドレイン
出力とＰチャンネルオープンドレイン出力とを接続する
とともに、ＰＬＬ回路がロック状態における水平同期信
号と分周器の出力との位相のバラツキを補正するように
抵抗値が変化させられる可変抵抗器を設けることによ
り、電圧制御発振器および同期分離器等のバラツキによ
る複合映像信号の水平同期信号の前縁と分周器の出力信
号の立ち上がりとのロック状態における位相のバラツキ
を補正することができる優れたＰＬＬ回路が実現でき
る。また位相比較器が水平同期信号を入力し、分周器の
カウンタ値をデコードするゲートパルス発生器を備え、
ゲートパルス発生器より出力されたゲートパルス期間以
外は上記Ｎチャンネルオープンドレイン出力とＰチャン
ネルオープンドレイン出力を構成するトランジスタをカ
ットオフすることによりＳ／Ｎの悪い映像信号でも安定
した動作が得られる。さらに位相比較器がその出力の極
性を反転するための制御端子と、上記制御端子により極
性を反転させる反転回路を備えているため、ローパスフ
ィルタの正負両極性に対応でき、集積回路化に適したＰ
ＬＬ回路が実現できるものである。
【図１】図１は本発明の第１の実施例におけるＰＬＬ回
路のブロック図
路のブロック図
【図２】図２は本発明の第２の実施例におけるＰＬＬ回
路のブロック図
路のブロック図
【図３】図３は第２の実施例におけるＰＬＬ回路の動作
説明のためのタイミング図
説明のためのタイミング図
【図４】図４は本発明の第３の実施例におけるＰＬＬ回
路のブロック図
路のブロック図
【図５】図５は第３の実施例におけるＰＬＬ回路の動作
説明のためのタイミング図
説明のためのタイミング図
【図６】図６は従来のＰＬＬ回路のブロック図
【図７】図７は従来のＰＬＬ回路の動作説明のためのタ
イミング図
イミング図
１ 電圧制御発振器 ２ 分周器 ３ 同期分離器 ４ａ 第１の位相比較器 ５ ロ−パスフィルタ ６ ゲ−トパルス発生器 ７ 第２の位相比較器 Ｑ１ Ｐチャンネル・トランジスタ Ｑ２ Ｎチャンネル・トランジスタ Ｒ４ 可変抵抗器
フロントページの続き (56)参考文献 特開 平１−296812（ＪＰ，Ａ) 特開 平２−244981（ＪＰ，Ａ) 特開 昭61−281694（ＪＰ，Ａ) 特開 昭56−16328（ＪＰ，Ａ) 特開 昭61−134126（ＪＰ，Ａ) 特開 昭63−82128（ＪＰ，Ａ) 特開 昭60−150315（ＪＰ，Ａ) 特開 昭62−202619（ＪＰ，Ａ) 西独国特許出願公開3115057（ＤＥ, Ａ１) (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/08 - 7/093
Claims (3)
- 【請求項１】 映像信号をサンプリングするためのクロ
ックを発生し印加電圧によりその発振周波数が変化する
電圧制御発振器と、上記電圧制御発振器より出力された
クロックを分周する分周器と、複合映像信号より水平同
期信号を取り出すための同期分離器と、上記同期分離器
より出力される水平同期信号と上記分周器の出力信号と
の位相を比較する位相比較器と、上記位相比較器により
位相比較した結果を出力するためのＮチャンネルのオー
プンドレイン出力とＰチャンネルのオープンドレイン出
力と、上記Ｎチャンネルオープンドレイン出力とＰチャ
ンネルオープンドレイン出力とを接続するとともに、Ｐ
ＬＬ回路がロック状態における水平同期信号と分周器の
出力との位相のばらつきを補正するように抵抗値が変化
させられる可変抵抗器と、上記可変抵抗器の出力信号の
広域成分を除去するためのローパスフィルタを備えたＰ
ＬＬ回路。、 - 【請求項２】 位相比較器が上記同期分離器より出力さ
れた水平同期信号を入力し、分周器が上記電圧制御発振
器より出力されたクロックを計数するカウンタで構成さ
れ、上記カウンタの出力をデコードし水平同期信号より
短いパルスを出力するためのゲートパルス発生器を備
え、上記ゲートパルス発生器より出力されたゲートパル
ス期間以外は上記Ｎチャンネルオープンドレイン出力と
Ｐチャンネルオープンドレイン出力を構成するトランジ
スタをカットオフすることを特徴とする請求項１記載の
ＰＬＬ回路。 - 【請求項３】 位相比較器がその出力の極性を反転する
ための制御端子と、上記制御端子により極性を反転させ
る反転回路を備えた請求項１記載のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3097047A JP3021747B2 (ja) | 1991-04-26 | 1991-04-26 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3097047A JP3021747B2 (ja) | 1991-04-26 | 1991-04-26 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04326624A JPH04326624A (ja) | 1992-11-16 |
| JP3021747B2 true JP3021747B2 (ja) | 2000-03-15 |
Family
ID=14181737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3097047A Expired - Fee Related JP3021747B2 (ja) | 1991-04-26 | 1991-04-26 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3021747B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI336201B (en) * | 2007-06-15 | 2011-01-11 | Holtek Semiconductor Inc | Circuit and method for regulating image clock |
| US20150318860A1 (en) * | 2014-04-30 | 2015-11-05 | Qualcomm Incorporated | Low noise phase locked loops |
-
1991
- 1991-04-26 JP JP3097047A patent/JP3021747B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04326624A (ja) | 1992-11-16 |
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