JP3235563B2 - チャージポンプ回路 - Google Patents
チャージポンプ回路Info
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Description
【０００１】
【発明の属する技術分野】本発明はチャージポンプ回路
に関し、特に基準信号の位相と比較信号の位相とを比較
し、比較結果としての位相進み信号及び位相遅れ信号に
より駆動されるチャージポンプ回路に関する。
に関し、特に基準信号の位相と比較信号の位相とを比較
し、比較結果としての位相進み信号及び位相遅れ信号に
より駆動されるチャージポンプ回路に関する。
【０００２】
【従来の技術】この種の従来技術の一例が特開平７−３
２６９６９号公報に開示されている。この従来技術は基
準信号の位相と比較信号の位相とを同期させるフェイズ
・ロックト・ループ（ＰＬＬ）に用いられる位相検出回
路において、基準信号と比較信号との位相差を電圧制御
発振器（ＶＣＯ）の制御電圧として出力するチャージポ
ンプに関するものである。
２６９６９号公報に開示されている。この従来技術は基
準信号の位相と比較信号の位相とを同期させるフェイズ
・ロックト・ループ（ＰＬＬ）に用いられる位相検出回
路において、基準信号と比較信号との位相差を電圧制御
発振器（ＶＣＯ）の制御電圧として出力するチャージポ
ンプに関するものである。
【０００３】図７はこの特開平７−３２６９６９号公報
開示のチャージポンプ回路の回路図である。
開示のチャージポンプ回路の回路図である。
【０００４】同図を参照して、従来のチャージポンプ回
路は位相比較器５１と、インバータ５２と、ｐ形ＭＯＳ
トランジスタ５３と、ｎ形ＭＯＳトランジスタ５４と、
抵抗器５５，５６と、コンデンサ５７とからなる。
路は位相比較器５１と、インバータ５２と、ｐ形ＭＯＳ
トランジスタ５３と、ｎ形ＭＯＳトランジスタ５４と、
抵抗器５５，５６と、コンデンサ５７とからなる。
【０００５】そして、ｐ形ＭＯＳトランジスタ５３とｎ
形ＭＯＳトランジスタ５４とによりチャージポンプが形
成され、位相比較器５１からのアップ（ＵＰ）信号６３
がｐ形ＭＯＳトランジスタ５３のゲート端子に、位相比
較器５１からのダウン（ＤＯＷＮ）信号６４がｎ形ＭＯ
Ｓトランジスタ５４のゲート端子に夫々入力され、ｐ形
ＭＯＳトランジスタ５３とｎ形ＭＯＳトランジスタ５４
との共通接続点Ｊよりチャージポンプの出力が抵抗器５
５，５６を介してコンデンサ５７に入力される。
形ＭＯＳトランジスタ５４とによりチャージポンプが形
成され、位相比較器５１からのアップ（ＵＰ）信号６３
がｐ形ＭＯＳトランジスタ５３のゲート端子に、位相比
較器５１からのダウン（ＤＯＷＮ）信号６４がｎ形ＭＯ
Ｓトランジスタ５４のゲート端子に夫々入力され、ｐ形
ＭＯＳトランジスタ５３とｎ形ＭＯＳトランジスタ５４
との共通接続点Ｊよりチャージポンプの出力が抵抗器５
５，５６を介してコンデンサ５７に入力される。
【０００６】また、チャージポンプ回路としての出力電
圧６５は抵抗器５５及び５６の共通接続点Ｋより取出さ
れる。
圧６５は抵抗器５５及び５６の共通接続点Ｋより取出さ
れる。
【０００７】次に、動作について説明する。基準信号６
１と比較信号６２を位相比較器５１へ入力すると、比較
信号６２の位相が基準信号６１よりも遅れている場合
は、両信号の位相差に応じたパルス幅を持つＵＰ信号６
３が出力され、また比較信号６２の位相が基準信号６１
よりも進んでいる場合は、その位相差に応じたパルス幅
を持つＤＯＷＮ信号６４が出力される。
１と比較信号６２を位相比較器５１へ入力すると、比較
信号６２の位相が基準信号６１よりも遅れている場合
は、両信号の位相差に応じたパルス幅を持つＵＰ信号６
３が出力され、また比較信号６２の位相が基準信号６１
よりも進んでいる場合は、その位相差に応じたパルス幅
を持つＤＯＷＮ信号６４が出力される。
【０００８】又、ＵＰ信号６３がチャージポンプの充電
用ｐ形ＭＯＳトランジスタ５３のゲート端子に入力さ
れ、充電用ｐ形ＭＯＳトランジスタ５３がオン状態にな
るとチャージポンプ出力に接続するローパスフィルタの
コンデンサ５７への充電が行われる。
用ｐ形ＭＯＳトランジスタ５３のゲート端子に入力さ
れ、充電用ｐ形ＭＯＳトランジスタ５３がオン状態にな
るとチャージポンプ出力に接続するローパスフィルタの
コンデンサ５７への充電が行われる。
【０００９】またＤＯＷＮ信号６４はインバータ５２に
より反転されてからチャージポンプの放電用ｎ形ＭＯＳ
トランジスタ５４のゲート端子に入力され、放電用ｎ形
ＭＯＳトランジスタ５４がオン状態になるとローパスフ
ィルタのコンデンサ５７から放電が行われる。
より反転されてからチャージポンプの放電用ｎ形ＭＯＳ
トランジスタ５４のゲート端子に入力され、放電用ｎ形
ＭＯＳトランジスタ５４がオン状態になるとローパスフ
ィルタのコンデンサ５７から放電が行われる。
【００１０】
【発明が解決しようとする課題】しかし、従来の技術で
は設計時に充電と放電のバランスを取っていたとして
も、製造ばらつき等によりｐ形ＭＯＳトランジスタ５３
とｎ形ＭＯＳトランジスタ５４の特性が変動した場合
に、充電と放電のバランスも崩れてしまい、ＰＬＬ全体
の性能をも低下させる可能性があるという欠点があっ
た。
は設計時に充電と放電のバランスを取っていたとして
も、製造ばらつき等によりｐ形ＭＯＳトランジスタ５３
とｎ形ＭＯＳトランジスタ５４の特性が変動した場合
に、充電と放電のバランスも崩れてしまい、ＰＬＬ全体
の性能をも低下させる可能性があるという欠点があっ
た。
【００１１】又、インバータ５２によるＤＯＷＮ信号の
反転を行っていたため、ＵＰ信号に比べＤＯＷＮ信号の
方が遅延するという欠点もあった。
反転を行っていたため、ＵＰ信号に比べＤＯＷＮ信号の
方が遅延するという欠点もあった。
【００１２】そこで本発明の目的は、充電と放電のバラ
ンスが崩れることがなく、かつ２入力信号間で遅延が生
じることがないチャージポンプ回路を提供することにあ
る。
ンスが崩れることがなく、かつ２入力信号間で遅延が生
じることがないチャージポンプ回路を提供することにあ
る。
【００１３】
【課題を解決するための手段】前記課題を解決するため
に本発明は、２入力のうちの一方の入力により容量素子
を充電し、他方の入力により前記容量素子を放電し、か
つ前記容量素子に蓄えられた電荷に応じた電圧を出力す
るチャージポンプ回路であって、そのチャージポンプ回
路を前記一方の入力により第１容量素子を充電する第１
充電部と、第３の入力により前記第１容量素子を放電す
る第１放電部と、前記第１放電部にて放電が実行されて
いる間前記第１充電部にて充電が実行されるのを阻止す
る第１充電阻止部とを含み、前記第１容量素子に蓄えら
れた電荷に応じた電圧を出力する第１チャージポンプ手
段と、前記他方の入力により第２容量素子を充電する第
２充電部と、第４の入力により前記第２容量素子を放電
する第２放電部と、前記第２放電部にて放電が実行され
ている間前記第２充電部にて充電が実行されるのを阻止
する第２充電阻止部とを含み、前記第２容量素子に蓄え
られた電荷に応じた電圧を出力する第２チャージポンプ
手段と、前記第１及び第２チャージポンプ手段より出力
される電圧に基づき前記第１及び第２容量素子のいずれ
かに所定量の電荷が充電されたことを検出する充電検出
手段とを含んで構成したことを特徴とする。
に本発明は、２入力のうちの一方の入力により容量素子
を充電し、他方の入力により前記容量素子を放電し、か
つ前記容量素子に蓄えられた電荷に応じた電圧を出力す
るチャージポンプ回路であって、そのチャージポンプ回
路を前記一方の入力により第１容量素子を充電する第１
充電部と、第３の入力により前記第１容量素子を放電す
る第１放電部と、前記第１放電部にて放電が実行されて
いる間前記第１充電部にて充電が実行されるのを阻止す
る第１充電阻止部とを含み、前記第１容量素子に蓄えら
れた電荷に応じた電圧を出力する第１チャージポンプ手
段と、前記他方の入力により第２容量素子を充電する第
２充電部と、第４の入力により前記第２容量素子を放電
する第２放電部と、前記第２放電部にて放電が実行され
ている間前記第２充電部にて充電が実行されるのを阻止
する第２充電阻止部とを含み、前記第２容量素子に蓄え
られた電荷に応じた電圧を出力する第２チャージポンプ
手段と、前記第１及び第２チャージポンプ手段より出力
される電圧に基づき前記第１及び第２容量素子のいずれ
かに所定量の電荷が充電されたことを検出する充電検出
手段とを含んで構成したことを特徴とする。
【００１４】本発明によれば、２入力の各々が専用のチ
ャージポンプ手段にて専用の容量素子を充電し、２入力
とは別の第３及び第４の入力により放電を行う。
ャージポンプ手段にて専用の容量素子を充電し、２入力
とは別の第３及び第４の入力により放電を行う。
【００１５】即ち、２入力はともに容量素子を充電する
場合にのみ用いられるため、チャージポンプ手段として
用いられる相補形トランジスタの特性が変動した場合で
も充電と放電のバランスが崩れることはない。
場合にのみ用いられるため、チャージポンプ手段として
用いられる相補形トランジスタの特性が変動した場合で
も充電と放電のバランスが崩れることはない。
【００１６】又、２入力とは別の第３及び第４の入力に
より放電を行うよう構成したため、２入力のうちの一方
を反転させる必要もなくなり、これにより２入力信号間
で遅延が生じることもない。
より放電を行うよう構成したため、２入力のうちの一方
を反転させる必要もなくなり、これにより２入力信号間
で遅延が生じることもない。
【００１７】
【発明の実施の形態】以下、本発明の第１及び第２の実
施の形態について添付図面を参照しながら説明する。図
１は本発明に係る第１の実施の形態の構成図である。
施の形態について添付図面を参照しながら説明する。図
１は本発明に係る第１の実施の形態の構成図である。
【００１８】第１の実施の形態は位相比較器１と、この
位相比較器１の２つの出力の各々に接続されたチャージ
ポンプ２，３と、このチャージポンプ２，３の各々の出
力電圧を減算する減算器７とからなる。
位相比較器１の２つの出力の各々に接続されたチャージ
ポンプ２，３と、このチャージポンプ２，３の各々の出
力電圧を減算する減算器７とからなる。
【００１９】次に、動作について説明する。位相比較器
１は基準信号１０と比較信号１１を入力とし、両信号の
位相差に応じたパルス幅を持つＵＰ信号１２及びＤＯＷ
Ｎ信号１３を出力する。
１は基準信号１０と比較信号１１を入力とし、両信号の
位相差に応じたパルス幅を持つＵＰ信号１２及びＤＯＷ
Ｎ信号１３を出力する。
【００２０】そして、ＵＰ信号１２を第１のチャージポ
ンプ２へ入力し、ＤＯＷＮ信号１３を第２のチャージポ
ンプ３へ入力する。そして、両チャージポンプ２及び３
の出力電圧１４及び１５を減算器７へ入力すると、減算
器７から出力電圧１４及び１５の差電圧８が出力され
る。
ンプ２へ入力し、ＤＯＷＮ信号１３を第２のチャージポ
ンプ３へ入力する。そして、両チャージポンプ２及び３
の出力電圧１４及び１５を減算器７へ入力すると、減算
器７から出力電圧１４及び１５の差電圧８が出力され
る。
【００２１】次に、チャージポンプ２，３の回路につい
て説明する。なお、チャージポンプ２，３は同様の回路
構成であるため、ここではチャージポンプ２を一例とし
て説明する。
て説明する。なお、チャージポンプ２，３は同様の回路
構成であるため、ここではチャージポンプ２を一例とし
て説明する。
【００２２】図２はチャージポンプの回路図である。同
図を参照して、チャージポンプは、位相比較器１から出
力されたＵＰ信号１２（又はＤＯＷＮ信号１３）により
オン／オフするｐ形ＭＯＳトランジスタ２１と、ＣＬＲ
信号１８により充放電の切り替え制御を行うｐ形ＭＯＳ
トランジスタ２２及びｎ形ＭＯＳトランジスタ２３と、
コンデンサ２４とからなる。
図を参照して、チャージポンプは、位相比較器１から出
力されたＵＰ信号１２（又はＤＯＷＮ信号１３）により
オン／オフするｐ形ＭＯＳトランジスタ２１と、ＣＬＲ
信号１８により充放電の切り替え制御を行うｐ形ＭＯＳ
トランジスタ２２及びｎ形ＭＯＳトランジスタ２３と、
コンデンサ２４とからなる。
【００２３】具体的な回路構成は次のとおりである。ｐ
形ＭＯＳトランジスタ２２のドレイン端子とｐ形ＭＯＳ
トランジスタ２１のソース端子は共通接続され、ｐ形Ｍ
ＯＳトランジスタ２１のドレイン端子とｎ形ＭＯＳトラ
ンジスタ２３のドレイン端子も共通接続され、ｐ形ＭＯ
Ｓトランジスタ２２のソース端子は電源１０１に、ｎ形
ＭＯＳトランジスタ２３のソース端子は接地１００され
る。
形ＭＯＳトランジスタ２２のドレイン端子とｐ形ＭＯＳ
トランジスタ２１のソース端子は共通接続され、ｐ形Ｍ
ＯＳトランジスタ２１のドレイン端子とｎ形ＭＯＳトラ
ンジスタ２３のドレイン端子も共通接続され、ｐ形ＭＯ
Ｓトランジスタ２２のソース端子は電源１０１に、ｎ形
ＭＯＳトランジスタ２３のソース端子は接地１００され
る。
【００２４】又、ｐ形ＭＯＳトランジスタ２１のゲート
端子には位相比較器１よりＵＰ及びＤＯＷＮ信号１２，
１３が入力され、ｐ形ＭＯＳトランジスタ２２及びｎ形
ＭＯＳトランジスタ２３のゲート端子にはクリア（ＣＬ
Ｒ）信号１８が入力される。
端子には位相比較器１よりＵＰ及びＤＯＷＮ信号１２，
１３が入力され、ｐ形ＭＯＳトランジスタ２２及びｎ形
ＭＯＳトランジスタ２３のゲート端子にはクリア（ＣＬ
Ｒ）信号１８が入力される。
【００２５】そして、ｐ形ＭＯＳトランジスタ２１とｎ
形ＭＯＳトランジスタ２３との共通接続点Ｍと接地１０
０間にコンデンサ２４が接続され、共通接続点Ｍより出
力電圧１４（又は１５）が取出される。
形ＭＯＳトランジスタ２３との共通接続点Ｍと接地１０
０間にコンデンサ２４が接続され、共通接続点Ｍより出
力電圧１４（又は１５）が取出される。
【００２６】次に、チャージポンプの動作を図２及び図
３を参照しながら説明する。図３はチャージポンプの動
作を示すタイミングチャートである。
３を参照しながら説明する。図３はチャージポンプの動
作を示すタイミングチャートである。
【００２７】図３を参照して、時間Ｔ１に外部より高レ
ベルのＣＬＲ信号１８が入力されると、ｐ形ＭＯＳトラ
ンジスタ２２はオフ状態、ｎ形ＭＯＳトランジスタ２３
はオン状態となる。
ベルのＣＬＲ信号１８が入力されると、ｐ形ＭＯＳトラ
ンジスタ２２はオフ状態、ｎ形ＭＯＳトランジスタ２３
はオン状態となる。
【００２８】ｎ形ＭＯＳトランジスタ２３がオン状態と
なることによりコンデンサ２４が放電し、時間Ｔ２に出
力電圧（ＯＵＴ）１４は０Ｖとなる。
なることによりコンデンサ２４が放電し、時間Ｔ２に出
力電圧（ＯＵＴ）１４は０Ｖとなる。
【００２９】次に、時間Ｔ３にＣＬＲ信号１８が低レベ
ルとなるとｐ形ＭＯＳトランジスタ２２はオン状態、ｎ
形ＭＯＳトランジスタ２３はオフ状態となる。
ルとなるとｐ形ＭＯＳトランジスタ２２はオン状態、ｎ
形ＭＯＳトランジスタ２３はオフ状態となる。
【００３０】次に、時間Ｔ４に位相比較器１から低レベ
ルのＵＰ信号１２（チャージポンプ３の場合はＤＯＷＮ
信号１３）が入力されると、ｐ形ＭＯＳトランジスタ２
１はオン状態となる。これによりコンデンサ２４が充電
され、出力電圧は上昇する。
ルのＵＰ信号１２（チャージポンプ３の場合はＤＯＷＮ
信号１３）が入力されると、ｐ形ＭＯＳトランジスタ２
１はオン状態となる。これによりコンデンサ２４が充電
され、出力電圧は上昇する。
【００３１】次に、時間Ｔ５にＵＰ信号１２が高レベル
となると、ｐ形ＭＯＳトランジスタ２１はオフ状態とな
る。これによりコンデンサ２４への充電は停止され、Ｕ
Ｐ信号１２が高レベルである限り出力電圧はＴ５のとき
の電圧をほぼ保持する。
となると、ｐ形ＭＯＳトランジスタ２１はオフ状態とな
る。これによりコンデンサ２４への充電は停止され、Ｕ
Ｐ信号１２が高レベルである限り出力電圧はＴ５のとき
の電圧をほぼ保持する。
【００３２】次に、時間Ｔ６にＵＰ信号１２が低レベル
となると、時間Ｔ４のときと同様にコンデンサ２４がさ
らに充電され、出力電圧はさらに上昇する。
となると、時間Ｔ４のときと同様にコンデンサ２４がさ
らに充電され、出力電圧はさらに上昇する。
【００３３】以後、入力されるＵＰ信号１２が高レベ
ル、低レベル、高レベル、…と切替えられるたびに出力
電圧は上昇する。
ル、低レベル、高レベル、…と切替えられるたびに出力
電圧は上昇する。
【００３４】そして、所定時間後に高レベルのＣＬＲ信
号１８が入力されることにより出力電圧は再び０Ｖに戻
ることになる。
号１８が入力されることにより出力電圧は再び０Ｖに戻
ることになる。
【００３５】なお、ＣＬＲ信号１８はチャージポンプ２
及び３の両者に同時に入力される必要がある。チャージ
ポンプ２，３の出力電圧を次段で比較するからである。
又、ＣＬＲ信号１８は所定の時間間隔にて反復して入力
されるものである。
及び３の両者に同時に入力される必要がある。チャージ
ポンプ２，３の出力電圧を次段で比較するからである。
又、ＣＬＲ信号１８は所定の時間間隔にて反復して入力
されるものである。
【００３６】次に、減算器７の回路について説明する。
図４は減算器７の回路図である。同図に示すように減算
器７は差動増幅器（オペアンプ）９で構成される。この
差動増幅器９の非反転入力端子（＋）にチャージポンプ
２の出力電圧１４を、反転入力端子（−）にチャージポ
ンプ３の出力電圧１５を夫々入力すると出力８として出
力電圧１４，１５の差電圧が得られる。
図４は減算器７の回路図である。同図に示すように減算
器７は差動増幅器（オペアンプ）９で構成される。この
差動増幅器９の非反転入力端子（＋）にチャージポンプ
２の出力電圧１４を、反転入力端子（−）にチャージポ
ンプ３の出力電圧１５を夫々入力すると出力８として出
力電圧１４，１５の差電圧が得られる。
【００３７】次に、第２の実施の形態について説明す
る。図５は本発明に係る第２の実施の形態の構成図であ
る。なお、同図において図１と同様の構成部分には同一
番号を付し、その説明を省略する。
る。図５は本発明に係る第２の実施の形態の構成図であ
る。なお、同図において図１と同様の構成部分には同一
番号を付し、その説明を省略する。
【００３８】図５及び図１を参照して、第２の実施の形
態が第１の実施の形態と異なる点は減算器７の代わりに
チャージ検出器４を設けたことである。
態が第１の実施の形態と異なる点は減算器７の代わりに
チャージ検出器４を設けたことである。
【００３９】次に、チャージ検出器４の回路について説
明する。図６はチャージ検出器４の回路図である。
明する。図６はチャージ検出器４の回路図である。
【００４０】チャージ検出器４は出力電圧１４，１５が
夫々入力される排他的論理和回路（以後、ＥＸ−ＯＲ回
路という）３０及び論理和回路（以後、ＮＯＲ回路とい
う）３３と、ＥＸ−ＯＲ回路３０の出力により切替えが
制御される切替スイッチ３１と、切替スイッチ３１の共
通端子３１ａの出力がそのセット端子に入力されるフリ
ップフロップ（以下、ＦＦという）３２と、ＮＯＲ回路
３３の出力がそのセット端子に入力されるＦＦ３４とか
らなる。
夫々入力される排他的論理和回路（以後、ＥＸ−ＯＲ回
路という）３０及び論理和回路（以後、ＮＯＲ回路とい
う）３３と、ＥＸ−ＯＲ回路３０の出力により切替えが
制御される切替スイッチ３１と、切替スイッチ３１の共
通端子３１ａの出力がそのセット端子に入力されるフリ
ップフロップ（以下、ＦＦという）３２と、ＮＯＲ回路
３３の出力がそのセット端子に入力されるＦＦ３４とか
らなる。
【００４１】そして、切替スイッチ３１の切替端子の一
方３１ｂにはＦＦ３２の出力が入力され、切替スイッチ
３１の切替端子の他方３１ｃには出力電圧１４が入力さ
れる。
方３１ｂにはＦＦ３２の出力が入力され、切替スイッチ
３１の切替端子の他方３１ｃには出力電圧１４が入力さ
れる。
【００４２】さらに、ＦＦ３２及びＦＦ３４のリセット
端子には外部よりリセット信号１９が入力される。
端子には外部よりリセット信号１９が入力される。
【００４３】次に、チャージ検出器４の動作について説
明する。図６を参照して、ＥＸ−ＯＲ回路３０及びＮＯ
Ｒ回路３３は入力信号１４，１５の電圧が所定レベルを
超えたときに高レベル信号が、所定レベル以下の場合に
低レベル電圧が夫々入力されたと認識する。
明する。図６を参照して、ＥＸ−ＯＲ回路３０及びＮＯ
Ｒ回路３３は入力信号１４，１５の電圧が所定レベルを
超えたときに高レベル信号が、所定レベル以下の場合に
低レベル電圧が夫々入力されたと認識する。
【００４４】いま、入力信号１４，１５の一方のみが高
レベルとなるとＥＸ−ＯＲ回路３０の出力は高レベルと
なる。
レベルとなるとＥＸ−ＯＲ回路３０の出力は高レベルと
なる。
【００４５】このＥＸ−ＯＲ回路３０の出力が高レベル
になるということは、高レベルとなった方の入力信号
（１４及び１５のいずれか）を出力したチャージポンプ
（２及び３のいずれか）のコンデンサ２４に所定量の電
荷が充電されたことを意味する。
になるということは、高レベルとなった方の入力信号
（１４及び１５のいずれか）を出力したチャージポンプ
（２及び３のいずれか）のコンデンサ２４に所定量の電
荷が充電されたことを意味する。
【００４６】又、ＥＸ−ＯＲ回路３０の出力が高レベル
となると、切替スイッチ３１が切替端子３１ｂから３１
ｃに切替えられる。これにより、入力信号１４がＦＦ３
２のセット端子に入力される。即ち、高レベルの入力信
号１４によりＦＦ３２がセットされる。
となると、切替スイッチ３１が切替端子３１ｂから３１
ｃに切替えられる。これにより、入力信号１４がＦＦ３
２のセット端子に入力される。即ち、高レベルの入力信
号１４によりＦＦ３２がセットされる。
【００４７】一方、入力信号１４，１５の両者が低レベ
ルとなるとＥＸ−ＯＲ回路３０の出力は低レベルとな
り、切替スイッチ３１は再び切替端子３１ｂに切替えら
れる。これにより、ＦＦ３２の出力が再びＦＦ３２のセ
ット端子に入力される。
ルとなるとＥＸ−ＯＲ回路３０の出力は低レベルとな
り、切替スイッチ３１は再び切替端子３１ｂに切替えら
れる。これにより、ＦＦ３２の出力が再びＦＦ３２のセ
ット端子に入力される。
【００４８】即ち、入力信号１４，１５の一方のみが高
レベルとなったときは入力信号１４が高レベルの場合に
ＦＦ３２がセットされる。
レベルとなったときは入力信号１４が高レベルの場合に
ＦＦ３２がセットされる。
【００４９】又、入力信号１４，１５の両者が低レベル
となるとＮＯＲ回路３３の出力は高レベルとなり、ＦＦ
３４がセットされる。
となるとＮＯＲ回路３３の出力は高レベルとなり、ＦＦ
３４がセットされる。
【００５０】入力信号１４，１５の両者が低レベルとい
うことはチャージポンプ２及び３両者のコンデンサ２４
が放電されたこと、即ち、ＵＰ信号１２，ＤＯＷＮ信号
１３ともに高レベルであり、換言すれば位相比較器１に
入力される基準信号１０と比較信号１１の位相はほぼ一
致していること（ＰＬＬがロック状態であること）を意
味する。
うことはチャージポンプ２及び３両者のコンデンサ２４
が放電されたこと、即ち、ＵＰ信号１２，ＤＯＷＮ信号
１３ともに高レベルであり、換言すれば位相比較器１に
入力される基準信号１０と比較信号１１の位相はほぼ一
致していること（ＰＬＬがロック状態であること）を意
味する。
【００５１】即ち、ＦＦ３４よりセット信号１７が出力
されることによりＰＬＬがロック状態に入ったことを検
出することができる。
されることによりＰＬＬがロック状態に入ったことを検
出することができる。
【００５２】
【発明の効果】本発明によれば、２入力のうちの一方の
入力により容量素子を充電し、他方の入力により前記容
量素子を放電し、かつ前記容量素子に蓄えられた電荷に
応じた電圧を出力するチャージポンプ回路であって、そ
のチャージポンプ回路を前記一方の入力により第１容量
素子を充電し、第３の入力により前記第１容量素子を放
電し、かつ前記第１容量素子に蓄えられた電荷に応じた
電圧を出力する第１チャージポンプ手段と、前記他方の
入力により第２容量素子を充電し、第４の入力により前
記第２容量素子を放電し、かつ前記第２容量素子に蓄え
られた電荷に応じた電圧を出力する第２チャージポンプ
手段と、前記第１及び第２チャージポンプ手段より出力
される電圧の差電圧を出力する差電圧出力手段とを含ん
で構成したため、充電と放電のバランスが崩れることが
なく、かつ２入力信号間で遅延が生じることがないとい
う効果がある。
入力により容量素子を充電し、他方の入力により前記容
量素子を放電し、かつ前記容量素子に蓄えられた電荷に
応じた電圧を出力するチャージポンプ回路であって、そ
のチャージポンプ回路を前記一方の入力により第１容量
素子を充電し、第３の入力により前記第１容量素子を放
電し、かつ前記第１容量素子に蓄えられた電荷に応じた
電圧を出力する第１チャージポンプ手段と、前記他方の
入力により第２容量素子を充電し、第４の入力により前
記第２容量素子を放電し、かつ前記第２容量素子に蓄え
られた電荷に応じた電圧を出力する第２チャージポンプ
手段と、前記第１及び第２チャージポンプ手段より出力
される電圧の差電圧を出力する差電圧出力手段とを含ん
で構成したため、充電と放電のバランスが崩れることが
なく、かつ２入力信号間で遅延が生じることがないとい
う効果がある。
【図１】本発明に係る第１の実施の形態の構成図であ
る。
る。
【図２】本発明のチャージポンプの回路図である。
【図３】同チャージポンプの動作を示すタイミングチャ
ートである。
ートである。
【図４】本発明の減算器の回路図である。
【図５】本発明に係る第２の実施の形態の構成図であ
る。
る。
【図６】本発明のチャージ検出器の回路図である。
【図７】特開平７−３２６９６９号公報開示のチャージ
ポンプ回路の回路図である。
ポンプ回路の回路図である。
１ 位相比較器 ２，３ チャージポンプ ４ チャージ検出器 ７ 減算器
Claims (4)
- 【請求項１】 ２入力のうちの一方の入力により容量素
子を充電し、他方の入力により前記容量素子を放電し、
かつ前記容量素子に蓄えられた電荷に応じた電圧を出力
するチャージポンプ回路であって、 前記一方の入力により第１容量素子を充電する第１充電
部と、第３の入力により前記第１容量素子を放電する第
１放電部と、前記第１放電部にて放電が実行されている
間前記第１充電部にて充電が実行されるのを阻止する第
１充電阻止部とを含み、前記第１容量素子に蓄えられた
電荷に応じた電圧を出力する第１チャージポンプ手段
と、 前記他方の入力により第２容量素子を充電する第２充電
部と、第４の入力により前記第２容量素子を放電する第
２放電部と、前記第２放電部にて放電が実行されている
間前記第２充電部にて充電が実行されるのを阻止する第
２充電阻止部とを含み、前記第２容量素子に蓄えられた
電荷に応じた電圧を出力する第２チャージポンプ手段
と、前記第１及び第２チャージポンプ手段より出力される電
圧に基づき前記第１及び第２容量素子のいずれかに所定
量の電荷が充電されたことを検出する充電検出手段 とを
含むことを特徴とするチャージポンプ回路。 - 【請求項２】 ２入力のうちの一方の入力により容量素
子を充電し、他方の入力により前記容量素子を放電し、
かつ前記容量素子に蓄えられた電荷に応じた電圧を出力
するチャージポンプ回路であって、 前記一方の入力により第１容量素子を充電する第１充電
部と、第３の入力により前記第１容量素子を放電する第
１放電部と、前記第１放電部にて放電が実行されている
間前記第１充電部にて充電が実行されるのを阻止する第
１充電阻止部とを含み、前記第１容量素子に蓄えられた
電荷に応じた電圧を出力する第１チャージポンプ手段
と、 前記他方の入力により第２容量素子を充電する第２充電
部と、第４の入力により前記第２容量素子を放電する第
２放電部と、前記第２放電部にて放電が実行されている
間前記第２充電部にて充電が実行されるのを阻止する第
２充電阻止部とを含み、前記第２容量素子に蓄えられた
電荷に応じた電圧を出力する第２チャージポンプ手段
と、前記第１及び第２容量素子の両者がともに放電されたこ
とを検出する放電検出手段 とを含むことを特徴とするチ
ャージポンプ回路。 - 【請求項３】 ２入力のうちの一方の入力により容量素
子を充電し、他方の入力により前記容量素子を放電し、
かつ前記容量素子に蓄えられた電荷に応じた電圧を出力
するチャージポンプ回路であって、 前記一方の入力により第１容量素子を充電する第１充電
部と、第３の入力により前記第１容量素子を放電する第
１放電部と、前記第１放電部にて放電が実行されている
間前記第１充電部にて充電が実行されるのを阻止する第
１充電阻止部とを含み、前記第１容量素子に蓄えられた
電荷に応じた電圧を出力する第１チャージポンプ手段
と、 前記他方の入力により第２容量素子を充電する第２充電
部と、第４の入力により前記第２容量素子を放電する第
２放電部と、前記第２放電部にて放電が実行されている
間前記第２充電部にて充電が実行されるのを阻止する第
２充電阻止部とを含み、前記第２容量素子に蓄えられた
電荷に応じた電圧を出力する第２チャージポンプ手段
と、前記第１及び第２チャージポンプ手段より出力される電
圧に基づき前記第１及び第２容量素子のいずれかに所定
量の電荷が充電されたことを検出する充電検出手段及び
前記第１及び第２容量素子の両者がともに放電されたこ
とを検出する放電検出手段 とを含むことを特徴とするチ
ャージポンプ回路。 - 【請求項４】 前記第１及び第２チャージポンプ手段の
各々は、一組の相補形ＭＯＳトランジスタと、この相補
形ＭＯＳトランジスタの共通接続点及び接地間に接続さ
れた容量素子とを含み構成され、前記相補形ＭＯＳトラ
ンジスタの一方の制御端子に前記２入力のうちの一方が
入力され、前記相補形ＭＯＳトランジスタの他方の制御
端子に前記第３及び第４の入力のうちの一方が入力され
ることを特徴とする請求項１ないし３のいずれかに記載
のチャージポンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08784498A JP3235563B2 (ja) | 1998-04-01 | 1998-04-01 | チャージポンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08784498A JP3235563B2 (ja) | 1998-04-01 | 1998-04-01 | チャージポンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11289252A JPH11289252A (ja) | 1999-10-19 |
| JP3235563B2 true JP3235563B2 (ja) | 2001-12-04 |
Family
ID=13926213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08784498A Expired - Fee Related JP3235563B2 (ja) | 1998-04-01 | 1998-04-01 | チャージポンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3235563B2 (ja) |
-
1998
- 1998-04-01 JP JP08784498A patent/JP3235563B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11289252A (ja) | 1999-10-19 |
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