JPH04215338A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、クロックが重畳された
データ列信号（例えばＣＤ，ＤＡＴ等のディジタル・オ
ーディオ機器間でのデータ信号の授受に用いられるディ
ジタル・オーディオ・インターフェース信号等）を受信
し、これを復調するために、受信データ列信号に位相と
周波数が同期した復調クロックを発生させるＰＬＬ回路
に関するものである。

【０００２】

【従来の技術】図７は従来の復調クロック発生用ＰＬＬ
回路の例を示す図である。

【０００３】７０４制御発振回路であり、印加される電
圧に比例した周波数の信号を発生する。７０５は電圧制
御発振回路７０４の出力を分周する分周回路であり、こ
の分周回路７０５の出力が復調クロックである。７０１
は位相比較器であり、受信データ列信号７００を基準入
力とし、分周回路７０５の出力である復調クロック７０
６を可変入力として両者の位相を比較し、データ列信号
に対して復調クロックの位相が進んだ場合にディスチャ
ージ制御信号７１１を出力し、逆に、データ列信号に対
して復調クロックの位相が遅れた場合にチャージ制御信
号７１０を出力する。７０２はチャージ・ポンプであり
、ＰチャネルＦＥＴ７２０とＮチャネルＦＥＴ７２１と
で構成され、ＰチャネルＦＥＴ７２０は位相比較器７０
１の出力であるチャージ制御信号７１０によってＯＮと
なり、ローパス・フィルタ７０３に電荷をチャージする
。一方、ＮチャネルＦＥＴ７２１は位相比較器７０１の
出力であるディスチャージ制御信号７１１によってＯＮ
となり、ローパス・フィルタ７０３から電荷をディスチ
ャージする。７０３はローパス・フィルタであり、チャ
ージ・ポンプ７０２よって電荷のチャージ或はディスチ
ャージが行われることによる電圧変化を平滑化し、電圧
制御発振回路７０４に直流電圧を制御電圧として印加す
る。

【０００４】上述のように構成された復調クロック発生
用ＰＬＬ回路は、データ列信号７００に対して復調クロ
ック７０６の位相が遅れた時、位相比較器７０１のチャ
ージ制御信号７１０が出力され、これによってチャージ
・ポンプのＰチャネルＦＥＴ７２０がＯＮとなり、ロー
パス・フィルタ７０３に電荷がチャージされる。ローパ
ス・フィルタ７０３は電荷がチャージされたことによる
急激な電圧上昇変化を平滑化し、電圧制御発振回路７０
４への制御電圧７１３を上昇させ、これによって電圧制
御発振回路７０４の発振周波数が上がり、復調クロック
７０６の位相が進むように動作する。

【０００５】逆に、データ列信号７００に対して復調ク
ロック７０６の位相が進んだ時には、位相比較器７０１
のディスチャージ制御信号７１１が出力され、これによ
ってチャージ・ポンプのＮチャネルＦＥＴ７２１がＯＮ
となり、ローパス・フィルタ７０３から電荷がディスチ
ャージされる。ローパス・フィルタ７０３は電荷がディ
スチャージされたことによる急激な電圧下降変化を平滑
化し、電圧制御発振回路７０４への制御電圧７１３を下
降させ、これによって電圧制御発振回路７０４の発振周
波数が下がり、復調クロック７０６の位相が遅れるよう
に動作する。

【０００６】このように復調クロック７０６とデータ列
信号７００との位相差が減少するように動作し、位相差
がなくなるとローパス・フィルタ７０３の出力直流電圧
が一定となる。この状態をロック状態と呼び、ロック状
態に引き込まれるまでの過程で、位相差が変化している
状態をアンロック状態と呼ぶ。

【０００７】

【発明が解決しようとする課題】クロックが重畳された
受信データ列信号を復調するには、データ列信号からク
ロック成分を抽出し、前記抽出クロック成分に基づいて
発生した復調クロックによりデータを読み取る必要があ
る。

【０００８】データを読み取るには、データ列信号の最
大繰り返し周波数の２倍の周波数で、かつ、データ列信
号と所定の位相関係の復調クロックが必要である。

【０００９】このために、ＰＬＬ回路の位相比較器の基
準入力としてデータ列信号を、又位相比較器の可変入力
として、電圧制御発振回路の出力信号をデータ列信号の
最大繰り返し周波数の２倍の周波数となるよう分周した
復調クロックを、それぞれ入力し、位相比較器の出力に
よりチャージ・ポンプ及びローパス・フィルタを介して
電圧制御発振回路を制御し、データ列信号に位相の一致
した復調クロックを電圧制御発振回路に発生させること
が行われている。

【００１０】ところが、位相比較器の基準入力であるデ
ータ列信号の周波数と、可変入力である復調クロックの
周波数（一般に電圧制御発振回路の発振周波数の整数分
の１の周波数）とが離れ過ぎ、両周波数の差が周波数引
き込み範囲（キャプチャレンジ）と呼ばれる所定範囲内
にない場合、位相比較器による電圧制御発振回路の制御
は、復調クロックとデータ列信号との位相差が減少する
方向に行われなくなり、いつまでもＰＬＬ回路は位相ロ
ック状態とはならないという問題があった。

【００１１】上述のような問題は、ＰＬＬ回路の周波数
引き込み範囲（キャプチャレンジ）を拡大することによ
って解決することが出来るが、従来のように基本的に位
相比較器のみで制御を行うＰＬＬ回路には、これを満足
させるに十分な周波数引き込み能力を持ったものが無か
った。

【００１２】本発明は上記従来の問題を解決するもので
あり、実質的にキャプチャレンジを拡大できるＰＬＬ回
路を提供することを目的とする。

【００１３】

【課題を解決するための手段】（１）上記目的を達成す
るために本発明のＰＬＬ回路は、請求項１に記載のとお
りのクロックが重畳されたデータ列信号から復調クロッ
クを得るために、復調クロックの実数倍の周波数のクロ
ックを発生する電圧制御発振回路と、電圧制御発振回路
の出力を分周する分周回路と、復調クロックとデータ列
信号の位相を比較する位相比較器と、復調クロックとデ
ータ列信号の周波数を比較する周波数比較器と、チャー
ジ・ポンプを制御する制御信号生成部と、チャージ・ポ
ンプと、ローパス・フィルタとを備え、制御信号生成部
は前記周波数比較器による比較結果が、復調クロックの
周波数と、データ列信号の最大繰り返し周波数との周波
数差が所定範囲内となった場合に、前記位相比較器の出
力信号を出力し、前記周波数比較器による比較結果が所
定範囲外となった場合に、周波数比較器の出力信号を選
択出力する構成としたものである。

【００１４】（２）上記目的を達成するために本発明の
ＰＬＬ回路は、請求項２に記載のとおりのクロックが重
畳されたデータ列信号から復調クロックを得るために、
復調クロックの実数倍の周波数のクロックを発生する電
圧制御発振回路と、電圧制御発振回路の出力を分周する
分周回路と、復調クロックとデータ列信号の位相を比較
する位相比較器と、復調クロックとデータ列信号の周波
数を比較する周波数比較器と、チャージ・ポンプを制御
する制御信号生成部と、チャージ・ポンプと、ローパス
・フィルタとを備え、制御信号生成部は、前記周波数比
較器による比較結果が、復調クロックの周波数と、デー
タ列信号の最大繰り返し周波数との周波数差が所定範囲
内となった場合に、前記位相比較器の出力信号を出力し
、前記周波数比較器による比較結果が所定範囲外となっ
た場合に、前記位相比較器の出力信号が位相差情報を持
たない期間に、周波数比較器の出力信号を選択出力する
構成としたものである。

【００１５】（３）上記目的を達成するために本発明の
ＰＬＬ回路は、請求項３に記載のとおりのクロックが重
畳されたデータ列信号から復調クロックを得るために、
復調クロックの実数倍の周波数のクロックを発生する電
圧制御発振回路と、電圧制御発振回路の出力を分周する
分周回路と、復調クロックとデータ列信号の位相を比較
する位相比較器と、復調クロックとデータ列信号の周波
数を比較する周波数比較器と、チャージ・ポンプを制御
する制御信号生成部と、チャージ・ポンプと、ローパス
・フィルタとを備え、周波数比較器は、復調クロックを
データ列信号の最小反転間隔の２倍の周期となるまで分
周したクロックで（但し、ＰＬＬ回路ロック時の換算）
、データ列信号を２分周した信号を標本化し、標本化後
の信号にデータ列信号を２分周した信号の最小反転間隔
の変化が現われない場合に、データ列信号に対して復調
クロックの周波数が低く所定範囲外と判定する構成とし
たものである。

【００１６】（４）上記目的を達成するために本発明の
ＰＬＬ回路は、請求項４に記載のとおりの、クロックが
重畳されたデータ列信号から復調クロックを得るために
、復調クロックの実数倍の周波数のクロックを発生する
電圧制御発振回路と、電圧制御発振回路の出力を分周す
る分周回路と、復調クロックとデータ列信号の位相を比
較する位相比較器と、復調クロックとデータ列信号の周
波数を比較する周波数比較器と、チャージ・ポンプを制
御する制御信号生成部と、チャージ・ポンプと、ローパ
ス・フィルタとを備え、周波数比較器は、復調クロック
をデータ列信号の最大反転間隔の２倍に等しい周期とな
るまで分周し（但し、ＰＬＬ回路ロック時の換算）、前
記復調クロックを分周した信号をデータ列信号で標本化
し、標本化後の信号に前記復調クロックを分周した信号
の反転の変化が現われない場合に、データ列信号に対し
て復調クロックの周波数が高く所定範囲外と判定する構
成としたものである。

【００１７】

【作用】（１）上記のように構成した請求項１の発明は
、周波数比較器の比較結果に基づいて、制御信号生成部
は、復調クロックの周波数とデータ列信号の周波数との
周波数差が所定範囲内の場合には、位相比較器の出力信
号を選択出力するように作用し、復調クロックの周波数
とデータ列信号の周波数との周波数差が所定範囲外の場
合には、周波数比較器の出力信号を選択出力するように
作用する。

【００１８】（２）上記のように構成した請求項２の発
明は、周波数比較器の比較結果に基づいて、制御信号生
成部は、復調クロックの周波数とデータ列信号の周波数
との周波数差が所定範囲内の場合には、位相比較器の出
力信号を選択出力するように作用し、復調クロックの周
波数とデータ列信号の周波数との周波数差が所定範囲外
の場合には、前記位相比較器の出力信号が位相差情報を
持たない期間に周波数比較器の出力信号を選択出力する
ように作用する。

【００１９】（３）上記のように構成した請求項３の発
明は、周波数比較器は、復調クロックをデータ列信号の
最小反転間隔の２倍の周期となるまで分周したクロック
で（但し、ＰＬＬ回路ロック時の換算）、データ列信号
を２分周した信号を標本化し、標本化後の信号にデータ
列信号を２分周した信号の最小反転間隔の変化が現われ
ない場合に、データ列信号に対して復調クロックの周波
数が低く所定範囲外と判定し、これに基づいて、制御信
号生成部は、復調クロックの周波数とデータ列信号の周
波数との周波数差が所定範囲内の場合には、位相比較器
の出力信号を選択出力するように作用し、復調クロック
の周波数とデータ列信号の周波数との周波数差が所定範
囲外の場合には、周波数比較器の出力信号を選択出力す
るように作用する。

【００２０】（４）上記のように構成した請求項４の発
明は、周波数比較器は、復調クロックをデータ列信号の
最大反転間隔の２倍に等しい周期となるまで分周し（但
し、ＰＬＬ回路ロック時の換算）、前記復調クロックを
分周した信号をデータ列信号で標本化し、標本化後の信
号に前記復調クロックを分周した信号の反転の変化が現
われない場合に、データ列信号に対して復調クロックの
周波数が高く所定範囲外と判定し、これに基づいて、制
御信号生成部は、復調クロックの周波数とデータ列信号
の周波数との周波数差が所定範囲内の場合には、位相比
較器の出力信号を選択出力するように作用し、復調クロ
ックの周波数とデータ列信号の周波数との周波数差が所
定範囲外の場合には、周波数比較器の出力信号を選択出
力するように作用する。

【００２１】

【実施例】以下に、本発明の一実施例であるクロックが
重畳されたデータ列信号から、このデータ列信号に位相
と周波数が同期した復調クロックを発生させるＰＬＬ回
路について、図面とともに説明する。

【００２２】（実施例１）図１において、１０６は電圧
制御発振回路、１０７は電圧制御発振回路１０６の出力
を分周し復調クロック１０８を生成する分周回路、１０
１は分周回路１０７の出力である復調クロック１０８と
データ列信号１００との位相を比較する位相比較器、１
２０及び１２１は位相比較器１０１の出力信号であり、
１２０は論理レベル“１”で、復調クロックの位相遅れ
を示すチャージ制御信号（ＰＣＨＲＧ）、１２１は論理
レベル“１”で復調クロックの位相進みを示すディスチ
ャージ制御信号（ＰＤＳＣＨＲＧ）、１０２は分周回路
１０７の出力である復調クロック１０８とデータ列信号
１００とを比較し、復調クロックの周波数と、データ列
信号１００の最大繰り返し周波数との周波数差が所定範
囲内であるかどうかを判定するとともに周波数差に応じ
た信号を出力する周波数比較器、１２２及び１２３は周
波数比較器１０２の出力信号であり、１２２は論理レベ
ル“１”で復調クロックの周波数が低いことを示すチャ
ージ制御信号（ＦＣＨＲＧ）、１２３は論理レベル“１
”で復調クロックの周波数が高いことを示すディスチャ
ージ制御信号（ＦＤＳＣＨＲＧ）、１０３は位相比較器
１０１の出力信号１２０，１２１及び周波数比較器１０
２の出力信号１２２，１２３を基に、チャージ・ポンプ
１０４を直接制御するチャージ制御信号１２４（ＣＨＲ
Ｇ）及びディスチャージ制御信号１２５（ＤＳＣＨＲＧ
）を生成する制御信号生成部、１０４は制御信号生成部
１０３の出力信号であるチャージ制御信号１２４及びデ
ィスチャージ制御信号１２５に基づいて電荷のチャージ
或はディスチャージを行うチャージ・ポンプ、１０５は
チャージ・ポンプ１０４の動作による電圧変化を平滑化
し、電圧制御発振回路１０６に制御電圧を印加するロー
パス・フィルタであり、詳細な動作説明を以下に行う。

【００２３】図１のように構成したＰＬＬ回路は、デー
タ列信号１００の最大繰り返し周波数と、復調クロック
１０８の周波数との周波数差が、ＰＬＬ回路の周波数引
き込み範囲（キャプチャレンジ）外である場合に、周波
数比較器１０２の出力信号であるチャージ制御信号（Ｆ
ＣＨＲＧ）１２２またはディスチャージ制御信号（ＦＤ
ＳＣＨＲＧ）１２３のどちらか一方が論理レベル“１”
となり、これに基づいて、制御信号生成部１０３は、選
択出力１２４及び１２５が周波数比較器１０２の出力信
号１２２及び１２３となるよう制御する。

【００２４】上述の動作を、データ列信号１００の最大
繰り返し周波数と、復調クロック１０８の周波数との周
波数差がＰＬＬ回路の周波数引き込み範囲（キャプチャ
レンジ）内となり、周波数比較器の比較結果出力１２２
及び１２３に反映されるまで（即ち、周波数比較器の比
較結果出力１２２及び１２３の両方が定常的に論理レベ
ル“０”となるまで）繰り返す。

【００２５】この場合のＰＬＬ回路の動作を以下に述べ
る。先ず、データ列信号１００の最大繰り返し周波数に
対して、復調クロック１０８の周波数が低く所定範囲外
となった場合について述べる。

【００２６】周波数が低く所定範囲外となった場合には
、予め定められた一定の時間、周波数比較器１０２のチ
ャージ制御信号１２２が論理レベル“１”となる。

【００２７】制御信号生成部１０３は、ＯＲゲート１５
０，１５６及び１５７、インバータ１５１、ＡＮＤゲー
ト１５２，１５３，１５４及び１５５で構成され、ＯＲ
ゲート１５０の出力信号１７０が論理レベル“１”の場
合に、周波数比較器１０２の出力信号（ＦＣＨＲＧ）１
２２及び（ＦＤＳＣＨＲＧ）１２３が選択出力され、イ
ンバータ１５１の出力信号１７１が論理レベル“１”の
場合に、位相比較器１０１の出力信号（ＰＣＨＲＧ）１
２０及び（ＰＤＳＣＨＲＧ）１２１が選択出力されるセ
レクタとして動作し、周波数比較器１０２のチャージ制
御信号１２２が論理レベル“１”となった場合には、Ｏ
Ｒゲート１５０の出力信号１７０が論理レベル“１”と
なるので、選択出力であるチャージ制御信号（ＣＨＲＧ
）１２４及びディスチャージ制御信号（ＤＳＣＨＲＧ）
１２５に、それぞれ周波数比較器１０２の出力信号であ
る（ＦＣＨＲＧ）１２２及び（ＦＤＳＣＨＲＧ）１２３
を選び出力する。

【００２８】上述の動作によって、チャージ・ポンプ１
０４のＰチャネルＦＥＴ１４０に周波数比較器１０２の
チャージ制御信号（ＦＣＨＲＧ）１２２が、チャージ・
ポンプ１０４のＮチャネルＦＥＴ１４１に周波数比較器
１０２のディスチャージ制御信号“ＤＳＦＣＨＲＧ”１
２６が与えられ、この場合には周波数比較器１０２のチ
ャージ制御信号１２２が論理レベル“１”（ディスチャ
ージ制御信号１２３は論理レベル“０”）となっている
ためチャージ・ポンプ１０４のＰチャネルＦＥＴ１４０
がＯＮとなり、ローパス・フィルタ１０５に電荷がチャ
ージされる。

【００２９】チャージされる電荷の量は、ＰチャネルＦ
ＥＴ１４０がＯＮとなる時間幅と単調増加の関係にある
ので、周波数比較器１０２の出力であるチャージ制御信
号（ＦＣＨＲＧ）１２２によって電荷量が制御される。

【００３０】周波数比較器１０２からのチャージ制御信
号（ＦＣＨＲＧ）１２２が論理レベル“１”となる予め
定められた一定の時間幅ｔｆｃｇは、位相比較器１０１
によるチャージ制御信号（ＰＣＨＲＧ）１２０の出力時
間幅ｔｐｃｇより長く設定する。

【００３１】この場合にはデータ列信号１００の最大繰
り返し周波数に対して、復調クロック１０８の周波数が
低く所定範囲外となっているため、位相比較器１０１に
よるチャージ制御信号（ＰＣＨＲＧ）１２０の出力時間
幅ｔｐｃｇは、０＜ｔｐｃｇ＜（位相比較周期）の範囲
で変化している。よって、周波数比較器１０２からのチ
ャージ制御信号（ＦＣＨＲＧ）１２２が、論理レベル“
１”となる予め定められた一定の時間幅ｔｆｃｇを、（
位相比較周期）＜ｔｆｃｇと設定する。

【００３２】ローパス・フィルタ１０５は、電荷がチャ
ージされたことによる急激な電圧上昇変化を平滑化し、
電圧制御発振回路１０６への制御電圧を上昇させ、これ
によって電圧制御発振回路１０６の発振周波数が上がり
復調クロック１０８の周波数が高くなるように動作する
。

【００３３】次に、データ列信号１００の最大繰り返し
周波数に対して、復調クロック１０８の周波数が高く所
定範囲外となった場合について述べる。

【００３４】周波数が高く所定範囲外となった場合には
、予め定められた一定の時間、周波数比較器１０２のデ
ィスチャージ制御信号（ＦＤＳＣＨＲＧ）１２３が論理
レベル“１”となる。

【００３５】制御信号生成部１０３は、ＯＲゲート１５
０，１５６及び１５７、インバータ１５１、ＡＮＤゲー
ト１５２，１５３，１５４及び１５５で構成され、ＯＲ
ゲート１５０の出力信号１７０が論理レベル“１”の場
合に、周波数比較器１０２の出力信号（ＦＣＨＲＧ）１
２２及び（ＦＤＳＣＨＲＧ）１２３が選択出力され、イ
ンバータ１５１の出力信号１７１が論理レベル“１”の
場合に、位相比較器１０１の出力信号（ＰＣＨＲＧ）１
２０及び（ＰＤＳＣＨＲＧ）１２１が選択出力されるセ
レクタとして動作し、周波数比較器１０２のディスチャ
ージ制御信号（ＦＤＳＣＨＲＧ）１２３が論理レベル“
１”となった場合には、ＯＲゲート１５０の出力信号１
７０が論理レベル“１”となるので、選択出力であるチ
ャージ制御信号（ＣＨＲＧ）１２４及びディスチャージ
制御信号（ＤＳＣＨＲＧ）１２５に、それぞれ周波数比
較器１０２の出力信号である（ＦＣＨＲＧ）１２２及び
（ＦＤＳＣＨＲＧ）１２３を選び出力する。

【００３６】上述の動作によって、チャージ・ポンプ１
０４のＰチャネルＦＥＴ１４０に周波数比較器１０２の
チャージ制御信号（ＦＣＨＲＧ）１２２が、チャージ・
ポンプ１０４のＮチャネルＦＥＴ１４１に周波数比較器
１０２のディスチャージ制御信号“ＤＦＳＣＨＲＧ”１
２４が与えられ、この場合には周波数比較器１０２のデ
ィスチャージ制御信号（ＦＤＳＣＨＲＧ）１２３が論理
レベル“１”（チャージ制御信号１２３は論理レベル“
０”）となっているため、チャージ・ポンプ１０４のＮ
チャネルＦＥＴ１４１がＯＮとなり、ローパス・フィル
タ１０５から電荷がディスチャージされる。

【００３７】ディスチャージされる電荷の量は、Ｎチャ
ネルＦＥＴ１４１がＯＮとなる時間幅と単調増加の関係
にあるので、周波数比較器１０２の出力であるディスチ
ャージ制御信号（ＦＤＳＣＨＲＧ）１２３によって電荷
量が制御される。

【００３８】周波数比較器１０２からのディスチャージ
制御信号（ＦＤＳＣＨＲＧ）１２３が、論理レベル“１
”となる予め定められた一定の時間幅ｔｆｄｃｇは、位
相比較器１０１によるディスチャージ制御信号（ＰＤＳ
ＣＨＲＧ）１２１の出力時間幅ｔｐｄｃｇより長く設定
する。

【００３９】この場合にはデータ列信号１００の最大繰
り返し周波数に対して、復調クロック１０８の周波数が
高く所定範囲外となっているため、位相比較器１０１に
よるディスチャージ制御信号（ＰＤＳＣＨＲＧ）１２１
の出力時間幅ｔｐｄｃｇは、０＜ｔｐｄｃｇ＜（位相比
較周期）の範囲で変化している。よって、周波数比較器
１０２からのディスチャージ制御信号（ＦＤＳＣＨＲＧ
）１２３が、論理レベル“１”となる予め定められた一
定の時間幅ｔｆｄｃｇを、（位相比較周期）＜ｔｆｄｃ
ｇと設定する。

【００４０】ローパス・フィルタ１０５は、電荷がディ
スチャージされたことによる急激な電圧上昇変化を平滑
化し、電圧制御発振回路１０６への制御電圧を下降させ
、これによって電圧制御発振回路１０６の発振周波数が
下がり、復調クロック１０８の周波数が低くなるように
動作する。

【００４１】このように、データ列信号１００の周波数
と復調クロック１０８の周波数の差がＰＬＬ回路の周波
数引き込み範囲（キャプチャレンジ）外であれば、復調
クロック１０８とデータ列信号１００との周波数差が減
少するように動作し、周波数差が所定範囲内となると、
以下に述べる位相引き込みの動作に移行する。

【００４２】データ列信号１００の周波数と復調クロッ
ク１０８の周波数の差がＰＬＬ回路の周波数引き込み範
囲（キャプチャレンジ）内である場合に、周波数比較器
１０２の出力信号であるチャージ制御信号（ＦＣＨＲＧ
）１２２及びディスチャージ制御信号（ＦＤＳＣＨＲＧ
）１２３の両方が論理レベル“０”となり、これに基づ
いて、制御信号生成部１０３は、選択出力１２４及び１
２５が位相比較器１０１の出力信号１２０及び１２１と
なるよう制御する。

【００４３】この場合のＰＬＬ回路の動作を以下に述べ
る。データ列信号１００に対して復調クロック１０８の
位相が遅れたとき、位相比較器１０１からチャージ制御
信号が出力されチャージ・ポンプ１０４のＰチャネルＦ
ＥＴ１４０がＯＮとなり、ローパス・フィルタ１０５に
電荷がチャージされる。

【００４４】ローパス・フィルタ１０５は、電荷がチャ
ージされたことによる急激な電圧上昇変化を平滑化し、
電圧制御発振回路１０６への制御電圧を上昇させ、これ
によって電圧制御発振回路１０６の発振周波数が上がり
、復調クロック１０８の位相が進むように動作する。

【００４５】また、データ列信号１００に対して復調ク
ロック１０８の位相が進んだとき、位相比較器１０１か
らディスチャージ制御信号１２１が出力されチャージ・
ポンプ１０４のＮチャネルＦＥＴ１４１がＯＮとなり、
ローパス・フィルタ１０５から電荷がディスチャージさ
れる。

【００４６】ローパス・フィルタ１０５は、電荷がディ
スチャージされたことによる急激な電圧下降変化を平滑
化し、電圧制御発振回路１０６への制御電圧を下降させ
、これによって電圧制御発振回路１０６の発振周波数が
下がり、復調クロック１０８の位相が遅れるように動作
する。

【００４７】このようにデータ列信号１００の周波数と
復調クロック１０８の周波数の差がＰＬＬ回路の周波数
引き込み範囲（キャプチャレンジ）内であれば、復調ク
ロック１０８とデータ列信号１００との位相差が減少す
るように動作し、位相差がなくなると、ローパス・フィ
ルタ１０５の出力直流電圧が一定となり、この時点で復
調クロック１０８はデータ列信号１００の最大繰り返し
周波数の２倍の周波数で、かつ、データ列信号１００と
所定の位相関係となって安定する。

【００４８】（実施例２） 図２において、２００〜２０２及び２０４〜２０８の構
成要素は、実施例１で示した図１における構成要素１０
０〜１０２及び１０４〜１０８と同様のものであり、２
０６は電圧制御発振回路、２０７は分周回路、２０１は
位相比較器、２２０は論理レベル“１”で復調クロック
の位相遅れを示すチャージ制御信号（ＰＣＨＲＧ）、２
２１は論理レベル“１”で復調クロックの位相進みを示
すディスチャージ制御信号（ＰＤＳＣＨＲＧ）、２０２
は周波数比較器、２２２は論理レベル“１”で復調クロ
ックの周波数が低いことを示すチャージ制御信号（ＦＣ
ＨＲＧ）、２２３は論理レベル“１”で復調クロックの
周波数が高いことを示すディスチャージ制御信号（ＦＤ
ＳＣＨＲＧ）、２０３は位相比較器２０１の出力信号２
２０，２２１及び周波数比較器２０２の出力信号２２２
，２２３を基に、チャージ・ポンプ２０４を直接制御す
るチャージ制御信号（ＣＨＲＧ）２２４及びディスチャ
ージ制御信号（ＤＳＣＨＲＧ）２２５を生成する制御信
号生成部、２０４はチャージ・ポンプ、２０５はローパ
ス・フィルタであり、詳細な動作説明を以下に行う。

【００４９】図２のように構成したＰＬＬ回路は、デー
タ列信号２００の最大繰り返し周波数と、復調クロック
２０８の周波数との周波数差が、ＰＬＬ回路の周波数引
き込み範囲（キャプチャレンジ）外である場合に、周波
数比較器２０２の出力信号であるチャージ制御信号（Ｆ
ＣＨＲＧ）２２２またはディスチャージ制御信号（ＦＤ
ＳＣＨＲＧ）２２３のどちらか一方が論理レベル“１”
となり、これに基づいて、制御信号生成部２０３は、位
相比較器２０１の出力信号２２０及び２２１が両方とも
論理レベル“０”の場合に、選択出力２２４及び２２５
が周波数比較器２０２の出力信号２２２及び２２３とな
るよう制御する。

【００５０】上述の動作をデータ列信号２００の最大繰
り返し周波数と、復調クロック２０８の周波数との周波
数差がＰＬＬ回路の周波数引き込み範囲（キャプチャレ
ンジ）内となり、周波数比較器２０２の比較結果出力２
２２及び２２３に反映されるまで（即ち、周波数比較器
２０２の比較結果出力２２２及び２２３の両方が定常的
に論理レベル“０”となるまで）繰り返す。

【００５１】この場合のＰＬＬ回路の動作を以下に述べ
る。先ず、データ列信号２００の最大繰り返し周波数に
対して、復調クロック２０８の周波数が低く所定範囲外
となった場合について述べる。

【００５２】周波数が低く所定範囲外となった場合には
、予め定められた一定の時間、周波数比較器２０２のチ
ャージ制御信号２２２が論理レベル“１”となる。

【００５３】制御信号生成部２０３は、ＮＯＲゲート２
５０及び２５３、ＡＮＤゲート２５１及び２５２、ＯＲ
ゲート２５４で構成され、ＮＯＲゲート２５０の出力信
号２７０が、論理レベル“１”の場合に、周波数比較器
２０２の出力信号（ＦＣＨＲＧ）２２２及び（ＦＤＳＣ
ＨＲＧ）２２３が選択出力され、ＮＯＲゲート２５０の
出力信号２７０が論理レベル“０”の場合に、位相比較
器２０１の出力信号（ＰＣＨＲＧ）２２０及び（ＰＤＳ
ＣＨＲＧ）２２１が選択出力されるセレクタとして動作
し、周波数比較器２０２のチャージ制御信号２２２が論
理レベル“１”となった場合には、位相比較器２０１の
出力信号が位相差情報を持たない期間、即ち、位相比較
器２０１の出力信号２２０及び２２１が両方とも論理レ
ベル“０”となる期間に、ＮＯＲゲート２５０の出力信
号２７０が、論理レベル“１”となり、周波数比較器２
０２のチャージ制御信号２２２によってチャージ・ポン
プ２０４が駆動される。

【００５４】上述の動作により、実施例１と同様にして
、電圧制御発振回路２０６への制御電圧を上昇させ、こ
れによって電圧制御発振回路２０６の発振周波数が上が
り、復調クロック２０８の周波数が高くなるように動作
する。

【００５５】次に、データ列信号２００の最大繰り返し
周波数に対して、復調クロック２０８の周波数が高く所
定範囲外となった場合について述べる。

【００５６】周波数が高く所定範囲外となった場合には
、予め定められた一定の時間、周波数比較器２０２のデ
ィスチャージ制御信号２２３が論理レベル“１”となる
。

【００５７】制御信号生成部２０３は、ＮＯＲゲート２
５０及び２５３、ＡＮＤゲート２５１及び２５２、ＯＲ
ゲート２５４で構成され、ＮＯＲゲート２５０の出力信
号２７０が論理レベル“１”の場合に、周波数比較器２
０２の出力信号（ＦＣＨＲＧ）２２２及び（ＦＤＳＣＨ
ＲＧ）２２３が選択出力され、ＮＯＲゲート２５０の出
力信号２７０が論理レベル“０”の場合に、位相比較器
２０１の出力信号（ＰＣＨＲＧ）２２０及び（ＰＤＳＣ
ＨＲＧ）２２１が選択出力されるセレクタとして動作し
、周波数比較器２０２のディスチャージ制御信号２２３
が論理レベル“１”となった場合には、位相比較器２０
１の出力信号が位相差情報を持たない期間、即ち、位相
比較器２０１の出力信号２２０及び２２１が両方とも論
理レベル“０”となる期間に、ＮＯＲゲート２５０の出
力信号２７０が論理レベル“１”となり、周波数比較器
２０２のディスチャージ制御信号２２３によってチャー
ジ・ポンプ２０４が駆動される。

【００５８】上述の動作により、実施例１と同様にして
、電圧制御発振回路２０６への制御電圧を下降させ、こ
れによって電圧制御発振回路２０６の発振周波数が下が
り、復調クロック２０８の周波数が低くなるように動作
する。

【００５９】このように、データ列信号２００の周波数
と復調クロック２０８の周波数の差がＰＬＬ回路の周波
数引き込み範囲（キャプチャレンジ）外であれば、復調
クロック２０８とデータ列信号２００との周波数差が減
少するように動作し、周波数差が所定範囲内となると、
周波数比較器２０２の出力信号であるチャージ制御信号
（ＦＣＨＲＧ）２２２及びディスチャージ制御信号（Ｆ
ＤＳＣＨＲＧ）２２３の両方が論理レベル“０”となり
、これに基づいて、制御信号生成部２０３の選択出力２
２４及び２２５は位相比較器２０１の出力信号２２０及
び２２１となる。

【００６０】以下、実施例１と同様にして、データ列信
号２００の周波数と復調クロック２０８の周波数の差が
ＰＬＬ回路の周波数引き込み範囲（キャプチャレンジ）
内であれば、復調クロック２０８とデータ列信号２００
との位相差が減少するように動作し、位相差がなくなる
と、ローパス・フィルタ２０５の出力直流電圧が一定と
なり、この時点で復調クロック２０８はデータ列信号２
００の最大繰り返し周波数の２倍の周波数で、かつ、デ
ータ列信号２００と所定の位相関係となって安定する。

【００６１】（実施例３） 図３において、３００はデータ列信号であり、本実施例
ではＩＥＣ−９５８規格に準拠したディジタル・オーデ
ィオ・インターフェース信号（ＤＡＩ信号）として説明
する。

【００６２】３０１は復調クロック、３０２は復調クロ
ック３０１をＤＡＩ信号３００の最小反転間隔の２倍に
等しい周期となるよう（但し、ＰＬＬ回路ロック時の換
算）、２分周する分周回路、３３０は分周回路３０２の
出力であるサンプリングクロック、３０３はＤＡＩ信号
３００の極性を反転させるインバータ、３０４はＤＡＩ
信号３００の立ち上がりエッジ間隔で反転する信号（Ｈ
ＲＸ）３４０をサンプリングクロック３３０で標本化し
、標本化後の信号（ＤＨＲＸ）３４２にＨＲＸの変化が
現われない場合に、ＤＡＩ信号３００に対して復調クロ
ック３０１の周波数が低いと判定する周波数比較器（Ａ
）、３０５はＤＡＩ信号３００の立ち下がりエッジ間隔
で反転する信号（ＨＮＲＸ）３５０をサンプリングクロ
ック３３０で標本化し、標本化後の信号（ＤＨＮＲＸ）
３５２にＨＮＲＸの変化が現われない場合に、ＤＡＩ信
号３００に対して復調クロック３０１の周波数が低いと
判定する周波数比較器（Ｂ）、３０６は周波数比較器（
Ａ）３０４による比較結果と、周波数比較器（Ｂ）３０
５による比較結果を足し合わせるＯＲゲート、３０７は
パルスストレッチ回路、３０８はＤＡＩ信号３００に対
して復調クロック３０１の周波数が低いと判定した場合
に、論理レベル“１”となる信号であり、実施例１にお
いては周波数比較器１０２の出力信号であるチャージ制
御信号（ＦＣＨＲＧ）１２２に相当し、また実施例２に
おいては周波数比較器２０２の出力信号であるチャージ
制御信号（ＦＣＨＲＧ）２２２に相当するものであり、
詳細な動作説明を以下に行う。

【００６３】図３に示す周波数比較器は、ＤＡＩ信号３
００の最小反転間隔を、これより長い周期の復調クロッ
ク３０１で標本化すると、ＤＡＩ信号３００の最小反転
間隔の変化が標本化後の信号に現われないことを利用し
、ＤＡＩ信号３００に対し復調クロック３０１の周波数
が低いことを検出するものである。

【００６４】但し、一般にＤＡＩ信号３００はデューテ
ィ歪を持ち、最小反転間隔は伸び縮みするため、上述の
方式では誤検出の可能性がある。

【００６５】本発明の一実施例である図３に示す周波数
比較器ではこれを避けるため、ＤＡＩ信号の立ち上がり
及び立ち下がり、それぞれのエッジ間隔を復調クロック
３０１を２分周したサンプリングクロック３３０で標本
化する構成としている。

【００６６】以下に、周波数比較器（Ａ）の動作説明を
行う。図３のように構成した周波数比較器は、復調クロ
ック３０１をＴフリップフロップ３０２によって２分周
し、サンプリングクロック３３０を得、サンプリングク
ロック３３０で、ＤＡＩ信号３００の立ち上がりエッジ
毎に反転する信号（ＨＲＸ）３４０をＤフリップフロッ
プ３１１により標本化する。

【００６７】そして、標本化後の信号（ＤＨＲＸ）３４
２を標本化前の信号（ＨＲＸ）の立ち上がりのタイミン
グでＤフリップフロップ３１２により参照する。

【００６８】また同様に、標本化後の信号（ＤＨＲＸ）
３４２を標本化前の信号（ＨＲＸ）の立ち下がりのタイ
ミングでＤフリップフロップ３１４により参照する。

【００６９】ここで、ＤＡＩ信号３００の立ち上がりエ
ッジ毎に反転する信号（ＨＲＸ）３４０は、ＤＡＩ信号
３００の立ち上がりエッジでＴフリップフロップ３１０
をトグル動作させることによって得ている。

【００７０】上述の動作をすることにより、ＰＬＬ回路
がロックしている場合には、図５（Ａ）に示すように、
ＨＲＸをサンプリングクロックで標本化すると、標本化
後の信号ＤＨＲＸには必ずＨＲＸの反転変化が現れる。

【００７１】これ（標本化後の信号ＤＨＲＸ）をＨＲＸ
（標本化前の信号）の立ち上がりのタイミングで参照す
ると、必ず一定値となり、また同様に、標本化後の信号
ＤＨＲＸをＨＲＸ（標本化前の信号）の立ち下がりのタ
イミングで参照しても、必ず一定値となる。

【００７２】ところが、復調クロックの周波数が低く、
ＰＬＬ回路がロックしていない場合には、図５（Ｂ）に
示すように、ＨＲＸをサンプリングクロックで標本化す
ると、標本化後の信号ＤＨＲＸにＨＲＸの反転変化が現
われない場合がある。

【００７３】これ（標本化後の信号ＤＨＲＸ）をＨＲＸ
（標本化前の信号）の立ち上がりのタイミングで参照す
ると、論理レベル“０”となるところの標本が欠落して
いることが検出される。また同様に、標本化後の信号Ｄ
ＨＲＸをＨＲＸ（標本化前の信号）の立ち下がりのタイ
ミングで参照すると、論理レベル“１”となるところの
標本が欠落していることが検出される。

【００７４】これらの検出結果、ＤＴＣＴＬ１及びＤＴ
ＣＴＬ２はＯＲゲート３１６によって足し合わされる。

【００７５】以上、周波数比較器（Ａ）の動作説明を行
ってきたが、周波数比較器（Ｂ）に関しても、ＤＡＩ信
号の立ち下がりエッジ間隔を比較対象とする以外は、全
く同様の動作をする。

【００７６】周波数比較器（Ａ）による比較結果情報（
ＤＴＣＴＬ１２）３３２及び周波数比較器（Ｂ）による
比較結果情報（ＤＴＣＴＬ３４）３３３は、ＯＲゲート
３０６によって足し合わされる。

【００７７】さらにパルスストレッチ回路３０７によっ
て、復調クロックの周波数が低いことが検出された場合
には、予め定められた時間、その情報が保持される。

【００７８】（実施例４） 図４において、４００はデータ列信号であり、本実施例
ではＩＥＣ−９５８規格に準拠したディジタル・オーデ
ィオ・インターフェース信号（ＤＡＩ信号）として説明
する。４０１は復調クロック、４０２は復調クロック４
０１をＤＡＩ信号４００の最大反転間隔の２倍に等しい
周期となるよう（但し、ＰＬＬ回路ロック時の換算）１
２分周する分周回路、４０３はＤＡＩ信号４００の極性
を反転させるインバータ、４０４は分周回路４０２の出
力信号（６Ｔ）４４０をＤＡＩ信号４００の立ち上がり
エッジで標本化し、標本化後の信号（Ｄ６Ｔ１）４５１
に信号６Ｔの反転の変化が現われない場合に、ＤＡＩ信
号４００に対して復調クロック４０１の周波数が高いと
判定する周波数比較器（Ｃ）、４０５は分周回路４０２
の出力信号（６Ｔ）４４０をＤＡＩ信号４００の立ち下
がりエッジで標本化し、標本化後の信号（Ｄ６Ｔ２）４
６１に６Ｔの反転の変化が現われない場合に、ＤＡＩ信
号４００に対して復調クロック４０１の周波数が高いと
判定する周波数比較器（Ｄ）、４０６は周波数比較器（
Ｃ）４０４による比較結果と、周波数比較器（Ｄ）４０
５による比較結果を足し合わせるＯＲゲート、４０７は
パルスストレッチ回路、４０８はＤＡＩ信号４００に対
して復調クロック４０１の周波数が高いと判定した場合
に論理レベル“１”となる信号であり、実施例１におい
ては周波数比較器１０２の出力信号であるディスチャー
ジ制御信号（ＦＤＳＣＨＲＧ）１２３に相当し、また実
施例２においては周波数比較器２０２の出力信号である
ディスチャージ制御信号（ＦＤＳＣＨＲＧ）２２３に相
当するものであり、詳細な動作説明を以下に行う。

【００７９】図４に示す周波数比較器は、復調クロック
４０１を分周してＤＡＩ信号４００の最大反転間隔の２
倍に相当する周期を持つ信号（６Ｔ）４４０を生成し（
但し、ＰＬＬ回路ロック時の換算）、これをＤＡＩ信号
４００で標本化すると、信号６Ｔの反転の変化が標本化
後の信号に現われないことを利用し、ＤＡＩ信号４００
に対し復調クロック４０１の周波数が高いことを検出す
るものである。

【００８０】図４のように構成した周波数比較器は、復
調クロック４０１をＴフリップフロップ４１０によって
２分周した後、Ｄフリップフロップ４１１及び４１２、
ＮＯＲゲート４１３、インバータ４１４及び４１５で構
成される３分周回路により３分周し、更にＴフリップフ
ロップ４１６によって２分周する。

【００８１】これにより、復調クロック４０１を１２分
周した信号（６Ｔ）４４０を得る。１２分周回路４０２
は上述した構成に限ることはなく、復調クロック４０１
を１２分周した信号（６Ｔ）４４０のデューティ比が５
０％：５０％となるよう分周できればよい。ここで得た
信号６ＴをＤＡＩ信号４００の立ち上がりエッジでＤフ
リップフロップ４２０により標本化する。そして、標本
化後の信号（Ｄ６Ｔ１）４５１を標本化前の信号（６Ｔ
）の立ち上がりのタイミングでＤフリップフロップ４２
１により参照する。

【００８２】また同様に、標本化後の信号（Ｄ６Ｔ１）
４５１を標本化前の信号（６Ｔ）の立ち下がりのタイミ
ングでＤフリップフロップ４２３により参照する。

【００８３】上述の動作をすることにより、ＰＬＬ回路
がロックしている場合には、図６（Ａ）に示すように、
６ＴをＤＡＩ信号で標本化すると、標本化後の信号Ｄ６
Ｔ１には必ず６Ｔの反転変化が現れる。

【００８４】これ（標本化後の信号Ｄ６Ｔ１）を６Ｔ（
標本化前の信号）の立ち上がりのタイミングで参照する
と必ず一定値となり、また同様に、標本化後の信号Ｄ６
Ｔ１を６Ｔ（標本化前の信号）の立ち下がりのタイミン
グで参照しても、必ず一定値となる。

【００８５】ところが、復調クロックの周波数が高く、
ＰＬＬ回路がロックしていない場合には、図６（Ｂ）に
示すように、６ＴをＤＡＩ信号で標本化すると、標本化
後の信号Ｄ６Ｔ１に６Ｔの反転変化が現われない場合が
ある。

【００８６】これ（標本化後の信号Ｄ６Ｔ１）を６Ｔ（
標本化前の信号）の立ち上がりのタイミングで参照する
と、論理レベル“０”となるところの標本が欠落してい
ることが検出される。また同様に、標本化後の信号Ｄ６
Ｔ１を６Ｔ（標本化前の信号）の立ち下がりのタイミン
グで参照すると、論理レベル“１”となるところの標本
が欠落していることが検出される。

【００８７】これらの検出結果、ＤＴＣＴＨ１及びＤＴ
ＣＴＨ２はＯＲゲート４２５によって足し合わされる。

【００８８】以上、周波数比較器（Ｃ）の動作説明を行
ってきたが、周波数比較器（Ｄ）に関しても復調クロッ
クを１２分周した信号６Ｔを、ＤＡＩ信号の立ち下がり
エッジで標本化して周波数比較を行うこと以外は、全く
同様の動作をする。

【００８９】周波数比較器（Ｃ）による比較結果情報（
ＤＴＣＴＨ１２）４４２及び周波数比較器（Ｄ）による
比較結果情報（ＤＴＣＴＨ３４）４４３は、ＯＲゲート
４０６によって足し合わされる。

【００９０】さらにパルスストレッチ回路４０７によっ
て、復調クロックの周波数が高いことが検出された場合
には、予め定められた時間、その情報が保持される。

【００９１】

【発明の効果】以上説明したように、データ列信号の最
大繰り返し周波数と、復調クロックの周波数との周波数
差がＰＬＬ回路の周波数引き込み範囲（キャプチャレン
ジ）外である場合に、周波数比較器がこれを検出し、周
波数比較器による周波数引き込み動作を行って、データ
列信号の最大繰り返し周波数と、復調クロックの周波数
との周波数差がＰＬＬ回路の周波数引き込み範囲内とな
るよう動作するので、実質的な周波数引き込み範囲を拡
大することが可能となる。

【００９２】また、周波数比較器はデータ列信号と復調
クロックの相対比較を行う構成となっているため、デー
タ列信号のピッチが大きく変化しても比較を誤ることな
く、ＰＬＬ回路はこれに追従し周波数引き込み動作を行
うことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すＰＬＬ回路のブロ
ック図

【図２】本発明の第２の実施例を示すＰＬＬ回路のブロ
ック図

【図３】本発明の第３の実施例を示す周波数比較器の構
成図

【図４】本発明の第４の実施例を示す周波数比較器の構
成図

【図５】図３の動作を示すタイミング図

【図６】図４の
動作を示すタイミング図

【図７】従来のＰＬＬ回路の一
例を示すブロック図

【符号の説明】

１０１，２０１　　位相比較器 １０２，２０２　　周波数比較器 １０３，２０３　　制御信号生成部 １０４，２０４　　チャージ・ポンプ １０５，２０５　　ローパスフィルタ １０６，２０６　　電圧制御発振回路 １０７，２０７，３０２，４０２　　分周回路１４０，
２４０　　ＰチャネルＦＥＴ １４１，２４１　　ＮチャネルＦＥＴ ３０３，４０３　　インバータ ３０４　　周波数比較器（Ａ） ３０５　　周波数比較器（Ｂ） ３０６，４０６　　ＯＲゲート ３０７，４０７　　パルスストレッチ回路４０４　　周
波数比較器（Ｃ） ４０５　　周波数比較器（Ｄ）

Claims (4)

【特許請求の範囲】
1. 【請求項１】　　クロックが重畳されたデータ列信号か
   ら復調クロックを得るために、復調クロックの実数倍の
   周波数のクロックを発生する電圧制御発振回路と、前記
   電圧制御発振回路の出力を分周し、復調クロックを生成
   する分周回路と、前記分周回路の分周出力である復調ク
   ロックを可変入力とし、データ列信号を基準入力として
   両者の位相を比較し、位相差に応じた信号を出力する位
   相比較器と、前記電圧制御発振回路に制御電圧を印加す
   るための電荷をチャージ或はディスチャージするチャー
   ジ・ポンプと、前記チャージ・ポンプの動作による電圧
   変化を平滑化し、前記電圧制御発振回路に制御電圧を引
   加するローパス・フィルタとから構成されるＰＬＬ回路
   において、前記分周回路の出力である復調クロックと、
   データ列信号とを比較し、前記復調クロックの周波数と
   、前記データ列信号の最大繰り返し周波数との周波数差
   が所定範囲内であるかどうかを判定するとともに予め定
   められた時間、周波数差に応じた信号を出力する周波数
   比較器と、前記位相比較器の出力信号または前記周波数
   比較器の出力信号の一方を、前記チャージ・ポンプのチ
   ャージ動作及びディスチャージ動作の制御を行う制御信
   号として出力する制御信号生成部とを備え、前記制御信
   号生成部は、前記周波数比較器による比較結果が、復調
   クロックの周波数と、データ列信号の最大繰り返し周波
   数との周波数差が所定範囲内となった場合に、前記位相
   比較器の出力信号を出力し、前記周波数比較器による比
   較結果が所定範囲外となった場合に、前記周波数比較器
   の出力信号を選択出力するＰＬＬ回路。
2. 【請求項２】　　制御信号生成部は、前記周波数比較器
   による比較結果が、復調クロックの周波数と、データ列
   信号の最大繰り返し周波数との周波数差が所定範囲内と
   なった場合に、前記位相比較器の出力信号を出力し、前
   記周波数比較器による比較結果が所定範囲外となった場
   合に、前記位相比較器の出力信号が位相差情報を持たな
   い期間にのみ、周波数比較器の出力信号を選択出力する
   請求項１記載のＰＬＬ回路。
3. 【請求項３】　　周波数比較器は、復調クロックをデー
   タ列信号の最小反転間隔の２倍の周期となるまで分周し
   たクロックで、データ列信号を２分周した信号を標本化
   し、標本化後の信号にデータ列信号を２分周した信号の
   最小反転間隔の変化が現われない場合に、データ列信号
   に対して復調クロックの周波数が低く所定範囲外と判定
   する請求項１または２記載のＰＬＬ回路。
4. 【請求項４】　　周波数比較器は、復調クロックをデー
   タ列信号の最大反転間隔の２倍に等しい周期となるまで
   分周し、前記復調クロックを分周した信号をデータ列信
   号で標本化し、標本化後の信号に前記復調クロックを分
   周した信号の反転の変化が現われない場合に、データ列
   信号に対して復調クロックの周波数が高く所定範囲外と
   判定する請求項１または２記載のＰＬＬ回路。