JP3995552B2 - クロック逓倍回路 - Google Patents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
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- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は基準クロックから周波数を逓倍したクロックを発生させるクロック逓倍回路に関する。
【０００２】
【従来の技術】
従来、基準クロックの周波数を逓倍したクロックを得るには、ＶＣＯ（電圧制御発振器）を用いたＰＬＬ（フェーズロックドループ）を使用していた。図５はこのようなＰＬＬを使用した従来のクロック逓倍回路の構成を示すブロック図である。
【０００３】
図５において、５０１は基準クロック、５０２は逓倍クロック出力、５１１は位相比較器、５１２はチャージポンプ、５１３はローパスフィルタ、５１４はＶＣＯ、５１５は分周器、５１６は波形整形回路である。
【０００４】
位相比較器５１１に入力される基準クロック５０１は、ＶＣＯ５１４の出力をＮ分周する分周器５１５の出力と比較され、その位相差出力からチャージポンプ５１２とローパスフィルタ５１３により生成される制御電圧がＶＣＯ５１４に与えられ、これが基準クロック５０１のＮ倍の周波数を発振するように設定されたＶＣＯ５１４を制御することで、ＰＬＬのループ制御がなされる。波形整形回路５１６はＶＣＯ５１４の出力波形のデューティが１／２になるように波形整形を行う。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来のクロック逓倍回路には２つの大きな問題点が挙げられる。その１は、従来のクロック逓倍回路では、所望の逓倍周波数を安定させるためにローパスフィルタの時定数を大きく取る必要があり、このローパスフィルタをＬＳＩに内蔵するときにアナログ素子である抵抗あるいは容量の値を大きくする必要がある。これらのアナログ素子分の面積増加によるチップサイズの増加あるいは抵抗や容量のばらつきにより、ＰＬＬがロックせずに発振してしまう可能性があった。
【０００６】
その２は、ＰＬＬは安定した発振周波数を得るためにロックアップタイムが必要なことである。図６は従来のＰＬＬを使用したクロック逓倍回路の出力周波数の動作開始時における遷移状況を示す図である。図６に示すように、従来のＰＬＬを使用したクロック逓倍回路では、安定した発振周波数が得られるまでに、動作時間の無駄と消費電流の無駄が生じることが避けられなかった。
【０００７】
本発明は上記事情に鑑みてなされたもので、ＰＬＬのようにアナログ素子を使用せずに基準クロックから周波数を逓倍したクロックを発生し、安定した周波数が得られるクロック逓倍回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
この課題を解決するために、本発明の請求項１に係るクロック逓倍回路は、基準クロックに対して外部より与えられた逓倍率の周波数を有する逓倍クロックを出力するクロック逓倍回路であって、前記逓倍クロックの周波数に比べて十分高い周波数で発振するリングオシレータと、基準クロックの半周期のカウント値を得るためにリングオシレータの出力クロックによる基準クロックのサンプリング出力をカウントする基準クロックカウンタと、得られた基準クロックの半周期のカウント値を前記逓倍率で除した値を逓倍カウント値と定義するときに、リングオシレータの出力クロックにより前記逓倍カウント値をカウントする度に逓倍クロックの出力を反転させる逓倍クロックカウンタと、を具備するものである。
【０００９】
上記構成によれば、アナログ素子を用いず、逓倍カウント値をカウントする回路で逓倍クロックを生成することにより、フィードバックループの無いクロック逓倍回路が構成できるため、ＰＬＬのような過渡応答の無い出力が得られる。
【００１０】
また、フリーラン動作のリングオシレータの出力クロックを用いて基準クロックの半周期のカウント値を得、同じリングオシレータの出力クロックを用いて逓倍カウント値をカウントすることにより逓倍クロックを生成しているため、リングオシレータの発振周波数が電源電圧変動や温度変動により変動しても、その変動に応じた補正が自動的に行われる。
【００１１】
本発明の請求項２に係るクロック逓倍回路は、請求項１記載のクロック逓倍回路において、リングオシレータは奇数段のインバータを用いて構成されるものである。
【００１２】
上記構成によれば、リングオシレータは奇数段のインバータで実現されているため、ＶＣＯ等を用いた場合に必要となる発振周波数制御電圧範囲（ダイナミックレンジ）を必要とせず、回路の低電圧化が容易となる。
【００１３】
本発明の請求項３に係るクロック逓倍回路は、請求項１または２記載のクロック逓倍回路において、前記逓倍クロックカウンタは基準クロックの半周期毎の反転に同期してカウントを開始するものである。
【００１４】
上記構成によれば、基準クロックの半周期毎の反転に同期して逓倍クロックを生成するためのカウントを開始するため、位相比較器を用いずに逓倍クロックの位相を基順クロックの位相を揃えることができる。
【００１５】
本発明の請求項４に係るクロック逓倍回路は、請求項１から３のいずれか１項記載のクロック逓倍回路において、さらにアンロック検出回路を具備し、前記逓倍クロックカウンタは前記逓倍カウント値をカウントする度にカウント終了パルスを発生させ、アンロック検出回路は基準クロックの１周期内にカウント終了パルスが検出されなかった場合にアンロック検出と判定し、このアンロック検出の判定によりリングオシレータを再起動させるものである。
【００１６】
上記構成によれば、基準クロックの１周期内にカウント終了パルスが検出されなかった場合にアンロック検出を判定することにより、リングオシレータが停止したために逓倍クロックが得られない場合を検出することができ、このアンロック検出判定によりリングオシレータを再起動させることで、クロック逓倍回路の動作を自動復帰させることができる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
図１は本発明の一実施の形態に係るクロック逓倍回路の構成を示すブロック図である。図１において、１０１は基準クロック、１０２は逓倍クロック出力、１０３は逓倍率入力、１０４はアンロック検出出力、１１１はリングオシレータ、１１２は基準クロックカウンタ、１１３は逓倍率設定回路、１１４は逓倍クロックカウンタ、１１５はアンロック検出回路、１１６は復帰回路である。
【００１８】
リングオシレータ１１１は、基準クロックおよび逓倍クロックに比べて十分高い周波数のクロックを発振する回路であるが、精度を必要としないため奇数段のインバータを接続して簡易に実現することが可能である。図２は、奇数段のインバータを接続したリングオシレータの構成例を示す回路図である。図２において、２０１はリセット信号、２０２は復帰パルスＳ４、２１１および２１２〜２１５はインバータ、２１６は起動パルス印加回路、２１７はＯＲ回路である。
【００１９】
また、図３は図２のリングオシレータ１１１の動作を説明するタイミング図である。図３に示すように、リセット信号２０１が入力している間はインバータ２１１の出力がＬレベルに固定されるため、リングオシレータ１１１は動作を停止している。
【００２０】
リセット信号２０１がＬレベルになると、奇数段のインバータの遅延時間で決まる発振周波数でリングオシレータ１１１が動作を開始する。奇数段のインバータの入出力が中間電位となった場合に想定されるリングオシレータ１１１の発振停止に対しては、復帰パルスＳ４をＯＲ回路２１７を介して起動パルス印加回路２１６に印加することにより、リングオシレータ１１１を再起動させるようにしている。
【００２１】
図４は、以上のように構成されたクロック逓倍回路の動作を説明するタイミング図である。以下、図１から４を参照して本実施例のクロック逓倍回路の動作を説明する。ここで説明のために、リングオシレータ１１１の発振周波数ｆ１を約２０ＭＨｚ、基準クロック１０１の周波数ｆ０を１ＭＨｚ、逓倍クロック１０２の周波数ｆ２を２ＭＨｚ、すなわち逓倍率Ｎ＝２と仮定する。
【００２２】
まず、基準クロックカウンタ１１２において、基準クロック１０１をリングオシレータ１１１の出力クロックｆ１でサンプリングし、基準クロック１０１が反転するまでのサンプリングパルスをカウントすることにより、基準クロック１０１の半周期のサンプリング値Ｍ＝１０を得る。
【００２３】
ここで、サンプリング動作においては、ハザードが生じないようにリングオシレータ１１１の出力クロックに同期して基準クロック１０１の変化点を捉えるようにする。例えば、リングオシレータ１１１の出力クロックの立下りで基準クロック１０１の変化点を捉え、立ち上がりで基準クロックカウンタ１１２を動作させる。
【００２４】
逓倍率設定回路１１３は、基準クロック１０１の半周期のサンプリング値Ｍ＝１０と、逓倍率入力により与えられる逓倍率Ｎ＝２により、逓倍カウント値Ｍ／Ｎ＝５を算出する。この逓倍カウント値Ｍ／Ｎは、最新の値が常時逓倍クロックカウンタ１１４に入力されるようにする。
【００２５】
逓倍クロックカウンタ１１４は、基準クロック１０１をリングオシレータ１１１の出力クロックｆ１でサンプリングして基準クロック１０１が反転する変化点を捉え、この変化点を起点にしてリングオシレータ１１１の出力クロックｆ１でカウントし、逓倍カウント値Ｍ／Ｎまでカウントする度に出力を反転させることにより、半周期が基準クロック１０１の１／Ｎ、すなわち周波数ｆ２が基準クロックの周波数ｆ１のＮ倍の逓倍クロック１０２を生成する。
【００２６】
ここでサンプリング動作においては、基準クロックカウンタ１１２の場合と同様に、ハザードが生じないようにリングオシレータ１１１の出力クロックに同期して基準クロック１０１の変化点を捉えるようにする。例えば、リングオシレータ１１１の出力クロックの立下りで基準クロック１０１の変化点を捉え、立ち上がりで逓倍クロックカウンタ１１４を動作させる。
【００２７】
アンロック検出回路１１５には、基準クロック１０１の各周期で出力されるパルスＳ１と、逓倍クロックカウンタ１１４からは逓倍カウント値Ｍ／Ｎまでカウントしたことを示すカウント終了パルスＳ２とが与えられ、カウント終了パルスＳ２が基準クロック毎に発生しなかった場合に、これをアンロックとして検出する。
【００２８】
アンロック検出回路１１５は、例えば、パルスＳ１でセットされカウント終了パルスＳ２でリセットされるフリップフロップを設け、パルスＳ１の入力時にフリップフロップがセットされていた場合に、これをアンロックとして検出することで、容易に実現することができる。
【００２９】
復帰回路１１６はアンロック検出回路１１５の出力の変化を受けて、微分回路等により復帰パルスＳ４を発生させ、これをリングオシレータ１１１に印加することで、リングオシレータ１１１を再起動させることができ、（アンロックの原因がリングオシレータの停止による場合は）復帰が可能となる。
【００３０】
以上の動作において、基準クロックカウンタ１１２では、リングオシレータ１１１の出力クロックを用いて基準クロック１０１の変化点を捉えて半周期のサンプリング値Ｍを得、逓倍クロックカウンタ１１４では、同じリングオシレータ１１１の出力クロックを用いて逓倍カウント値Ｍ／Ｎまでカウントしているため、リングオシレータ１１１の発振周波数ｆ１が変動しても、その変動に応じた補正が自動的に行われることになる。
【００３１】
これを図４により説明すると、時刻ｔ１においてはサンプリング値Ｍ＝１０が得られるため、逓倍カウント値Ｍ／Ｎ＝５が算出され、逓倍クロック１０２（ｆ２）はリングオシレータの出力クロックｆ１の５パルス毎に反転しているが、時刻ｔ２においてはリングオシレータ１１１の発振周波数ｆ１が変動し、サンプリング値Ｍ＝７となるため、逓倍カウント値Ｍ／Ｎ＝３が算出され、逓倍クロック１０２（ｆ２）はリングオシレータの出力クロックｆ１の３パルス毎に反転することになり、最後の半周期は位相誤差を含む波形となる。
【００３２】
また、逓倍クロックカウンタ１１４において、基準クロック１０１の変化点を起点にしてリングオシレータ１１１の出力クロックｆ１でカウントすることにより、生成される逓倍クロック１０２の位相を基準クロック１０１に合わせることができる。直接位相同期を行う方法ではないため、ＰＬＬに比べて逓倍クロック１パルス毎の精度は劣るが、基準クロック周期毎に時間を合わせることが可能であり、簡易に位相を同期させたＮ倍のクロックを生成することができる。
【００３３】
【発明の効果】
以上説明したように、本発明によれば、逓倍カウント値をカウントする回路で逓倍クロックを生成することにより、アナログ素子を用いないためＬＳＩのチップサイズを小さくすることができ、また、フィードバックループの無いクロック逓倍回路が構成できるため、ＰＬＬのような過渡応答の無い出力が得られる。
【００３４】
さらに本発明によれば、フリーラン動作のリングオシレータの出力クロックを用いて基準クロックの半周期のカウント値を得、同じリングオシレータの出力クロックを用いて逓倍カウント値をカウントすることにより逓倍クロックを生成しているため、リングオシレータの発振周波数が電源電圧変動や温度変動により変動しても、その変動に応じた補正が自動的に行われるという優れた効果が得られる。
【００３５】
さらに本発明によれば、リングオシレータは奇数段のインバータで実現されているため、アナログ素子を用いた回路に比べて回路設計が容易であり、ＶＣＯ等を用いた場合に必要となる発振周波数制御電圧範囲（ダイナミックレンジ）を必要とせず、回路の低電圧化が容易となるという優れた効果が得られる。
【００３６】
さらに本発明によれば、基準クロックの半周期毎の反転に同期して逓倍クロックを生成するためのカウントを開始するため、位相比較器を用いずに逓倍クロックの位相を基順クロックの位相に揃えることができる。
【００３７】
さらに本発明によれば、基準クロックの１周期内にカウント終了パルスが検出されなかった場合にアンロック検出を判定することにより、リングオシレータが停止したために逓倍クロックが得られない場合を検出することができ、このアンロック検出判定によりリングオシレータを再起動させることで、クロック逓倍回路の動作を自動復帰させることができるという優れた効果が得られる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係るクロック逓倍回路の構成を示すブロック図。
【図２】奇数段のインバータを接続したリングオシレータの構成を示す回路図。
【図３】奇数段のインバータを接続したリングオシレータの動作を説明するタイミング図。
【図４】本発明の一実施の形態に係るクロック逓倍回路の動作を説明するタイミング図。
【図５】従来のＰＬＬを使用したクロック逓倍回路の構成を示すブロック図。
【図６】従来のＰＬＬを使用したクロック逓倍回路の出力周波数の動作開始時における遷移状況を示す図。
【符号の説明】
１０１ 基準クロック
１０２ 逓倍クロック出力
１０３ 逓倍率入力
１０４ アンロック検出出力
１１１ リングオシレータ
１１２ 基準クロックカウンタ
１１３ 逓倍率設定回路
１１４ 逓倍クロックカウンタ
１１５ アンロック検出回路
１１６ 復帰回路
２０１ リセット信号
２０２ 復帰パルス
２１１〜２１５ インバータ
２１６ 起動パルス印加回路
２１７ ＯＲ回路
５０１ 基準クロック
５０２ 逓倍クロック出力
５１１ 位相比較器
５１２ チャージポンプ
５１３ ローパスフィルタ
５１４ ＶＣＯ
５１５ 分周器
５１６ 波形整形回路
【発明の属する技術分野】
本発明は基準クロックから周波数を逓倍したクロックを発生させるクロック逓倍回路に関する。
【０００２】
【従来の技術】
従来、基準クロックの周波数を逓倍したクロックを得るには、ＶＣＯ（電圧制御発振器）を用いたＰＬＬ（フェーズロックドループ）を使用していた。図５はこのようなＰＬＬを使用した従来のクロック逓倍回路の構成を示すブロック図である。
【０００３】
図５において、５０１は基準クロック、５０２は逓倍クロック出力、５１１は位相比較器、５１２はチャージポンプ、５１３はローパスフィルタ、５１４はＶＣＯ、５１５は分周器、５１６は波形整形回路である。
【０００４】
位相比較器５１１に入力される基準クロック５０１は、ＶＣＯ５１４の出力をＮ分周する分周器５１５の出力と比較され、その位相差出力からチャージポンプ５１２とローパスフィルタ５１３により生成される制御電圧がＶＣＯ５１４に与えられ、これが基準クロック５０１のＮ倍の周波数を発振するように設定されたＶＣＯ５１４を制御することで、ＰＬＬのループ制御がなされる。波形整形回路５１６はＶＣＯ５１４の出力波形のデューティが１／２になるように波形整形を行う。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来のクロック逓倍回路には２つの大きな問題点が挙げられる。その１は、従来のクロック逓倍回路では、所望の逓倍周波数を安定させるためにローパスフィルタの時定数を大きく取る必要があり、このローパスフィルタをＬＳＩに内蔵するときにアナログ素子である抵抗あるいは容量の値を大きくする必要がある。これらのアナログ素子分の面積増加によるチップサイズの増加あるいは抵抗や容量のばらつきにより、ＰＬＬがロックせずに発振してしまう可能性があった。
【０００６】
その２は、ＰＬＬは安定した発振周波数を得るためにロックアップタイムが必要なことである。図６は従来のＰＬＬを使用したクロック逓倍回路の出力周波数の動作開始時における遷移状況を示す図である。図６に示すように、従来のＰＬＬを使用したクロック逓倍回路では、安定した発振周波数が得られるまでに、動作時間の無駄と消費電流の無駄が生じることが避けられなかった。
【０００７】
本発明は上記事情に鑑みてなされたもので、ＰＬＬのようにアナログ素子を使用せずに基準クロックから周波数を逓倍したクロックを発生し、安定した周波数が得られるクロック逓倍回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
この課題を解決するために、本発明の請求項１に係るクロック逓倍回路は、基準クロックに対して外部より与えられた逓倍率の周波数を有する逓倍クロックを出力するクロック逓倍回路であって、前記逓倍クロックの周波数に比べて十分高い周波数で発振するリングオシレータと、基準クロックの半周期のカウント値を得るためにリングオシレータの出力クロックによる基準クロックのサンプリング出力をカウントする基準クロックカウンタと、得られた基準クロックの半周期のカウント値を前記逓倍率で除した値を逓倍カウント値と定義するときに、リングオシレータの出力クロックにより前記逓倍カウント値をカウントする度に逓倍クロックの出力を反転させる逓倍クロックカウンタと、を具備するものである。
【０００９】
上記構成によれば、アナログ素子を用いず、逓倍カウント値をカウントする回路で逓倍クロックを生成することにより、フィードバックループの無いクロック逓倍回路が構成できるため、ＰＬＬのような過渡応答の無い出力が得られる。
【００１０】
また、フリーラン動作のリングオシレータの出力クロックを用いて基準クロックの半周期のカウント値を得、同じリングオシレータの出力クロックを用いて逓倍カウント値をカウントすることにより逓倍クロックを生成しているため、リングオシレータの発振周波数が電源電圧変動や温度変動により変動しても、その変動に応じた補正が自動的に行われる。
【００１１】
本発明の請求項２に係るクロック逓倍回路は、請求項１記載のクロック逓倍回路において、リングオシレータは奇数段のインバータを用いて構成されるものである。
【００１２】
上記構成によれば、リングオシレータは奇数段のインバータで実現されているため、ＶＣＯ等を用いた場合に必要となる発振周波数制御電圧範囲（ダイナミックレンジ）を必要とせず、回路の低電圧化が容易となる。
【００１３】
本発明の請求項３に係るクロック逓倍回路は、請求項１または２記載のクロック逓倍回路において、前記逓倍クロックカウンタは基準クロックの半周期毎の反転に同期してカウントを開始するものである。
【００１４】
上記構成によれば、基準クロックの半周期毎の反転に同期して逓倍クロックを生成するためのカウントを開始するため、位相比較器を用いずに逓倍クロックの位相を基順クロックの位相を揃えることができる。
【００１５】
本発明の請求項４に係るクロック逓倍回路は、請求項１から３のいずれか１項記載のクロック逓倍回路において、さらにアンロック検出回路を具備し、前記逓倍クロックカウンタは前記逓倍カウント値をカウントする度にカウント終了パルスを発生させ、アンロック検出回路は基準クロックの１周期内にカウント終了パルスが検出されなかった場合にアンロック検出と判定し、このアンロック検出の判定によりリングオシレータを再起動させるものである。
【００１６】
上記構成によれば、基準クロックの１周期内にカウント終了パルスが検出されなかった場合にアンロック検出を判定することにより、リングオシレータが停止したために逓倍クロックが得られない場合を検出することができ、このアンロック検出判定によりリングオシレータを再起動させることで、クロック逓倍回路の動作を自動復帰させることができる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
図１は本発明の一実施の形態に係るクロック逓倍回路の構成を示すブロック図である。図１において、１０１は基準クロック、１０２は逓倍クロック出力、１０３は逓倍率入力、１０４はアンロック検出出力、１１１はリングオシレータ、１１２は基準クロックカウンタ、１１３は逓倍率設定回路、１１４は逓倍クロックカウンタ、１１５はアンロック検出回路、１１６は復帰回路である。
【００１８】
リングオシレータ１１１は、基準クロックおよび逓倍クロックに比べて十分高い周波数のクロックを発振する回路であるが、精度を必要としないため奇数段のインバータを接続して簡易に実現することが可能である。図２は、奇数段のインバータを接続したリングオシレータの構成例を示す回路図である。図２において、２０１はリセット信号、２０２は復帰パルスＳ４、２１１および２１２〜２１５はインバータ、２１６は起動パルス印加回路、２１７はＯＲ回路である。
【００１９】
また、図３は図２のリングオシレータ１１１の動作を説明するタイミング図である。図３に示すように、リセット信号２０１が入力している間はインバータ２１１の出力がＬレベルに固定されるため、リングオシレータ１１１は動作を停止している。
【００２０】
リセット信号２０１がＬレベルになると、奇数段のインバータの遅延時間で決まる発振周波数でリングオシレータ１１１が動作を開始する。奇数段のインバータの入出力が中間電位となった場合に想定されるリングオシレータ１１１の発振停止に対しては、復帰パルスＳ４をＯＲ回路２１７を介して起動パルス印加回路２１６に印加することにより、リングオシレータ１１１を再起動させるようにしている。
【００２１】
図４は、以上のように構成されたクロック逓倍回路の動作を説明するタイミング図である。以下、図１から４を参照して本実施例のクロック逓倍回路の動作を説明する。ここで説明のために、リングオシレータ１１１の発振周波数ｆ１を約２０ＭＨｚ、基準クロック１０１の周波数ｆ０を１ＭＨｚ、逓倍クロック１０２の周波数ｆ２を２ＭＨｚ、すなわち逓倍率Ｎ＝２と仮定する。
【００２２】
まず、基準クロックカウンタ１１２において、基準クロック１０１をリングオシレータ１１１の出力クロックｆ１でサンプリングし、基準クロック１０１が反転するまでのサンプリングパルスをカウントすることにより、基準クロック１０１の半周期のサンプリング値Ｍ＝１０を得る。
【００２３】
ここで、サンプリング動作においては、ハザードが生じないようにリングオシレータ１１１の出力クロックに同期して基準クロック１０１の変化点を捉えるようにする。例えば、リングオシレータ１１１の出力クロックの立下りで基準クロック１０１の変化点を捉え、立ち上がりで基準クロックカウンタ１１２を動作させる。
【００２４】
逓倍率設定回路１１３は、基準クロック１０１の半周期のサンプリング値Ｍ＝１０と、逓倍率入力により与えられる逓倍率Ｎ＝２により、逓倍カウント値Ｍ／Ｎ＝５を算出する。この逓倍カウント値Ｍ／Ｎは、最新の値が常時逓倍クロックカウンタ１１４に入力されるようにする。
【００２５】
逓倍クロックカウンタ１１４は、基準クロック１０１をリングオシレータ１１１の出力クロックｆ１でサンプリングして基準クロック１０１が反転する変化点を捉え、この変化点を起点にしてリングオシレータ１１１の出力クロックｆ１でカウントし、逓倍カウント値Ｍ／Ｎまでカウントする度に出力を反転させることにより、半周期が基準クロック１０１の１／Ｎ、すなわち周波数ｆ２が基準クロックの周波数ｆ１のＮ倍の逓倍クロック１０２を生成する。
【００２６】
ここでサンプリング動作においては、基準クロックカウンタ１１２の場合と同様に、ハザードが生じないようにリングオシレータ１１１の出力クロックに同期して基準クロック１０１の変化点を捉えるようにする。例えば、リングオシレータ１１１の出力クロックの立下りで基準クロック１０１の変化点を捉え、立ち上がりで逓倍クロックカウンタ１１４を動作させる。
【００２７】
アンロック検出回路１１５には、基準クロック１０１の各周期で出力されるパルスＳ１と、逓倍クロックカウンタ１１４からは逓倍カウント値Ｍ／Ｎまでカウントしたことを示すカウント終了パルスＳ２とが与えられ、カウント終了パルスＳ２が基準クロック毎に発生しなかった場合に、これをアンロックとして検出する。
【００２８】
アンロック検出回路１１５は、例えば、パルスＳ１でセットされカウント終了パルスＳ２でリセットされるフリップフロップを設け、パルスＳ１の入力時にフリップフロップがセットされていた場合に、これをアンロックとして検出することで、容易に実現することができる。
【００２９】
復帰回路１１６はアンロック検出回路１１５の出力の変化を受けて、微分回路等により復帰パルスＳ４を発生させ、これをリングオシレータ１１１に印加することで、リングオシレータ１１１を再起動させることができ、（アンロックの原因がリングオシレータの停止による場合は）復帰が可能となる。
【００３０】
以上の動作において、基準クロックカウンタ１１２では、リングオシレータ１１１の出力クロックを用いて基準クロック１０１の変化点を捉えて半周期のサンプリング値Ｍを得、逓倍クロックカウンタ１１４では、同じリングオシレータ１１１の出力クロックを用いて逓倍カウント値Ｍ／Ｎまでカウントしているため、リングオシレータ１１１の発振周波数ｆ１が変動しても、その変動に応じた補正が自動的に行われることになる。
【００３１】
これを図４により説明すると、時刻ｔ１においてはサンプリング値Ｍ＝１０が得られるため、逓倍カウント値Ｍ／Ｎ＝５が算出され、逓倍クロック１０２（ｆ２）はリングオシレータの出力クロックｆ１の５パルス毎に反転しているが、時刻ｔ２においてはリングオシレータ１１１の発振周波数ｆ１が変動し、サンプリング値Ｍ＝７となるため、逓倍カウント値Ｍ／Ｎ＝３が算出され、逓倍クロック１０２（ｆ２）はリングオシレータの出力クロックｆ１の３パルス毎に反転することになり、最後の半周期は位相誤差を含む波形となる。
【００３２】
また、逓倍クロックカウンタ１１４において、基準クロック１０１の変化点を起点にしてリングオシレータ１１１の出力クロックｆ１でカウントすることにより、生成される逓倍クロック１０２の位相を基準クロック１０１に合わせることができる。直接位相同期を行う方法ではないため、ＰＬＬに比べて逓倍クロック１パルス毎の精度は劣るが、基準クロック周期毎に時間を合わせることが可能であり、簡易に位相を同期させたＮ倍のクロックを生成することができる。
【００３３】
【発明の効果】
以上説明したように、本発明によれば、逓倍カウント値をカウントする回路で逓倍クロックを生成することにより、アナログ素子を用いないためＬＳＩのチップサイズを小さくすることができ、また、フィードバックループの無いクロック逓倍回路が構成できるため、ＰＬＬのような過渡応答の無い出力が得られる。
【００３４】
さらに本発明によれば、フリーラン動作のリングオシレータの出力クロックを用いて基準クロックの半周期のカウント値を得、同じリングオシレータの出力クロックを用いて逓倍カウント値をカウントすることにより逓倍クロックを生成しているため、リングオシレータの発振周波数が電源電圧変動や温度変動により変動しても、その変動に応じた補正が自動的に行われるという優れた効果が得られる。
【００３５】
さらに本発明によれば、リングオシレータは奇数段のインバータで実現されているため、アナログ素子を用いた回路に比べて回路設計が容易であり、ＶＣＯ等を用いた場合に必要となる発振周波数制御電圧範囲（ダイナミックレンジ）を必要とせず、回路の低電圧化が容易となるという優れた効果が得られる。
【００３６】
さらに本発明によれば、基準クロックの半周期毎の反転に同期して逓倍クロックを生成するためのカウントを開始するため、位相比較器を用いずに逓倍クロックの位相を基順クロックの位相に揃えることができる。
【００３７】
さらに本発明によれば、基準クロックの１周期内にカウント終了パルスが検出されなかった場合にアンロック検出を判定することにより、リングオシレータが停止したために逓倍クロックが得られない場合を検出することができ、このアンロック検出判定によりリングオシレータを再起動させることで、クロック逓倍回路の動作を自動復帰させることができるという優れた効果が得られる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係るクロック逓倍回路の構成を示すブロック図。
【図２】奇数段のインバータを接続したリングオシレータの構成を示す回路図。
【図３】奇数段のインバータを接続したリングオシレータの動作を説明するタイミング図。
【図４】本発明の一実施の形態に係るクロック逓倍回路の動作を説明するタイミング図。
【図５】従来のＰＬＬを使用したクロック逓倍回路の構成を示すブロック図。
【図６】従来のＰＬＬを使用したクロック逓倍回路の出力周波数の動作開始時における遷移状況を示す図。
【符号の説明】
１０１ 基準クロック
１０２ 逓倍クロック出力
１０３ 逓倍率入力
１０４ アンロック検出出力
１１１ リングオシレータ
１１２ 基準クロックカウンタ
１１３ 逓倍率設定回路
１１４ 逓倍クロックカウンタ
１１５ アンロック検出回路
１１６ 復帰回路
２０１ リセット信号
２０２ 復帰パルス
２１１〜２１５ インバータ
２１６ 起動パルス印加回路
２１７ ＯＲ回路
５０１ 基準クロック
５０２ 逓倍クロック出力
５１１ 位相比較器
５１２ チャージポンプ
５１３ ローパスフィルタ
５１４ ＶＣＯ
５１５ 分周器
５１６ 波形整形回路
Claims (4)
- 基準クロックに対して外部より与えられた逓倍率の周波数を有する逓倍クロックを出力するクロック逓倍回路であって、
前記逓倍クロックの周波数に比べて十分高い周波数で発振するリングオシレータと、
前記リングオシレータの出力クロックによる前記基準クロックのサンプリング出力をカウントし前記基準クロックの半周期のカウント値を得る基準クロックカウンタと、
前記基準クロックの半周期のカウント値を前記逓倍率で除した値を逓倍カウント値として前記リングオシレータの出力クロックにより前記逓倍カウント値をカウントする度に前記逓倍クロックの出力を反転させる逓倍クロックカウンタと、を具備することを特徴とするクロック逓倍回路。 - 前記リングオシレータは奇数段のインバータを用いて構成されることを特徴とする請求項１記載のクロック逓倍回路。
- 前記逓倍クロックカウンタは前記基準クロックの半周期毎の反転に同期してカウントを開始することを特徴とする請求項１または２記載のクロック逓倍回路。
- アンロック検出回路を具備し、前記逓倍クロックカウンタは前記逓倍カウント値をカウントする度にカウント終了パルスを発生させ、前記アンロック検出回路は前記基準クロックの１周期内に前記カウント終了パルスが検出されなかった場合にアンロック検出と判定し、前記アンロック検出の判定により前記リングオシレータを再起動させることを特徴とする請求項１から３のいずれか１項記載のクロック逓倍回路。
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