CN1479186A - 时钟倍增电路 - Google Patents

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Abstract

提供一种不使用模拟器件而根据参考时钟产生具有稳定频率的倍增时钟的时钟倍增电路。上述时钟倍增电路包括：一环形振荡器，在充分大于倍增时钟频率的频率进行振荡；一参考时钟计数器，通过环形振荡器的输出时钟来对参考时钟的采样输出进行计数，以获得参考时钟的半周期的计数值；以及一倍增时钟计数器，在将通过用所获得的参考时钟的半周期的计数值除以外部给出的倍增因数而获得的值定义为倍增计数值的情况中，每次通过环形振荡器的输出时钟对倍增计数值进行计数时，对倍增时钟输出的输出进行反相。

Description

时钟倍增电路
技术领域
本+明涉及一种用于产生其频率是参考时钟倍数的时钟倍增电路。
背景技术
在现有技术中，结合VCO(压控振荡器)的PLL(锁相环路)被用来获得其频率是参考时钟倍数的时钟信号。图5示出了使用PLL的那种常规时钟倍增电路的方框图。
在图5中，数字501表示参考时钟，502表示倍增时钟输出，511表示相位比较器，512表示电荷泵，513表示低通滤波器，514表示VCO，515表示分频器，以及516表示波形整形电路。
输入到相位比较器511的参考时钟501与分频器的输出进行比较，该分频器将VCO 514的输出N倍分频。根据相位差输出由电荷泵512和低通滤波器513产生的控制电压被提供给VCO 514。控制电压对VCO 514装置进行控制，以便通过PLL对于环路控制振荡N倍参考时钟501的频率。波形整形电路516执行波形整形，以使VCO 514的输出波形的占空比为1/2。
然而，常规时钟倍增电路具有两个主要的问题。第一问题是：在常规时钟倍增电路中，低通滤波器需要一个大的时间常数来稳定期望的倍增频率。当低通滤波器被内置在LSI中时，和模拟器件一样需要更大值的电阻或电容。由于模拟器件面积的增加或电容或电阻的变化引起的芯片尺寸的增加，不锁定相位PLL就能够振荡一个信号。
第二个问题是：需要一个锁定时间来获得一个稳定的振荡频率。图6示出了在输出频率的操作开始时，使用PLL的常规时钟倍增电路的输出频率中的转变。如图6所示，在获得一个稳定的振荡频率之前，使用常规PLL的时钟倍增电路伴随着操作时间和电流消耗的浪费。
发明内容
鉴于上述情况提出本发明，旨在提供一种时钟倍增电路，为了获得一个稳定的频率，不使用PLL所需的模拟器件就产生由倍增参考时钟的频率而获得的时钟。
为了解决这些问题，根据本发明的第一方面的时钟倍增电路是一种根据参考时钟输出具有外部给出的倍增因数的频率的倍增时钟的时钟倍增电路，其特征在于包括：一环形振荡器，在充分大于所述倍增时钟的频率进行振荡；一参考时钟计数器，通过环形振荡器的输出时钟来对参考时钟的采样输出进行计数，以获得参考时钟的半周期的计数值；以及一倍增时钟计数器，在将通过用所述参考时钟的半周期的计数值除以所述倍增因数而获得的值定义为倍增计数值的情况中，每次由所述环形振荡器的输出时钟对所述倍增计数值进行计数时，对所述倍增时钟输出的输出进行反相。
使用这种结构，通过消除模拟器件和在对倍增计数值进行计数的电路中产生倍增时钟，提供一种没有反馈回路的时钟倍增电路，从而获得不受PLL中的观察到的瞬时响应拘束的输出。
通过从自由运行的环形振荡器的输出时钟获得参考时钟的半周期的计数值，以及通过对自由运行的环形振荡器的输出时钟的倍增计数值进行计数来产生一个倍增时钟。因此，即使在环形振荡器的振荡频率由于源电压或温度的变化而改变的情况下，能够自动地执行根据变化的校正。
根据本发明的第二方面的时钟倍增电路是一种根据第一方面的时钟倍增电路，其特征在于环形振荡器包括奇数倒相级。
利用这种结构，环形振荡器包括奇数级，以致不必使用在VCO使用的情况下所需要的振荡频率控制电压范围(动态范围)。这就容易地减小了电路的电压。
根据本发明第三方面的时钟倍增电路是一种根据第一或第二方面的时钟倍增电路，其特征在于：与所述参考时钟的每半个周期的反相同步，所述倍增时钟计数器开始对倍增计数值进行计数。
利用这种结构，与参考时钟的每半个周期的反相同步，产生倍增时钟的计数被启动。因此不使用相位比较器就能够对准倍增时钟的相位和参考时钟的相位。
根据本发明第四方面的时钟倍增电路是一种根据第一到第四方面的任一种的时钟倍增电路，所述时钟倍增电路还包括开锁检测电路，其特征在于：每次所述倍增时钟计数器对所述倍增计数值进行计数时，产生一个计数结束脉冲，并且在所述参考时钟的周期内所述计数结束脉冲未被检测到的情况下，所述开锁检测电路确定一个开锁的检测，以及根据所述开锁的检测来重新启动所述环形振荡器。
利用这种结构，在参考时钟的周期内未检测到计数结束脉冲的情况下通过确定开锁的检测，能够检测到由于环形振荡器关闭而未获得倍增时钟的情况。通过根据开锁的检测的确定重新启动环形振荡器，能够自动地复位时钟倍增电路的操作。
附图说明
图1示出了根据本发明一实施例的时钟倍增电路的结构方框图；
图2示出了连接了奇数倒相级的环形振荡器的结构示例的电路图；
图3示出了连接了奇数倒相级的环形振荡器的操作的时序图；
图4示出了根据本发明一实施例的时钟倍增电路的操作的时序图；
图5示出了使用PLL的现有技术时钟倍增电路的结构的方框图；
图6示出了在输出频率的操作开始时，使用PLL的现有技术时钟倍增电路的输出频率中的转变。
具体实施方式
参考附图将描述本发明的一个实施例。
图1示出了根据本发明一实施例的时钟倍增电路的结构方框图。在图1中，数字101表示参考时钟，102表示倍增时钟输出，103表示倍增因数输入，104表示开锁检测输出，111表示环形振荡器，112表示参考时钟计数器，113表示倍增因数设置电路，114表示倍增时钟计数器，115表示开锁检测电路，以及116表示复位电路。
环形振荡器111是一种对具有充分大于参考时钟和倍增时钟的频率的时钟进行振荡的电路。环形振荡器111不需要高精度，以致通过连接奇数倒相级就能够被容易地实现。图2示出了连接了奇数倒相级的环形振荡器的结构示例的电路图。在图2中，数字201表示复位信号，202表示复位脉冲S4，211和212到215表示倒相级，216表示开始脉冲应用电路，以及217表示或电路。
图3示出了图2所示的环形振荡器111的操作的时序图。如图3所示，反相器211的输出被固定为低，使得当复位信号被输入时暂停环形振荡器的操作。
当复位信号201驱动为低时，在由奇数倒相级的延迟时间确定的振荡频率，环形振荡器111开始它的操作。如果在奇数倒相级的输入/输出已经达到一个中间电势的情况下假定振荡器暂停，返回脉冲S4经由或电路218被提供给起始脉冲应用电路216，以重新启动环形振荡器111。
图4示出了上述结构的时钟倍增电路的操作的时序图。将参考图1到4来描述本发明的时钟倍增电路的操作。为了简化描述，假定环形振荡器111的振荡频率f1大约是20MHz，参考时钟101的频率f0是1MHz，倍增时钟102的频率f2是2MHz，倍增因数N等于2。
在参考时钟计数器112中，通过使用环形振荡器111的输出时钟来对参考时钟101进行采样，并且对高达参考时钟101的反相的采样脉冲进行计数，以获得等于10的参考时钟101的半周期的采样值M。
在采样操作中，为了避免不测事件，与环形振荡器111的输出时钟同步抓住参考时钟101的变化点。例如，在环形振荡器111的输出时钟的下降边抓住参考时钟101的变化点，并且在它的上升边对参考时钟计数器112进行操作。
倍增因数设置电路113根据等于10的参考时钟101的半周期的采样值M以及由倍增因数的输入给出的倍增因数N＝2，计算倍增计数值M/N＝5。在任何时候将倍增计数值M/N的最后值输入到倍增时钟计数器114。
倍增时钟计数器114用环形振荡器111的输出时钟f1对参考时钟101进行采样，以便抓住参考时钟101被反相处的变化点，并且从变化点开始计算输出时钟f1，并在每次计算达到倍增计数值M/N时反相输出，从而产生具有是参考时钟半周期的1/N的半周期的倍增时钟102，即，频率f2是参考时钟的频率f1的N倍。
在采样操作中，与参考时钟计数器112的情况相同，为了避免不测事件，与环形振荡器111的输出时钟同步抓住参考时钟101的变化点。例如，在环形振荡器111的输出时钟下降沿抓住参考时钟101的变化点，并且在它的上升沿操作倍增时钟计数器114。
将参考时钟101的每个周期中输出的脉冲S1提供给开锁检测电路115。从倍增时钟计数器114，将计数结束脉冲S2提供给开锁检测电路115，其中所述计数结束脉冲S2表示计数完成直到倍增计数值M/N。在每个参考时钟没有产生计数结束脉冲的情况下，这种情况被检测为开锁。
开锁检测电路115包括，例如，由脉冲S1设置和由计数结束脉冲S2复位的触发器。在当输出脉冲时设置触发器的情况中，这种现象被容易地检测为开锁。
响应开锁检测电路115的输出中的变化，复位电路116产生一个复位脉冲S4，并将该复位脉冲S4提供给环形振荡器111，以重新启动环形振荡器111。在由于环形振荡器的关闭而导致开锁的情况下，能够复位时钟倍增电路。
在上面的操作中，参考时钟计数器112使用环形振荡器111的输出时钟，以抓住参考时钟101的变化点，以便获取半周期采样值M。倍增时钟计数器114使用环形振荡器111的相同输出时钟，以计数直到倍增计数值M/N。即使在环形振荡器111的振荡频率变化的情况中，也会自动执行根据变化的校正。
将参考图4来描述这种操作。在时间t1，获得采样值M＝10。倍增计数值M/N＝5被计算。以环形振荡器的输出时钟f1的每五个脉冲对倍增时钟102(f2)进行反相。在时间t2，环形振荡器111的振荡频率f1改变并且获得采样值M＝7。因此倍增计数值M/N＝3被计算。以环形振荡器的输出时钟f1的每三个脉冲对倍增时钟102(f2)进行反相。最后半周期示出了包括相位误差的波形。
倍增时钟计数器114从参考时钟101的变化点开始，对环形振荡器的输出时钟f1进行计数，从而将所产生的倍增时钟102的相位与参考时钟101的相位进行对准。这种方法不是一种直接相位同步，以致每个倍增时钟脉冲的精度低于PLL的精度。然而，能够对准每个参考时钟周期的时间，并容易地产生一相位同步N-倍倍增时钟。
如上所述，根据本发明，通过在对倍增计数值进行计数的电路中产生一倍增时钟，去除了电路中的模拟器件。这就减小了电路中LSI芯片的大小，并且提供了不需要反馈环路的时钟倍增电路，从而获得一不受PLL中观察到的瞬时反应拘束的输出。
根据本发明，参考时钟的半周期的计数值是通过使用自由运行环形振荡器的输出时钟而获得的。倍增时钟是通过使用环形振荡器的相同输出时钟对倍增计数值进行计数而产生的。因此，即使在环形振荡器的振荡频率由于源电压或温度的变化而改变的情况下，也会自动地执行根据变化的校正。
根据本发明，环形振荡器包括奇数倒相级。所得电路设计比使用模拟器件的电路要容易，因此不必使用在使用VCO的情况中所需的振荡频率控制电压范围(动态范围)。这就容易地减小了电路的电压。
根据本发明，与参考时钟的每半周期的反相同步，启动产生一个倍增时钟的计数。因此能够不使用相位比较器就可以将倍增时钟的相位与参考时钟的相位对准。
根据本发明，通过在参考时钟的周期内未检测到计数结束脉冲的情况下确定一个解锁的检测，能够检测到由于环形振荡器关闭而未获得倍增时钟的这种情况。通过根据一个解锁的检测的确定来重新启动环形振荡器，能够自动地复位时钟倍增电路的操作。

Claims (4)

1.一种时钟倍增电路，其根据参考时钟输出具有外部给出的倍增因数的频率的倍增时钟，包括：
一环形振荡器，在充分大于所述倍增时钟频率的频率进行振荡；
一参考时钟计数器，通过环形振荡器的输出时钟来对参考时钟的采样输出进行计数，以获得参考时钟的半周期的计数值；以及
一倍增时钟计数器，在将通过用所述参考时钟的半周期的计数值除以所述倍增因数而获得的值定义为倍增计数值的情况中，每次由所述环形振荡器的输出时钟对所述倍增计数值进行计数时，对所述倍增时钟输出的输出进行反相。
2.根据权利要求1所述的时钟倍增电路，其中所述环形振荡器包括奇数倒相级。
3.根据权利要求1或2的任一项所述的时钟倍增电路，其中，与所述参考时钟的每半个周期的反相同步，所述倍增时钟计数器开始对倍增计数值进行计数。
4.根据权利要求1到3的任一项所述的时钟倍增电路，还包括：
一开锁检测电路；
其中，每次所述倍增时钟计数器对所述倍增计数值进行计数，就产生一个计数结束脉冲，并且在所述参考时钟的周期内所述计数结束脉冲未被检测到时，所述开锁检测电路确定一个开锁的检测，以及根据所述开锁的检测来重新启动所述环形振荡器。
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