CN101005277B - 数字时钟倍频器 - Google Patents

Abstract

用于增加输入时钟信号的输入频率的数字时钟倍频器(100)，包括接收输入时钟信号和高频数字信号的发生器(102)。所述发生器(102)通过将输入时钟信号的一个周期内的高频数字信号的周期数的计数(N_hf)除以预定乘法因数(MF)以产生输出时钟信号。该输出时钟信号具有预定的输出频率。

Description

数字时钟倍频器

技术领域

本申请主要涉及一种用于产生数字信号的频率发生器，特别是涉及一种增加输入时钟信号频率的数字时钟倍频器。 

背景技术

时钟倍频器广泛运用于集成电路。在传统上，锁相环(PLL)作为时钟倍频器使用以增加输入时针信号的频率。然而，PLL需要大量时间和设计的努力以确保其稳定性，以及耗费较大的硅面积并且常要求使用外部元件，导致增加成本。另外，因为PLL具有高的锁定时间，因此输入时钟信号的频率不能迅速改变。此外，PLL仅适合处理具有有限频率和占空比范围的输入时钟信号，并且单个PLL具有有限的倍增范围。 

由前述意见可知，一种廉价的可编程的数字时钟倍频器是值得期望的，该信频器具有低的锁定时间，宽的倍增范围并适合处理宽范围的输入频率和占空比。 

发明内容

本发明是一种用于增加输入时钟信号的输入频率的数字时钟倍频器。数字时钟倍频器包括接收输入时钟信号和高频数字信号的发生器。该发生器通过将输入时钟信号的一个周期内的高频数字信号的周期数的计数(N_hf)除以预定乘法因数(MF)来产生一个输出时钟信号。该输出时钟信号具有预定的输出频率。 

在本发明的一个实施例中，该发生器包括第一计数器、除法器、第一锁存器、第二计数器、比较器、信号沿发生器和输出时钟发生器。第一计数器接收输入时钟信号和高频数字信号，并产生计数N_hf。连接到第一计数器的除法器将所述计数N_hf除以预定乘法因数MF以确定在输出时钟信号的一个周期中高频数字信号的周期数(C)。第一锁存器被连接到除法器并存储所述周期数C的预定值。第二计数器接收高频数字信号并对其周期进行计数。连接至第一锁存器 和第二计数器的比较器将来自第二计数器的所计周期和存储在第一锁存器中的周期数C的预定值进行比较。连接到比较器的信号沿发生器用于当来自第二计数器的所计周期与存储在第一锁存器中的周期数C的预定值相等时产生脉冲信号。连接到信号沿发生器的输出时钟发生器接收脉冲信号并由此产生输出时钟信号。 

在本发明的另外一个实施例中，提供了一种用于产生输出时钟信号的方法。该方法包括接收输入时钟信号和高频数字信号，并产生在输入时钟信号的一个周期内的高频数字信号的周期数的计数(N_hf)。用该计数N_hf除以预定乘法因数(MF)以确定在输出时钟信号的一个周期中高频数字信号的周期数(C)。对于每个周期C产生一个信号沿。所产生的信号沿被组合起来以产生输出时钟信号。该输出时钟信号具有预定的输出频率。 

该数字时钟倍频器可以以集成电路或集成电路的一部分的形式实现。该实现不需要外部元件。此外，该实现仅需要硅的一小块面积。由于具有开环结构，该数字时钟倍频器本身就是稳定的，不需要很多时间和设计的努力来确保其稳定性。该数字时钟倍频器可以同任何具有范围在10-90％之间的占空比的输入时钟信号一起使用。此外，该数字时钟倍频器具有大约为输入时钟信号的12个周期的低锁定时间。因此，输入时钟信号的频率能迅速改变。该数字时钟倍频器产生的输出时钟信号具有很低的频率误差和抖动。另外，该数字时钟倍频器支持宽的倍增范围并能在所有COMS处理技术中实现。 

附图说明

结合附图，以下本发明的优选实施例的详述将更好地被理解。本发明以举例的方式阐明并不限于其附图，其中相同的附图标记表示相同的元件。 

图1是根据本发明的一个实施例的数字时钟倍频器的示意性结构图； 

图2是表示图1所示的数字时钟倍频器的输出时钟信号的时序特性的波形图； 

图3是表示图1所示的数字时钟倍频器的输出时钟信号的时序特性的另一个波形图；以及 

图4是描述根据本发明用于产生输出时钟信号的方法的流程图。 

具体实施方式

结合附图的以下详述旨在描述本发明当前优选的实施例，不是旨在代表实现本发明的唯一形式。需要理解的是，相同的或者等效的功能可由旨在包含本发明精神和范围的不同的实施例来完成。 

现在参考图1，所示为根据本发明的一个实施例的数字时钟倍频器100的结构图。该数字时钟倍频器100包括一个发生器102和一个模拟块104。具有时间周期T_{clk_in}的输入时钟信号“clk_in”输入该发生器102。发生器102接收输入时针信号clk_in和由模拟块104产生的高频数字信号“hf_clk”，并且将输入时钟信号clk_in的一个周期T_{clk_in}内的高频数字信号hf_clk的周期数的计数(N_hf)除以一个预定乘法因数(MF)，以产生一个具有预定输出频率f_out的输出时钟信号“clk_out”。该预定输出频率f_out基本上等于预定乘法因数MF和输入时钟信号clk_in的频率f_in的乘积。该预定输出频率f_out可以表示如下： 

$f_{\mathrm{out}}=\mathrm{MF}\×\frac{1}{T_{\mathrm{clk}\_\mathrm{in}}}---\left(1\right)$

f_out＝MF×f_in                        (2) 

模拟块104包括电流参考电路202、环形振荡器204和占空比校正器206。电流参考电路202产生具有稳定电流的信号，该信号作为输入提供给环形振荡器204。该环形振荡器204产生具有时间周期T_{hf_clk}的高频数字信号。在本发明的一个实施例中，该环形振荡器204包括具有三个反相级的流控振荡器(CCO)。采用CCO是因为与普通环形振荡器相比，其具有很好的电源抑制性。在本发明的一个实施例中，高频数字信号的频率大于一个预定阈值。该预定阈值基于输出时钟信号clk_out中的频率误差。通常，高频数字信号的频率越高，输出时钟信号clk_out中的频率误差就越低。在本发明的一个实施例中，高频数字信号的频率大约是一千兆赫。高频数字信号不要求具有百分之五十(50)的占空比。此外，其输出电压摆幅不需要轨道至轨道(rail to rail)。占空比校正器206连接到环形振荡器204并接收高频数字信号。占空比校正器206将高频数字信号的占空比调整至大约50％(+/-大约5％)并使输出电压摆幅轨道至轨道(rail torail)。然后，被修正的高频数字信号“hf_clk”从模拟块104输出并输入至发生器102。虽然在这个实施例中该环形振荡器204被用于产生高频数字信号，但是根据芯片上的利用率，也可以使用其它的信号源，如LC振荡器和锁相环(PLL)，但不限于此，以产生高频数字信号。 

发生器102包括第一计数器208，除法器210，第一锁存器212，第二计数器214，比较器216，信号沿发生器218，输出时钟发生器220，分频器222，和多路复用器224。高频数字信号hf_clk被提供给第一计数器208和第二计数器214。 

第一计数器208接收输入时钟信号clk_in和高频数字信号hf_clk，并产生计数N_hf。更具体的是，第一计数器208对在输入时钟信号clk_in的一个时钟周期或周期T_{hf_clk}中高频数字信号hf_clk的脉冲数进行计数。也就是说，第一计数器208依照T_{hf_clk}测量T_{clk_in}。计数N_hf可以表示如下： 

$N_{\mathrm{hf}}=\frac{T_{\mathrm{clk}\_\mathrm{in}}}{T_{\mathrm{hf}\_\mathrm{clk}}}---\left(3\right)$

该计数N_hf被锁存在带有第二锁存器(未示出)的第一计数器208中，并且在输入时钟信号clk_in的一个时钟周期内以预定的间隔被周期性地更新。该预定的间隔基于电压和温度(VT)变化。也就是说，对于因VT变化而在高频时钟信号hf_clk的频率中出现的改变，该计数N_hf被更新。因为输入时钟信号clk_in的频率是重复采样的，所以预定输出频率f_out随着VT的变化而改变不大。在本发明的一个示例性实施例中，预定间隔的持续时间大约为12，在该预定间隔后该计数N_hf被更新。然而，预定间隔的持续时间可以根据VT的变化而延长或缩短，这对本领域技术人员来说是很显然的。例如，如果VT变化频繁，则每个间隔的持续时间将缩短，以至于计数N_hf被更频繁地更新。然而，如果VT变化不频繁，那么每个间隔的持续时间将延长，从而计数N_hf不被频繁地更新。 

除法器210连接到第一计数器208并接收计数N_hf，并将锁存的计数N_hf除以预定乘法因数MF以确定在输出时钟信号clk_out的一个周期中高频数字信号hf_clk的周期数(C)。该计数N_hf除以预定乘法因数MF的除法确定了产生输出信号沿的间隔。在这个特定的实施例中，除法器210是一个10位的除法器。预定乘法因数MF的取值范围从128到1023。结果，数字时钟倍频器100具有大约128倍到大约1023倍于输入频率f_in的宽倍增范围。可以通过采用后置除法器来增加数字时钟倍频器100的倍增范围。在本发明的一个实施例中，当预定乘法因数MF小于一个预定阈值时，周期数C通过将计数N_hf除以两(2)倍的预定乘法因数MF、也就是2MF来确定。在这个特定的实施例中，由于计时的关系，为了将第二计数器214的长度限制在八位，则所述预定阈值为256。第二计数器214是一个同步计数器，其很难在一千兆赫兹下以高于八位运行。为了 将第二计数器214的长度降到八(8)位，首先，将最小MF限制到128，其次，由于MF大于128而小于256(128＜MF＜256)，因此在除法器210中用N_hf除以2MF，这样允许该除数达到一半并能被运行在一千兆赫兹下的八位计数器计数。2MF的使用导致双倍的所需输出频率。因此，除以2的阶段，在输出处采用分频器222以得到所需频率。因此，在这个特殊的实施例中，周期数C可如下表示： 

$C=\frac{N_{\mathrm{hf}}}{\mathrm{MF}\×2};$ 当MF＜256时    (4) 

$C=\frac{N_{\mathrm{hf}}}{\mathrm{MF}};$ 当MF≥256时    (5) 

为了减少输出频率f_out中的误差，当除法器210完成除法运算的余数(R)值大于0.5时，周期数C被增加1。采用上述技术，数字时钟倍频器100的倍增范围可被增加，即从2到1023。乘法因数被第二计数器214的长度所限制，其上限可计数到256，这样，对于任何小于256的乘法因数值，可以用NUM＊MF除N_hf，这样NUM＊MF≥256(NUM＝2^X)，然后用相同的因数NUM做一个后置除法以得到想要的输出频率。对于MF≥128，就实施除以2。对于MF＜128，即从2到127，则可在输出处使用附加的后置除法器以获得想要的频率。例如，如果想要2倍频，那么MF将按照2⁷＊2＝256被提供，并且在输出处除以128，以获得想要的频率2＊f_in。类似地，如果想要61倍频，那么MF将按照2²＊61＝264被提供，并且在输出处除以4，以获得想要的频率61＊f_in。以这种方式，2至127之间的任何乘法因数都可以获得。 

当确定周期数C时，除法器210用信号latch_en启动其连接的第一锁存器212。第一锁存器212存储周期数C的预定值。在这个特定的实施例中，第一锁存器212存储的值等于周期数C和周期数的一半C/2。 

第二计数器214从模拟块104接收高频数字信号hf_clk，并对其时钟周期数进行计数。 

比较器216连接到第二计数器214和第一锁存器212，并将来自第二计数器218的所计周期与存储在第一锁存器212中的周期数C的预定值进行比较，并且产生一个提供给信号沿发生器218的信号cmp_out。 

该信号沿发生器218被连接到比较器216，并接收信号cmp_out，并当来自第二计数器214的所计周期等于存储在第一锁存器212中的周期数C的预定值时产生脉冲信号。在这个特定的实施例中，每当来自第二计数器214的所计 周期数等于C/2和C时，信号沿发生器218就产生一个脉冲信号，所述C和C/2是储存在第一锁存器212中的周期数C的预定值。也就是说，当来自第二计数器214的所计周期数等于C/2和C时，信号沿“clk_edge”被产生。因此信号沿发生器218分别产生与C/2和C相对应的两个脉冲信号。每个脉冲信号具有的周期与高频数字信号hf_clk的一个周期相等。该脉冲信号作为输入被提供给输出时针发生器220。 

输出时钟发生器220被连接到信号沿发生器218，接收脉冲信号，并由此产生输出时钟信号clk_out。特别的是，该输出时钟发生器220用一个AND逻辑功能将信号沿发生器218产生的脉冲信号或信号沿结合起来，以产生输出时钟信号clk_out。当接收与周期数C相对应的脉冲信号时，输出时钟发生器220发送复位信号“reset”，以将第二计数器214复位，然后第二计数器214再从零开始计数。输出时钟发生器220被clk_out_ready信号触发，考虑到电流参考202和占空比校正器206的启动时间，clk_out_ready信号在预定的输入时钟周期数之后产生。当clk_out_ready信号置为ON时，输出时钟发生器220产生输出时钟信号clk_out。在clk_out_ready信号为ON期间，输出时钟信号clk_out持续发生。 

在本发明的一个实施例中，来自输出时钟发生器220的输出时钟信号clk_out作为输入被提供给分频器222，并作为第一输入提供给多路复用器224。分频器222被连接到输出时钟发生器220，接收输出时钟信号clk_out，并将输出时钟信号clk_out的输出频率除以2。然后具有半频的输出时钟信号clk_out作为第二输入被提供给多路复用器224。多路复用器224被连接到输出时钟发生器220和分频器222，并接收第一和第二输入，并基于预定乘法因数MF选择具有预定输出频率f_out的输出时钟信号clk_out。特别的是，当预定乘法因数MF小于预定阈值时，多路复用器224选择来自分频器222的输入，而当预定乘法因数MF大于或等于预定阈值时，选择来自输出时钟发生器220的输入。所选择的输入信号作为输出信号由多路复用器224生成。 

为了产生输出时钟信号clk_out，在输入时钟信号clk_in的每个时钟周期中重复前述的过程。在本发明的一个实施例中，第二计数器214采用预分级(pre-scalar)技术以在高频运行。预分级具有两位长度，以及第二级有六位长度且以高频数字信号hf_clk(大约1千兆赫兹兹)的频率运行。 

对于本领域技术人员来说应当理解的是，该数字时钟倍频器100能通过存储与所希望的占空比相对应的计数值来改变输入时钟信号clk_in的占空比。然后生成与该计数值相对应的信号沿。这些信号沿被组合起来以产生具有所希望的占空比的输出时钟信号clk_out。例如，在当前实施例中，当信号沿在每个C/2计数值之后以相等的间隔被产生时，输出时钟信号clk_out具有接近百分之五十(50)的占空比。 

现在参考图2，示出了表示根据图1的时钟倍频器100的输出时钟信号clk_out的时序图。在图2中，输入时钟信号clk_in具有32千赫兹(kHZ)的输入频率f_{clk_in}，并且该频率乘以值为128的预定乘法因数MF。通过分别组合波形clk_out_1_by_2x和clk_out_1_by_x在C/2和C处的信号沿，产生输出时钟信号clk_out。输出时钟信号clk_out具有值为4.0955兆赫兹(MHZ)的输出频率f_out，其大约是输入频率f_{clk_in}的128倍。可见，当clk_out_ready信号置为ON时，该输出时钟信号clk_out被产生，并在clk_out_ready信号为ON期间持续发生。 

现在参考图3，示出了表示根据图1的时钟倍频器100的输出时钟信号clk_out的另一个时序图。在图3中，输入时钟信号clk in具有32KHZ的输入频率f_{clk_in}，并且该频率乘以值为1023的预定乘法因数MF。通过分别组合波形clk_out_1_by_2x和clk_out_1_by_x在C/2和C处的信号沿，产生输出时钟信号clk_out。输出时钟信号clk_out具有值为32.115MHZ的输出频率f_out，其大约是输入频率f_{clk_in}的1023倍。可见，当clk_out_ready信号置为ON时，该输出时钟信号clk_out被产生，并在clk_out_ready信号为ON期间持续发生。 

现在参考图4，示出了描述根据本发明的用于产生输出时钟信号的方法的流程图。在该方法中，在步骤402输入时钟信号clk_in和高频数字信号hf_clk被接收。在步骤404，在输入时钟信号clk_in的一个周期中高频数字信号hf_clk的周期数的计数(N_hf)被产生。在步骤406，该计数N_hf可以被存储，并在输入时钟信号clk_in的一个时钟周期中以预定的间隔被更新。在步骤408，计数N_hf除以预定乘法因数(MF)，以确定在输出时钟信号clk_out的一个周期中高频数字信号hf_clk的周期数(C)。也就是说，计数N_hf除以预定乘法因数MF，以确定产生输出信号沿的间隔。于是，在步骤410对于每个周期C产生一个信号沿。在步骤412，所产生的信号沿被组合以产生输出时钟信号clk_out。输出时 钟信号dk_out具有预定输出频率f_out，该频率基本上等于预定乘法因数MF和输入时钟信号clk_in的频率f_in的乘积。 

为了减少输出频率f_out的误差，逻辑步骤414确定在步骤408中计数N_hf除以预定乘法因数MF时的余数(R)是否大于0.5，如果该余数R大于0.5，就在步骤416使周期数C加一(1)。否则舍弃余数R，并且针对在步骤408所确定的每一个周期C，在步骤410产生一个信号沿。 

尽管本发明的各种实旋例已被阐明和描述，但很清楚的是，本发明并不仅限于这些实施例。不脱离如权利要求中所述的本发明精神和范围的各种修改、改变、变化、替换和变换对于要领域技术人员来说都是显而易见的。 

Claims (13)

1.一种用于增加输入时钟信号的输入频率的数字时钟倍频器，所述数字时钟倍频器包括：

发生器，其接收输入时钟信号和高频数字信号，并将所述输入时钟信号的一个周期内的高频数字信号的周期数的计数N_hf除以预定乘法因数MF，以产生具有预定输出频率的输出时钟信号，其中所述发生器包括：

第一计数器，接收所述输入时钟信号和所述高频数字信号并产生所述计数N_hf；

连接到所述第一计数器的除法器，将所述计数N_hf除以预定乘法因数MF，以确定在所述输出时钟信号的一个周期内所述高频数字信号的周期数C；

连接到所述除法器的第一锁存器，存储所述周期数C的预定值；

第二计数器，接收所述高频数字信号并对其周期进行计数；

连接至第二计数器和第一锁存器的比较器，其将来自所述第二计数器的所计周期与存储在第一锁存器中的周期数C的预定值进行比较；

连接到所述比较器的信号沿发生器，用于当来自所述第二计数器的所计周期等于存储在第一锁存器中的周期数C的预定值时产生脉冲信号；以及

连接到所述信号沿发生器的输出时钟发生器，用于接收所述脉冲信号并由此产生输出时钟信号，和

其中所述第一锁存器存储的值等于周期数C和周期数的一半C/2。

2.权利要求1的所述数字时钟倍频器，其中所述预定乘法因数具有范围从2至1023的值。

3.权利要求1的所述数字时钟倍频器，其中当来自所述第二计数器的所计周期等于周期数C和周期数的一半C/2时，所述输出时钟发生器将所产生的脉冲信号组合起来以产生所述输出时钟信号。

4.权利要求1的所述数字时钟倍频器，其中所述发生器还包括连接到所述输出时钟发生器的分频器，其用于将输出时钟信号的输出频率除以2。

5.权利要求4的所述数字时钟倍频器，其中所述发生器还包括连接到所述输出时钟发生器和所述分频器的多路复用器，用于基于所述预定乘法因数选择具有预定输出频率的输出时钟信号。

6.权利要求1的所述数字时钟倍频器，其中当所述除法器执行除法运算的余数R的值大于0.5时，所述除法器使所述周期数C递增。

7.权利要求1的所述数字时钟倍频器，其中在所述输入时钟信号的一个时钟周期内所述计数N_hf以预定的间隔被更新。

8.权利要求7的所述数字时钟倍频器，其中所述预定的间隔基于电压和温度VT变化。

9.一种用于增加输入时钟信号的输入频率的数字时钟倍频器，所述数字时钟倍频器包括：

发生器，其接收输入时钟信号和高频数字信号，并将在所述输入时钟信号的一个周期内的高频数字信号的周期数的计数N_hf除以预定乘法因数MF，以产生具有预定输出频率的输出时钟信号，其中所发生器包括：

第一计数器，接收所述输入时钟信号和所述高频数字信号，并产生所述计数N_hf；

连接到所述第一计数器的除法器，将所述计数N_hf除以预定乘法因数，以确定在所述输入时钟信号的一个周期内所述高频数字信号的周期数C；

连接到所述除法器的第一锁存器，存储所述周期数的预定值C和C/2；

第二计数器，接收所述高频数字信号并时其周期进行计数；

连接至第一锁存器和第二计数器的比较器，其将来自所述第二计数器的所计周期与存储在第一锁存器中的周期数C的预定值进行比较；

连接到所述比较器的信号沿发生器，用于当来自所述第二计数器的所计周期等于存储在第一锁存器中的周期数的预定值C和C/2时产生脉冲信号；以及

连接到所述信号沿发生器的输出时钟发生器，用于接收所述脉冲信号并由此产生输出时钟信号。

10.权利要求9的所述数字时钟倍频器，其中所述预定乘法因数MF具有范围从2至1023的值。

11.权利要求9的所述数字时钟倍频器，其中在所述输入时钟信号的一个时钟周期内所述计数N_hf以预定的间隔被更新。

12.用于产生输出时钟信号的方法，该方法包括：

接收输入时钟信号和高频数字信号；

产生在所述输入时钟信号的一个周期内的所述高频数字信号的周期数的计数N_hf；

用所述计数N_hf除以预定乘法因数MF，以确定在所述输出时钟信号的一个周期内所述高频数字信号的周期数C；

针对在C和C/2的每个周期产生一个信号沿；

将所产生的信号沿组合起来以产生具有预定输出频率的输出时钟信号；

当除法中的余数R的值大于0.5时，使周期数C递增；和

锁存所述计数N_hf。

13.权利要求12的所述用于产生输出时钟信号的方法，还包括在所述输入时钟信号的一个时钟周期内以预定的间隔更新所述计数N_hf。

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