JPH1028048A - パルス幅計測用カウンタ回路 - Google Patents
パルス幅計測用カウンタ回路Info
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- JPH1028048A JPH1028048A JP18106696A JP18106696A JPH1028048A JP H1028048 A JPH1028048 A JP H1028048A JP 18106696 A JP18106696 A JP 18106696A JP 18106696 A JP18106696 A JP 18106696A JP H1028048 A JPH1028048 A JP H1028048A
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Abstract
(57)【要約】
【課題】自身のクロック端子ＣＫへの入力周波数を１／
２に分周出力するＤ型フリップフロップ（ＤＦＦ）２〜
４の縦続接続回路を持ち、サンプリングクロック２２を
被測定パルス２１の例えばＨの期間に計数して、ビット
計数出力Ｃ０〜Ｃ３から前記期間（パルス幅）を計測す
るカウンタ回路で、サンプリングクロック２２の周波数
を上げずにクロック２２の１クロック周期分であった計
測精度を倍に高める。 【解決手段】前記ＤＦＦと同じ分周機能を持つ初段のＤ
ＦＦを１１，１２の２つに分け、ＤＦＦ１１はクロック
２２の立ち上がりで、ＤＦＦ１２はクロック２２の立ち
下がりで、夫々動作するようにし、ＤＦＦ１１，１２の
各出力ＱをＥＸＯＲゲート１３で合成し、クロック２２
と同周波数のクロック出力を得て０ビット目の計数出力
Ｃ０にすると共に２段目のＤＦＦ２に与える。この回路
ではＤＦＦ１１，１２の何れか一方を停止すれば従来の
計測精度も選択できる。
２に分周出力するＤ型フリップフロップ（ＤＦＦ）２〜
４の縦続接続回路を持ち、サンプリングクロック２２を
被測定パルス２１の例えばＨの期間に計数して、ビット
計数出力Ｃ０〜Ｃ３から前記期間（パルス幅）を計測す
るカウンタ回路で、サンプリングクロック２２の周波数
を上げずにクロック２２の１クロック周期分であった計
測精度を倍に高める。 【解決手段】前記ＤＦＦと同じ分周機能を持つ初段のＤ
ＦＦを１１，１２の２つに分け、ＤＦＦ１１はクロック
２２の立ち上がりで、ＤＦＦ１２はクロック２２の立ち
下がりで、夫々動作するようにし、ＤＦＦ１１，１２の
各出力ＱをＥＸＯＲゲート１３で合成し、クロック２２
と同周波数のクロック出力を得て０ビット目の計数出力
Ｃ０にすると共に２段目のＤＦＦ２に与える。この回路
ではＤＦＦ１１，１２の何れか一方を停止すれば従来の
計測精度も選択できる。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば電池を電源
とし、プラント内の流量，圧力などの測定量をパルスの
周波数として出力する発振器などに用いられる回路であ
って、このパルスのような被測定パルスのパルス幅をカ
ウンタによって計測するパルス幅計測用カウンタ回路、
特にパルス幅の計測精度を高めながら、電源の電力消費
を抑制できるようにしたパルス幅計測用カウンタ回路に
関する。
とし、プラント内の流量，圧力などの測定量をパルスの
周波数として出力する発振器などに用いられる回路であ
って、このパルスのような被測定パルスのパルス幅をカ
ウンタによって計測するパルス幅計測用カウンタ回路、
特にパルス幅の計測精度を高めながら、電源の電力消費
を抑制できるようにしたパルス幅計測用カウンタ回路に
関する。
【０００２】なお以下各図において同一の符号は同一も
しくは相当部分を示す。
しくは相当部分を示す。
【０００３】
【従来の技術】図６は従来のこの種のパルス幅計測用カ
ウンタの構成例を示す。同図において１〜４は全体とし
て２進４桁（４ビット）のカウンタを形成するＤ型フリ
ップフロップ（ＤＦＦとも略記する）で、ＤＦＦ１は０
ビット目（最下位桁）のカウンタ出力Ｃ０，ＤＦＦ２は
１ビット目のカウンタ出力Ｃ１，ＤＦＦ３は２ビット目
のカウンタ出力Ｃ２，ＤＦＦ４は３ビット目のカウンタ
出力Ｃ３を夫々出力端子Ｑから出力する。
ウンタの構成例を示す。同図において１〜４は全体とし
て２進４桁（４ビット）のカウンタを形成するＤ型フリ
ップフロップ（ＤＦＦとも略記する）で、ＤＦＦ１は０
ビット目（最下位桁）のカウンタ出力Ｃ０，ＤＦＦ２は
１ビット目のカウンタ出力Ｃ１，ＤＦＦ３は２ビット目
のカウンタ出力Ｃ２，ＤＦＦ４は３ビット目のカウンタ
出力Ｃ３を夫々出力端子Ｑから出力する。
【０００４】ここで各ＤＦＦ１〜４の反転出力端子ＱＮ
は、夫々当該のＤＦＦ１〜４のデータ入力端子Ｄに接続
されている。そして初段のＤＦＦ１のクロック端子ＣＫ
には、被測定パルス２１のパルス幅を計測するための、
被測定パルス２１より充分高い所定の周波数のサンプリ
ングクロック２２が入力されており、ＤＦＦ２〜４のク
ロック端子ＣＫには、夫々前段のＤＦＦ１〜３の反転出
力端子ＱＮの出力信号が入力されている。このようにし
て各ＤＦＦ１〜４は順次、夫々自身のクロック端子ＣＫ
への入力信号の周波数を１／２に分周して出力するよう
に構成されている。
は、夫々当該のＤＦＦ１〜４のデータ入力端子Ｄに接続
されている。そして初段のＤＦＦ１のクロック端子ＣＫ
には、被測定パルス２１のパルス幅を計測するための、
被測定パルス２１より充分高い所定の周波数のサンプリ
ングクロック２２が入力されており、ＤＦＦ２〜４のク
ロック端子ＣＫには、夫々前段のＤＦＦ１〜３の反転出
力端子ＱＮの出力信号が入力されている。このようにし
て各ＤＦＦ１〜４は順次、夫々自身のクロック端子ＣＫ
への入力信号の周波数を１／２に分周して出力するよう
に構成されている。
【０００５】またＤＦＦ１のみはイネーブル端子Ｅを持
ち、この端子Ｅが被測定パルス２１の到来によってイネ
ーブル（この例ではＨレベル）に保たれている間のみ、
カウント動作を行う。また４つのＤＦＦ１〜４は共通の
リセット信号２３によってクリアされるように構成され
ている。図７は図６の動作説明用の波形図で、上から順
にリセット信号２３，被測定パルス２１，サンプリング
クロック２２，カウンタ出力Ｃ０〜Ｃ３の夫々の波形を
示す。次に図６を参照しつつ図７の動作を述べる。
ち、この端子Ｅが被測定パルス２１の到来によってイネ
ーブル（この例ではＨレベル）に保たれている間のみ、
カウント動作を行う。また４つのＤＦＦ１〜４は共通の
リセット信号２３によってクリアされるように構成され
ている。図７は図６の動作説明用の波形図で、上から順
にリセット信号２３，被測定パルス２１，サンプリング
クロック２２，カウンタ出力Ｃ０〜Ｃ３の夫々の波形を
示す。次に図６を参照しつつ図７の動作を述べる。
【０００６】予めＬのリセット信号２３によって、各Ｄ
ＦＦ１〜４の出力Ｃ０〜Ｃ３はＬにクリアされている。
サンプリングクロック２２は常時ＤＦＦ１に入力されて
おり、また時点ｔ１にはリセット信号２３がＨとなって
リセットが解除されるが、被測定パルス２１が入力され
ない間はＤＦＦ１のイネーブル端子ＥがＬのままなの
で、ＤＦＦ１の出力Ｑ（＝カウンタ出力Ｃ０）及び反転
出力ＱＮは変化せず、従ってＤＦＦ２〜４の出力Ｑ（＝
カウンタ出力Ｃ０〜Ｃ３）も変化しない。
ＦＦ１〜４の出力Ｃ０〜Ｃ３はＬにクリアされている。
サンプリングクロック２２は常時ＤＦＦ１に入力されて
おり、また時点ｔ１にはリセット信号２３がＨとなって
リセットが解除されるが、被測定パルス２１が入力され
ない間はＤＦＦ１のイネーブル端子ＥがＬのままなの
で、ＤＦＦ１の出力Ｑ（＝カウンタ出力Ｃ０）及び反転
出力ＱＮは変化せず、従ってＤＦＦ２〜４の出力Ｑ（＝
カウンタ出力Ｃ０〜Ｃ３）も変化しない。
【０００７】時点ｔ２にＤＦＦ１のイネーブル端子Ｅに
Ｈの被測定パルス２１が入力されると、ＤＦＦ１はクロ
ック端子ＣＫに入力するサンプリングクロック２２の立
ち上がりエッジ毎に自身の出力Ｃ０の値をＨ→Ｌ→Ｈ・
・（従って反転出力ＱＮの値をＬ→Ｈ→Ｌ・・）と交互
に反転する。これによりＤＦＦ１の反転出力ＱＮをクロ
ック端子ＣＫに入力する次段のＤＦＦ２は、ＤＦＦ１の
反転出力ＱＮの立ち上がりエッジ（従ってＤＦＦ１の出
力Ｃ０の立ち下がりエッジ）毎に（なおこのタイミング
はサンプリングクロック２２の立ち上がりのタイミング
に等しい）、その出力Ｃ１をＨ→Ｌ→Ｈ・・と交互に反
転する。
Ｈの被測定パルス２１が入力されると、ＤＦＦ１はクロ
ック端子ＣＫに入力するサンプリングクロック２２の立
ち上がりエッジ毎に自身の出力Ｃ０の値をＨ→Ｌ→Ｈ・
・（従って反転出力ＱＮの値をＬ→Ｈ→Ｌ・・）と交互
に反転する。これによりＤＦＦ１の反転出力ＱＮをクロ
ック端子ＣＫに入力する次段のＤＦＦ２は、ＤＦＦ１の
反転出力ＱＮの立ち上がりエッジ（従ってＤＦＦ１の出
力Ｃ０の立ち下がりエッジ）毎に（なおこのタイミング
はサンプリングクロック２２の立ち上がりのタイミング
に等しい）、その出力Ｃ１をＨ→Ｌ→Ｈ・・と交互に反
転する。
【０００８】このような動作がさらに順次ＤＦＦ３，４
に伝わり、被測定パルス２１がＬになる時点ｔｄまでサ
ンプリングクロック２２の立ち上がりエッジの数のカウ
ントが行われる。図７の例では被測定パルス２１がＨの
期間としてのパルス幅ＰＷ内でのサンプリングクロック
２２の立ち上がりエッジの数は５つであり、これは被測
定パルス２１がＬになった時点ｔｄにおいてカウンタ出
力Ｃ０，Ｃ１，Ｃ２，Ｃ３が示す２進出力値（０１０
１）2 （＝５）に等しい。
に伝わり、被測定パルス２１がＬになる時点ｔｄまでサ
ンプリングクロック２２の立ち上がりエッジの数のカウ
ントが行われる。図７の例では被測定パルス２１がＨの
期間としてのパルス幅ＰＷ内でのサンプリングクロック
２２の立ち上がりエッジの数は５つであり、これは被測
定パルス２１がＬになった時点ｔｄにおいてカウンタ出
力Ｃ０，Ｃ１，Ｃ２，Ｃ３が示す２進出力値（０１０
１）2 （＝５）に等しい。
【０００９】このように従来のパルス幅計測用カウンタ
回路ではサンプリングクロック２２の１クロック周期Ｔ
ｃ分の精度で被測定パルス２１の幅ＰＷを計測してい
る。
回路ではサンプリングクロック２２の１クロック周期Ｔ
ｃ分の精度で被測定パルス２１の幅ＰＷを計測してい
る。
【００１０】
【発明が解決しようとする課題】上述のように従来のパ
ルス幅計測用カウンタ回路ではサンプリングクロック２
２の１クロック周期Ｔｃ分の精度で被測定パルス２１の
幅ＰＷを計測する。計測の誤差を少なくし、計測精度を
高めるにはサンプリングクロック２２の周波数を上げる
という方法がある。しかしこの方法では回路全体の消費
電力が増加してしまい、特にこのカウンタ回路が電池を
電源とする場合には、その寿命を低下させるという問題
がある。
ルス幅計測用カウンタ回路ではサンプリングクロック２
２の１クロック周期Ｔｃ分の精度で被測定パルス２１の
幅ＰＷを計測する。計測の誤差を少なくし、計測精度を
高めるにはサンプリングクロック２２の周波数を上げる
という方法がある。しかしこの方法では回路全体の消費
電力が増加してしまい、特にこのカウンタ回路が電池を
電源とする場合には、その寿命を低下させるという問題
がある。
【００１１】そこで本発明はサンプリングクロック２２
の周波数を変えずに、サンプリングクロック２２の１／
２クロック周期の精度、つまり従来回路の倍の精度で被
測定パルス２１のパルス幅ＰＷを計測し得るパルス幅計
測用カウンタ回路を提供することを課題とする。
の周波数を変えずに、サンプリングクロック２２の１／
２クロック周期の精度、つまり従来回路の倍の精度で被
測定パルス２１のパルス幅ＰＷを計測し得るパルス幅計
測用カウンタ回路を提供することを課題とする。
【００１２】
【課題を解決するための手段】前記の課題を解決するた
めに請求項１のパルス幅計測用カウンタ回路では、被測
定パルス（２１）のＨ又はＬのいずれか所定の一方のレ
ベルの期間（パルス幅ＰＷの期間）にのみ作動し、この
期間の長さより充分短い所定の周期を持つ（自身のクロ
ック端子ＣＫへの）サンプリングクロック（２２）に同
期し、且つサンプリングクロックの周波数を１／２に分
周した信号を出力する初段の分周手段と、夫々前段の分
周手段の（自身のクロック端子ＣＫへの）出力信号に同
期し、且つこの出力信号の周波数を１／２に分周した信
号を出力する１又は複数の後段の分周手段（Ｄ型フリッ
プフロップ２〜４など）とを、順次、縦続に接続してな
り、前記の期間の終端での各分周手段の出力信号（カウ
ンタ出力Ｃ０，Ｃ１，Ｃ２，Ｃ３など）から被測定パル
スの前記の期間の長さとしてのパルス幅を計測するカウ
ンタ回路において、前記の初段の分周手段を、サンプリ
ングクロックの立ち上がりで作動する第１の初段分周手
段と、サンプリングクロックの立ち下がりで作動する第
２の初段分周手段との２つに分け、この２つの初段分周
手段の出力信号を合成して、サンプリングクロックに同
期し且つサンプリングクロックと同一の周波数の信号を
出力し、２つの初段分周手段の出力信号の一方が存在し
ないときは、存在する他方の出力信号に相当する信号を
出力する信号合成手段を介して前記後段の分周手段を、
順次、縦続に接続する。
めに請求項１のパルス幅計測用カウンタ回路では、被測
定パルス（２１）のＨ又はＬのいずれか所定の一方のレ
ベルの期間（パルス幅ＰＷの期間）にのみ作動し、この
期間の長さより充分短い所定の周期を持つ（自身のクロ
ック端子ＣＫへの）サンプリングクロック（２２）に同
期し、且つサンプリングクロックの周波数を１／２に分
周した信号を出力する初段の分周手段と、夫々前段の分
周手段の（自身のクロック端子ＣＫへの）出力信号に同
期し、且つこの出力信号の周波数を１／２に分周した信
号を出力する１又は複数の後段の分周手段（Ｄ型フリッ
プフロップ２〜４など）とを、順次、縦続に接続してな
り、前記の期間の終端での各分周手段の出力信号（カウ
ンタ出力Ｃ０，Ｃ１，Ｃ２，Ｃ３など）から被測定パル
スの前記の期間の長さとしてのパルス幅を計測するカウ
ンタ回路において、前記の初段の分周手段を、サンプリ
ングクロックの立ち上がりで作動する第１の初段分周手
段と、サンプリングクロックの立ち下がりで作動する第
２の初段分周手段との２つに分け、この２つの初段分周
手段の出力信号を合成して、サンプリングクロックに同
期し且つサンプリングクロックと同一の周波数の信号を
出力し、２つの初段分周手段の出力信号の一方が存在し
ないときは、存在する他方の出力信号に相当する信号を
出力する信号合成手段を介して前記後段の分周手段を、
順次、縦続に接続する。
【００１３】また請求項２のパルス幅計測用カウンタ回
路では、請求項１に記載のパルス幅計測用カウンタ回路
において、前記第１の初段分周手段がサンプリングクロ
ックの立ち上がりエッジで、また第２の初段分周手段が
サンプリングクロックの立ち下がりエッジで夫々、自身
の出力信号の（端子ＱＮなどからの）反転信号を自身の
（端子Ｄへの）データ入力としてラッチするＤ型フリッ
プフロップ回路（１１，１２）であり、前記信号合成手
段がゲート回路であるようにする。
路では、請求項１に記載のパルス幅計測用カウンタ回路
において、前記第１の初段分周手段がサンプリングクロ
ックの立ち上がりエッジで、また第２の初段分周手段が
サンプリングクロックの立ち下がりエッジで夫々、自身
の出力信号の（端子ＱＮなどからの）反転信号を自身の
（端子Ｄへの）データ入力としてラッチするＤ型フリッ
プフロップ回路（１１，１２）であり、前記信号合成手
段がゲート回路であるようにする。
【００１４】また請求項３のパルス幅計測用カウンタ回
路では、請求項２に記載のパルス幅計測用カウンタ回路
において、前記ゲート回路がＥＸＯＲゲート回路（１
３）であるようにする。また請求項４のパルス幅計測用
カウンタ回路では、請求項２に記載のパルス幅計測用カ
ウンタ回路において、前記第１及び（又は）第２の初段
分周手段が夫々、自身の出力信号又はその反転信号と、
被測定パルスとを入力して前記期間にのみ、自身のデー
タ入力とする前記反転信号を出力するゲート回路（ＥＸ
ＯＲゲート回路１４など）を備えたもの（Ｄ型フリップ
フロップ１０）であるようにする。
路では、請求項２に記載のパルス幅計測用カウンタ回路
において、前記ゲート回路がＥＸＯＲゲート回路（１
３）であるようにする。また請求項４のパルス幅計測用
カウンタ回路では、請求項２に記載のパルス幅計測用カ
ウンタ回路において、前記第１及び（又は）第２の初段
分周手段が夫々、自身の出力信号又はその反転信号と、
被測定パルスとを入力して前記期間にのみ、自身のデー
タ入力とする前記反転信号を出力するゲート回路（ＥＸ
ＯＲゲート回路１４など）を備えたもの（Ｄ型フリップ
フロップ１０）であるようにする。
【００１５】また請求項５のパルス幅計測用カウンタ回
路は、請求項１ないし４のいずれかに記載のパルス幅計
測用カウンタ回路において、前記第１，第２の初段分周
手段のいずれか一方の動作を選択信号（サンプリング精
度選択信号２４）に基づいて、停止させる手段（ＡＮＤ
ゲート１７など）を備えたものとする。
路は、請求項１ないし４のいずれかに記載のパルス幅計
測用カウンタ回路において、前記第１，第２の初段分周
手段のいずれか一方の動作を選択信号（サンプリング精
度選択信号２４）に基づいて、停止させる手段（ＡＮＤ
ゲート１７など）を備えたものとする。
【００１６】本発明の作用は次の如くである。即ち被測
定パルスの例えばＨのパルス幅の期間内にのみ作動する
カウンタ回路であって、夫々クロック入力信号の周波数
を１／２に分周する複数の分周回路を縦続接続してな
り、初段の分周回路にサンプリングクロックを入力して
前記のパルス幅を計測するカウンタ回路において、初段
の分周回路をサンプリングクロックの立ち上がりで作動
する第１の分周回路としてのフリップフロップ回路と、
サンプリングクロックの立ち下がりで作動する第２の分
周回路としてのフリップフロップ回路との２つに分け、
この２つの分周回路の出力信号を合成してサンプリング
クロックに同期し、且つサンプリングクロックと同一の
周波数の信号を出力し、この２つの分周回路の一方の動
作を停止させたときは、残った他方の分周回路の出力信
号（サンプリングクロックを分周した信号）を出力する
ＥＸＯＲゲート回路を介して後段の分周回路を、順次、
縦続に接続する。
定パルスの例えばＨのパルス幅の期間内にのみ作動する
カウンタ回路であって、夫々クロック入力信号の周波数
を１／２に分周する複数の分周回路を縦続接続してな
り、初段の分周回路にサンプリングクロックを入力して
前記のパルス幅を計測するカウンタ回路において、初段
の分周回路をサンプリングクロックの立ち上がりで作動
する第１の分周回路としてのフリップフロップ回路と、
サンプリングクロックの立ち下がりで作動する第２の分
周回路としてのフリップフロップ回路との２つに分け、
この２つの分周回路の出力信号を合成してサンプリング
クロックに同期し、且つサンプリングクロックと同一の
周波数の信号を出力し、この２つの分周回路の一方の動
作を停止させたときは、残った他方の分周回路の出力信
号（サンプリングクロックを分周した信号）を出力する
ＥＸＯＲゲート回路を介して後段の分周回路を、順次、
縦続に接続する。
【００１７】ところで上記した本発明のカウンタ回路を
使用した場合、計測精度が向上し、サンプリングの分解
能が上がる分、サンプリングクロック１周期あたりの、
カウンタのカウント数が倍増する。このためパルス幅計
測用カウンタ回路の分周回路の段数が一定の場合、パル
ス幅の計測可能な範囲は１ビット分減少することにな
る。つまり例えば１０００ｎｓのパルス幅を１周期１０
０ｎｓのクロックでカウントすると、カウンタの出力は
従来回路では１０カウントであったものが、本発明回路
では２０カウントになる。
使用した場合、計測精度が向上し、サンプリングの分解
能が上がる分、サンプリングクロック１周期あたりの、
カウンタのカウント数が倍増する。このためパルス幅計
測用カウンタ回路の分周回路の段数が一定の場合、パル
ス幅の計測可能な範囲は１ビット分減少することにな
る。つまり例えば１０００ｎｓのパルス幅を１周期１０
０ｎｓのクロックでカウントすると、カウンタの出力は
従来回路では１０カウントであったものが、本発明回路
では２０カウントになる。
【００１８】このため、サンプリング精度選択信号の入
力によって初段の分周回路の一方の動作を停止する回路
を付加し、計測精度が問題とならず、パルス幅の計測可
能な範囲を広げたい場合には、サンプリング精度を従来
並みに下げることが選択できるようにする。
力によって初段の分周回路の一方の動作を停止する回路
を付加し、計測精度が問題とならず、パルス幅の計測可
能な範囲を広げたい場合には、サンプリング精度を従来
並みに下げることが選択できるようにする。
【００１９】
【発明の実施の形態】次に図１ないし図５に基づいて本
発明の実施例を説明する。 （実施例１）図１は本発明の第１の実施例としてのパル
ス幅計測用カウンタ回路の構成を示す。図１は図６に対
し初段のＤＦＦ１の部分が、ＤＦＦ１と同構成で、被測
定パルス２１によってイネーブルとなり、且つサンプリ
ングクロック２２の立ち上がりで作動するＤＦＦ１１
と、同じく被測定パルス２１によってイネーブルとな
り、且つサンプリングクロック２２の立ち下がりで作動
するＤＦＦ１２と、ＤＦＦ１１及びＤＦＦ１２の夫々の
出力Ｑを入力とするＥＸＯＲゲート１３とに置き替わ
り、ＥＸＯＲゲート１３の出力がカウンタ出力Ｃ０とな
る共に、このカウンタ出力Ｃ０の反転出力がカウンタ回
路の２段目を構成するＤＦＦ２のクロック端子ＣＫに入
力されている。
発明の実施例を説明する。 （実施例１）図１は本発明の第１の実施例としてのパル
ス幅計測用カウンタ回路の構成を示す。図１は図６に対
し初段のＤＦＦ１の部分が、ＤＦＦ１と同構成で、被測
定パルス２１によってイネーブルとなり、且つサンプリ
ングクロック２２の立ち上がりで作動するＤＦＦ１１
と、同じく被測定パルス２１によってイネーブルとな
り、且つサンプリングクロック２２の立ち下がりで作動
するＤＦＦ１２と、ＤＦＦ１１及びＤＦＦ１２の夫々の
出力Ｑを入力とするＥＸＯＲゲート１３とに置き替わ
り、ＥＸＯＲゲート１３の出力がカウンタ出力Ｃ０とな
る共に、このカウンタ出力Ｃ０の反転出力がカウンタ回
路の２段目を構成するＤＦＦ２のクロック端子ＣＫに入
力されている。
【００２０】図３は図１の動作説明用の波形図で、上か
ら順にリセット信号２３，被測定パルス２１，サンプリ
ングクロック２２，ＥＸＯＲゲート１３の入力としての
ＤＦＦ１１の出力，同じくＥＸＯＲゲート１３の入力と
してのＤＦＦ１２の出力，ＥＸＯＲゲート１３の出力と
しての０ビット目のカウンタ出力Ｃ０，ＤＦＦ２の出力
としての１ビット目のカウンタ出力Ｃ１，ＤＦＦ３の出
力としての２ビット目のカウンタ出力Ｃ２，ＤＦＦ４の
出力としての３ビット目のカウンタ出力Ｃ３の夫々の波
形を示す。
ら順にリセット信号２３，被測定パルス２１，サンプリ
ングクロック２２，ＥＸＯＲゲート１３の入力としての
ＤＦＦ１１の出力，同じくＥＸＯＲゲート１３の入力と
してのＤＦＦ１２の出力，ＥＸＯＲゲート１３の出力と
しての０ビット目のカウンタ出力Ｃ０，ＤＦＦ２の出力
としての１ビット目のカウンタ出力Ｃ１，ＤＦＦ３の出
力としての２ビット目のカウンタ出力Ｃ２，ＤＦＦ４の
出力としての３ビット目のカウンタ出力Ｃ３の夫々の波
形を示す。
【００２１】この実施例でもカウンタ出力はＣ０〜Ｃ３
の４ビットであり、被測定パルス２１のＨの期間として
のパルス幅ＰＷをサンプリングクロック２２で測定する
ものとする。次に図１を参照しつつ図３の動作を述べ
る。予めＬのリセット信号２３によって、各ＤＦＦ１
１，１２，２〜４の出力はＬにクリアされている。これ
によりカウンタの出力Ｃ０〜Ｃ３は（００００）2 であ
る。
の４ビットであり、被測定パルス２１のＨの期間として
のパルス幅ＰＷをサンプリングクロック２２で測定する
ものとする。次に図１を参照しつつ図３の動作を述べ
る。予めＬのリセット信号２３によって、各ＤＦＦ１
１，１２，２〜４の出力はＬにクリアされている。これ
によりカウンタの出力Ｃ０〜Ｃ３は（００００）2 であ
る。
【００２２】サンプリングクロック２２は常時（又はサ
ンプリング開始の直前に）入力されており、また時点ｔ
１にはリセット信号２３がＨとなってリセットが解除さ
れるが、被測定パルス２１が入力されない間はＤＦＦ１
１，１２のイネーブル端子ＥがＬのままなので、ＤＦＦ
１１，１２の出力Ｑ（＝ＥＸＯＲゲート１３の入力）は
変化せず、従ってＥＸＯＲゲート１３の出力（＝カウン
タ出力Ｃ０）及びＤＦＦ２〜４の出力Ｑ（＝カウンタ出
力Ｃ１〜Ｃ３）も変化しない。
ンプリング開始の直前に）入力されており、また時点ｔ
１にはリセット信号２３がＨとなってリセットが解除さ
れるが、被測定パルス２１が入力されない間はＤＦＦ１
１，１２のイネーブル端子ＥがＬのままなので、ＤＦＦ
１１，１２の出力Ｑ（＝ＥＸＯＲゲート１３の入力）は
変化せず、従ってＥＸＯＲゲート１３の出力（＝カウン
タ出力Ｃ０）及びＤＦＦ２〜４の出力Ｑ（＝カウンタ出
力Ｃ１〜Ｃ３）も変化しない。
【００２３】時点ｔ２にＤＦＦ１１，１２のイネーブル
端子ＥにＨの被測定パルス２１が入力されると、以後、
時点ｔｄに被測定パルス２１がＬとなるまでＤＦＦ１
１，１２はラッチ動作を行う。この被測定パルス２１の
Ｈの期間（パルス幅ＰＷの期間）ＤＦＦ１１はクロック
端子ＣＫに入力するサンプリングクロック２２の立ち上
がりエッジ毎に自身の出力Ｑの値をＨ→Ｌ→Ｈ・・と交
互に反転する。同様に被測定パルス２１のＨの期間ＤＦ
Ｆ１２はクロック端子ＣＫに入力するサンプリングクロ
ック２２の立ち下がりエッジ毎に自身の出力Ｑの値をＨ
→Ｌ→Ｈ・・と交互に反転する。
端子ＥにＨの被測定パルス２１が入力されると、以後、
時点ｔｄに被測定パルス２１がＬとなるまでＤＦＦ１
１，１２はラッチ動作を行う。この被測定パルス２１の
Ｈの期間（パルス幅ＰＷの期間）ＤＦＦ１１はクロック
端子ＣＫに入力するサンプリングクロック２２の立ち上
がりエッジ毎に自身の出力Ｑの値をＨ→Ｌ→Ｈ・・と交
互に反転する。同様に被測定パルス２１のＨの期間ＤＦ
Ｆ１２はクロック端子ＣＫに入力するサンプリングクロ
ック２２の立ち下がりエッジ毎に自身の出力Ｑの値をＨ
→Ｌ→Ｈ・・と交互に反転する。
【００２４】この２つのＤＦＦ１１，１２の出力Ｑを入
力とするＥＸＯＲゲート１３の出力、つまり０ビット目
のカウンタ出力Ｃ０は被測定パルス２１がＨの期間だ
け、サンプリングクロック２２と同じタイミングに同じ
周波数で出力されるパルスとなる。このようにカウンタ
の最下位ビットＣ０の周波数は、図６の従来回路ではサ
ンプリングクロック２２の１／２の周波数であるが、本
発明の回路ではサンプリングクロック２２と同じ周波数
となり、このことから同じサンプリングクロックを用
い、倍の精度でパルス幅ＰＷを計測できることがわか
る。
力とするＥＸＯＲゲート１３の出力、つまり０ビット目
のカウンタ出力Ｃ０は被測定パルス２１がＨの期間だ
け、サンプリングクロック２２と同じタイミングに同じ
周波数で出力されるパルスとなる。このようにカウンタ
の最下位ビットＣ０の周波数は、図６の従来回路ではサ
ンプリングクロック２２の１／２の周波数であるが、本
発明の回路ではサンプリングクロック２２と同じ周波数
となり、このことから同じサンプリングクロックを用
い、倍の精度でパルス幅ＰＷを計測できることがわか
る。
【００２５】ＥＸＯＲゲート１３のパルス出力Ｃ０を受
けて、縦続接続されたＤＦＦ２，３，４は図６で述べた
と同様に、順次、自身のクロック端子ＣＫに入力する信
号を１／２に分周して出力する。この例では被測定パル
ス２１がＬになった時点ｔｄにおいて、カウンタ出力Ｃ
０，Ｃ１，Ｃ２，Ｃ３が示す２進出力値は（１０１０）
2 （＝１０）であり、これはパルス幅ＰＷ内に含まれる
サンプリングクロック２２の立ち上がりエッジと立ち下
がりエッジの数に等しく、パルス幅ＰＷを、サンプリン
グクロック２２の１クロック周期Ｔｃの１／２の期間の
精度で計測することになる。
けて、縦続接続されたＤＦＦ２，３，４は図６で述べた
と同様に、順次、自身のクロック端子ＣＫに入力する信
号を１／２に分周して出力する。この例では被測定パル
ス２１がＬになった時点ｔｄにおいて、カウンタ出力Ｃ
０，Ｃ１，Ｃ２，Ｃ３が示す２進出力値は（１０１０）
2 （＝１０）であり、これはパルス幅ＰＷ内に含まれる
サンプリングクロック２２の立ち上がりエッジと立ち下
がりエッジの数に等しく、パルス幅ＰＷを、サンプリン
グクロック２２の１クロック周期Ｔｃの１／２の期間の
精度で計測することになる。
【００２６】（実施例２）図２はＤＦＦ１１，１２のよ
うにイネーブル端子Ｅを持つフリップフロップを使用せ
ずに同等の機能を持つフリップフロップ回路を構成した
実施例である。同図においてはＤＦＦ１０の出力Ｑと被
測定パルス２１とを入力とするＥＸＯＲゲート１４の出
力を、ＤＦＦ１０のデータ入力端子Ｄへの入力とし、Ｄ
ＦＦ１１と同等の機能を得ている。
うにイネーブル端子Ｅを持つフリップフロップを使用せ
ずに同等の機能を持つフリップフロップ回路を構成した
実施例である。同図においてはＤＦＦ１０の出力Ｑと被
測定パルス２１とを入力とするＥＸＯＲゲート１４の出
力を、ＤＦＦ１０のデータ入力端子Ｄへの入力とし、Ｄ
ＦＦ１１と同等の機能を得ている。
【００２７】（実施例３）図４は図１の回路にサンプリ
ングの精度を選択するための回路を追加した実施例であ
る。図４においてはＤＦＦ１２のクリア端子ＣＬＲに与
える信号を、図１のように直接、リセット信号２３（の
反転信号）とせず、リセット信号２３とサンプリング精
度選択信号２４とを入力とする、ＡＮＤゲート１７の出
力（の反転信号）としている。
ングの精度を選択するための回路を追加した実施例であ
る。図４においてはＤＦＦ１２のクリア端子ＣＬＲに与
える信号を、図１のように直接、リセット信号２３（の
反転信号）とせず、リセット信号２３とサンプリング精
度選択信号２４とを入力とする、ＡＮＤゲート１７の出
力（の反転信号）としている。
【００２８】図４においてはサンプリング精度選択信号
２４がＨの場合は、リセット信号２３がＬ→Ｈと立ち上
がりＤＦＦ１１及びＤＦＦ２〜４のリセットが解除され
ると、ＡＮＤゲート１７の出力もＬ→Ｈに立ち上がり、
ＤＦＦ１２のリセットも解除され、以後、被測定パルス
２１の到来によって、図１と同様な従来例の倍のサンプ
リング精度でのパルス幅ＰＷの計測が行われる。
２４がＨの場合は、リセット信号２３がＬ→Ｈと立ち上
がりＤＦＦ１１及びＤＦＦ２〜４のリセットが解除され
ると、ＡＮＤゲート１７の出力もＬ→Ｈに立ち上がり、
ＤＦＦ１２のリセットも解除され、以後、被測定パルス
２１の到来によって、図１と同様な従来例の倍のサンプ
リング精度でのパルス幅ＰＷの計測が行われる。
【００２９】図５はサンプリング精度選択信号２４がＬ
の場合における、図４の動作を示す波形図であり、上か
ら順にリセット信号２３，被測定パルス２１，サンプリ
ングクロック２２，サンプリング精度選択信号２４，Ｅ
ＸＯＲゲート１３の入力としてのＤＦＦ１１の出力，同
じくＤＦＦ１２の出力，カウンタ出力Ｃ０，Ｃ１，Ｃ
２，Ｃ３の夫々の波形を示す。
の場合における、図４の動作を示す波形図であり、上か
ら順にリセット信号２３，被測定パルス２１，サンプリ
ングクロック２２，サンプリング精度選択信号２４，Ｅ
ＸＯＲゲート１３の入力としてのＤＦＦ１１の出力，同
じくＤＦＦ１２の出力，カウンタ出力Ｃ０，Ｃ１，Ｃ
２，Ｃ３の夫々の波形を示す。
【００３０】この場合、リセット信号２３がＬ→Ｈに立
ち上がっても、ＡＮＤゲート１７の出力は常にＬにな
り、ＤＦＦ１２は常にリセット状態にあり、その出力Ｑ
は常にＬである。Ｈの被測定パルス２１が入力されて、
そのパルス幅ＰＷの計測が開始されると、ＥＸＯＲゲー
ト１３の一方の入力は常にＬであるため、ＤＦＦ１１の
出力がそのままカウンタ出力Ｃ０となる。この時、ＤＦ
Ｆ１１の出力Ｑの周波数はサンプリングクロック２２の
周波数の１／２であるから、図７の波形図と比較しても
わかるように、この場合図４の回路は図６の回路と同様
の動作をする。
ち上がっても、ＡＮＤゲート１７の出力は常にＬにな
り、ＤＦＦ１２は常にリセット状態にあり、その出力Ｑ
は常にＬである。Ｈの被測定パルス２１が入力されて、
そのパルス幅ＰＷの計測が開始されると、ＥＸＯＲゲー
ト１３の一方の入力は常にＬであるため、ＤＦＦ１１の
出力がそのままカウンタ出力Ｃ０となる。この時、ＤＦ
Ｆ１１の出力Ｑの周波数はサンプリングクロック２２の
周波数の１／２であるから、図７の波形図と比較しても
わかるように、この場合図４の回路は図６の回路と同様
の動作をする。
【００３１】
【発明の効果】本発明によれば、サンプリングクロック
を使って被測定パルスの幅を計測するパルス幅計測用カ
ウンタ回路において、従来と同じ周波数のサンプリング
クロックを用いて、従来のクロック周期の１／２の期間
の精度で計測することができるようにしたため、回路全
体の消費電流の増加を抑制しながら（従って電源を電池
とした場合、その寿命を縮めることなく）計測精度を高
めることができる。
を使って被測定パルスの幅を計測するパルス幅計測用カ
ウンタ回路において、従来と同じ周波数のサンプリング
クロックを用いて、従来のクロック周期の１／２の期間
の精度で計測することができるようにしたため、回路全
体の消費電流の増加を抑制しながら（従って電源を電池
とした場合、その寿命を縮めることなく）計測精度を高
めることができる。
【００３２】またサンプリング精度選択信号２４を与え
るか否かによって、サンプリング精度を前記のように高
めるか、従来通りとするかを選択できるようにしたの
で、サンプリング精度が問題とならず、パルス幅の計測
可能な範囲を広げたい場合にも不都合なく、このカウン
タ回路を利用することができる。
るか否かによって、サンプリング精度を前記のように高
めるか、従来通りとするかを選択できるようにしたの
で、サンプリング精度が問題とならず、パルス幅の計測
可能な範囲を広げたい場合にも不都合なく、このカウン
タ回路を利用することができる。
【図１】本発明の一実施例としての構成を示す回路図
【図２】図１の初段のフリップフロップ回路の別の構成
の実施例を示す図
の実施例を示す図
【図３】図１の動作説明用の波形図
【図４】図１にサンプリング精度選択用の回路を付加し
た実施例を示す図
た実施例を示す図
【図５】図４の動作説明用の波形図
【図６】図１に対応する従来回路の構成例を示す図
【図７】図６の動作説明用の波形図
２ ２段目のＤ型フリップフロップ（ＤＦＦ） ３ ３段目のＤ型フリップフロップ（ＤＦＦ） ４ ４段目のＤ型フリップフロップ（ＤＦＦ） １０，１１，１２ 初段のＤ型フリップフロップ（Ｄ
ＦＦ） １３，１４ ＥＸＯＲゲート １７ ＡＮＤゲート Ｃ０ ０ビット目のカウンタ出力 Ｃ１ １ビット目のカウンタ出力 Ｃ２ ２ビット目のカウンタ出力 Ｃ３ ３ビット目のカウンタ出力 ２１ 被測定パルス ２２ サンプリングクロック ２３ リセット信号 ２４ サンプリング精度選択信号 ＰＷ パルス幅 Ｔｃ １クロック周期
ＦＦ） １３，１４ ＥＸＯＲゲート １７ ＡＮＤゲート Ｃ０ ０ビット目のカウンタ出力 Ｃ１ １ビット目のカウンタ出力 Ｃ２ ２ビット目のカウンタ出力 Ｃ３ ３ビット目のカウンタ出力 ２１ 被測定パルス ２２ サンプリングクロック ２３ リセット信号 ２４ サンプリング精度選択信号 ＰＷ パルス幅 Ｔｃ １クロック周期
Claims (5)
- 【請求項１】被測定パルスのＨ又はＬのいずれか所定の
一方のレベルの期間にのみ作動し、この期間の長さより
充分短い所定の周期を持つサンプリングクロックに同期
し、且つサンプリングクロックの周波数を１／２に分周
した信号を出力する初段の分周手段と、夫々前段の分周
手段の出力信号に同期し、且つこの出力信号の周波数を
１／２に分周した信号を出力する１又は複数の後段の分
周手段とを、順次、縦続に接続してなり、前記の期間の
終端での各分周手段の出力信号から被測定パルスの前記
の期間の長さとしてのパルス幅を計測するカウンタ回路
において、 前記初段の分周手段を、サンプリングクロックの立ち上
がりで作動する第１の初段分周手段と、サンプリングク
ロックの立ち下がりで作動する第２の初段分周手段との
２つに分け、この２つの初段分周手段の出力信号を合成
して、サンプリングクロックに同期し且つサンプリング
クロックと同一の周波数の信号を出力し、２つの初段分
周手段の出力信号の一方が存在しないときは、存在する
他方の出力信号に相当する信号を出力する信号合成手段
を介して前記後段の分周手段を、順次、縦続に接続した
ことを特徴とするパルス幅計測用カウンタ回路。 - 【請求項２】請求項１に記載のパルス幅計測用カウンタ
回路において、 前記第１の初段分周手段がサンプリングクロックの立ち
上がりエッジで、また第２の初段分周手段がサンプリン
グクロックの立ち下がりエッジで夫々、自身の出力信号
の反転信号を自身のデータ入力としてラッチするＤ型フ
リップフロップ回路であり、前記信号合成手段がゲート
回路であることを特徴とするパルス幅計測用カウンタ回
路。 - 【請求項３】請求項２に記載のパルス幅計測用カウンタ
回路において、 前記ゲート回路がＥＸＯＲゲート回路であることを特徴
とするパルス幅計測用カウンタ回路。 - 【請求項４】請求項２に記載のパルス幅計測用カウンタ
回路において、 前記第１及び（又は）第２の初段分周手段が夫々、自身
の出力信号又はその反転信号と、被測定パルスとを入力
して前記期間にのみ、自身のデータ入力とする前記反転
信号を出力するゲート回路を備えたものであることを特
徴とするパルス幅計測用カウンタ回路。 - 【請求項５】請求項１ないし４のいずれかに記載のパル
ス幅計測用カウンタ回路において、 前記第１，第２の初段分周手段のいずれか一方の動作を
選択信号に基づいて、停止させる手段を備えたことを特
徴とするパルス幅計測用カウンタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18106696A JPH1028048A (ja) | 1996-07-11 | 1996-07-11 | パルス幅計測用カウンタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18106696A JPH1028048A (ja) | 1996-07-11 | 1996-07-11 | パルス幅計測用カウンタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1028048A true JPH1028048A (ja) | 1998-01-27 |
Family
ID=16094207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18106696A Pending JPH1028048A (ja) | 1996-07-11 | 1996-07-11 | パルス幅計測用カウンタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1028048A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10419003B1 (en) | 2018-03-22 | 2019-09-17 | Samsung Electronics Co., Ltd. | Gray code generator |
| CN111490776A (zh) * | 2020-04-10 | 2020-08-04 | 南开大学深圳研究院 | 一种基于计数器占空比可调同步分频器 |
-
1996
- 1996-07-11 JP JP18106696A patent/JPH1028048A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10419003B1 (en) | 2018-03-22 | 2019-09-17 | Samsung Electronics Co., Ltd. | Gray code generator |
| CN111490776A (zh) * | 2020-04-10 | 2020-08-04 | 南开大学深圳研究院 | 一种基于计数器占空比可调同步分频器 |
| CN111490776B (zh) * | 2020-04-10 | 2023-08-11 | 南开大学深圳研究院 | 一种基于计数器占空比可调同步分频器 |
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