CN111490776B - 一种基于计数器占空比可调同步分频器 - Google Patents

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Abstract

本发明属于电路分频器技术领域，公开了一种基于计数器占空比可调同步分频器，所述分频器包括计数器、沿选择电路和同步采样电路；计数器为N位二进制计数器，包括N个分频D触发器，基于输入的同步基础时钟信号CLK分频生成多个成比例周期的方波信号；沿选择电路为多级占空比可调的与门和或门组成的电路，基于输入多个方波信号选择一个周期内所需要的基本输出信号；同步采样电路包括一个再采样控制D触发器，基于输入的基本输出信号进行再采样，以获取同步分频信号；综上采用N位计数器结构，使分频器在设计时无需预先设置电路的置位、复位信号，还使分频器电路中D触发器的使用数量被大大降低，进而降低了分频器的生产成本。

Description

一种基于计数器占空比可调同步分频器
技术领域
本发明属于电路分频器技术领域，具体涉及一种基于计数器占空比可调 同步分频器。
背景技术
在现有数字集成电路中，占空比可调同步分频器占有极其重要的地位， 它可以将时间树灵活预先设定，有利于系统正常有序地运作。
目前，现有的技术主要是循环桶形移位分频器，其电路结构如图1所示， 其中：CLK信号为最快的时钟信号，RDN<1:4>为低电平复位信号，SDN<1:4>为高电平置位信号，SHFT<n>为输出占空比可调的分频信号。且其工作原理为： 在开始循环前，通过置位信号和复位信号将需要的信号一次性预先设置；设 置完毕后，CLK时钟信号带动D触发器开始循环移位，即可以产生自己预先需要的降频占空比一定的时钟信号。
上述分频器的设计方法及原理均较为简单，但仍存在一定缺点：
在循环过程中需要较多的D触发器和预先设置线路的置位、复位信号； 具体表现为：一个N分频的信号需要N个带置位D触发器，而简单的传输门 式D触发器由4个传输门和4个与非门组成；当N的个数超过8个时，电路的门级数量将会增多，由此则会导致整体分频器的设计成本较高；
另外，由于分频器在设计时需要预先设置线路的置位、复位信号，则需 要分频系统提供额外的寄存器等控制电路，进而导致分频器设计成本的进一 步增加。
发明内容
鉴于此，本发明提供了一种基于计数器占空比可调同步分频器，以有效 解决上述背景技术中提出的现有分频器设计成本高的问题。
为实现上述目的，本发明提供如下技术方案：一种基于计数器占空比可 调同步分频器，所述分频器由计数器、沿选择电路和同步采样电路三个部分 组合而成，且每个部分中均包括晶体管器件，其中：
所述计数器为N位二进制计数器，包括N个分频D触发器，基于输入的 同步基础信号CLK分频生成多个成比例周期的方波信号，并将所述方波信号 传输至沿选择电路；
所述沿选择电路为多级占空比可调的与门和或门组成的逻辑电路，基于 输入的多个成比例周期的方波信号选择一个周期内所需要的基本输出信号， 并将所述基本输出信号传输至再采样电路；
所述同步采样电路包括一个再采样控制D触发器，基于输入的基本输出 信号进行再采样，以获取同步分频信号，并执行所述同步分频信号的输出。
优选的，所述方波信号的生成数量为2N个，其中N为任一正整数。
优选的，所述计数器为可控型N位二进制计数器，基于调控RDN低电平 复位信号以调整所述分频D触发器的分频数。
优选的，所述基本输出信号包括一个周期内所需要的占空比和高、低电 平相对位置信号。
优选的，所述晶体管器件包括NMOS、PMOS中的一种或多种。
优选的，所述晶体管器件为NMOS时，选用最小标准尺寸的NMOS；所述晶 体管器件为PMOS时，基于NMOS：PMOS＝1:3的标准选择PMOS。
本发明与现有技术相比，具有以下有益效果：
本发明的分频器能有效应用于降频倍数较大的集成电路中，具体采用N 位计数器结构，一方面使得分频器在设计时无需预先设置电路的置位、复位 信号，另一方面使得分频器电路中D触发器的使用数量被大大降低，综上则 有效降低了分频器的生产成本。并且，在本发明的分频器中对所有生成信号 执行再次采样，从而保证分频器能有效生成良好的同步信号。
附图说明
图1为现有技术中循环桶形移位分频器的电路结构示意图；
图2为本发明的结构框图；
图3为本发明中4位二进制计数器的电路结构示意图；
图4为本发明提供的一种16分频时沿选择电路选择生成的信号图；
图5为本发明中同步采样控制D触发器的电路结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行 清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而 不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做 出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
具体，参阅图2所示，本实施例中提出了一种基于计数器占空比可调同 步分频器，且该分频器包括计数器、沿选择电路和再采样电路三个部分；其 中：
计数器为N位二进制计数器，包括N个分频D触发器，基于输入的同步 基础信号CLK分频生成多个成比例周期的方波信号，并将方波信号传输至自 采样电路；
作为一可实施方式，对于计数器，优选的，方波信号的生成数量为2N个， 其中N为任一正整数。
作为一可实施方式，对于计数器，进一步的，计数器为可控型N位二进 制计数器，基于调控RDN低电平复位信号以调整分频D触发器的分频数。
沿选择电路为多级占空比可调的与门和或门组成的逻辑电路，基于输入 的N个成比例周期的方波信号选择一个周期内所需要的基本输出信号，并将 基本输出信号传输至同步采样电路；
作为一可实施方式，对于沿选择电路，优选的，基本输出信号包括一个 周期内所需要的占空比和高、低电平相对位置信号。
同步采样电路包括一个同步采样控制D触发器，基于输入的基本输出信 号进行再采样，以获取同步分频信号，并执行同步分频信号的输出。
综上，容易解释的，以4位16分频信号为例：
即可控型N位二进制计数器选用4位二进制计数器，且该计数器的电路 结构如图3所示：具体包括4个分频D触发器，在输入一基础时钟信号CLK 时，4个分频D触发器可同步生成16个分频信号，对应的此处的分频信号即 成比例周期的方波信号。
生成信号再送至多级占空比可调的沿选择电路中：具体，按设计需求选 择多种沿和占空比方波的高电平信号进行拼接或者截取，由此获得图5中所 示的PULSE信号图；并且基于该图示可知，该信号中的占空比为3/16，相对 高电平为10-12。
关于同步采样控制D触发器的电路结构设置，具体如图5所示；
另外，关于同步采样控制D触发器的设计原因为：不同占空比的分频信 号与相同占空比但相对位置不同的分频信号在经过第二级的与或门电路时， 由于信号经过门的扇数不一样会导致延时不一样，而延时不同在高速电路设 计当中，会影响系统校准电路结果，导致系统稳定性失衡；
由此，通过再采样的调节能有效保证所有的输出信号的上升沿是对齐的， 从而改善上述延时不一的问题；
此外在再采样过程中，还能解决在第二级信号经过与或门时出现的毛刺 及其他缺陷。
综上可知，本发明所提供的分频器在执行16分频时，仅需4+1个D触发 器和一些简单的与或门电路即可以实现，而背景技术中提出的传统循环桶形 移位分频器则需要16个D触发器；由此基于本发明，达到了大大降低电路中 D触发器使用数量的效果，进而降低分频器的设计成本。
作为进一步的优选实施方式，针对上述计数器、与或门电路和再采样电 路三个部分，均包括晶体管器件，且晶体管器件的参数选择如下：
晶体管器件包括NMOS、PMOS中的一种或多种；
晶体管器件为NMOS时，选用最小标准尺寸的NMOS；
晶体管器件为PMOS时，基于NMOS：PMOS＝1:3的标准选择PMOS。
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而 言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行 多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限 定。

Claims (6)

1.一种基于计数器占空比可调同步分频器，其特征在于，所述分频器由计数器、沿选择电路和同步采样电路三个部分组合而成，且每个部分中均包括晶体管器件，其中：
所述计数器为N位二进制计数器，包括N个分频D触发器，基于输入的同步基础信号CLK分频生成多个成比例周期的方波信号，每个分频D触发器的数据输入端、输出端连接于下一个分频D触发器的时钟输入端，该输出端将所述方波信号传输至沿选择电路；
所述沿选择电路为多级占空比可调的与门和或门组成的逻辑电路，基于输入的多个成比例周期的方波信号选择一个周期内所需要的基本输出信号，并将所述基本输出信号传输至再采样电路；
所述再采样电路包括一个再采样控制D触发器，基于输入的基本输出信号进行再采样，以获取同步分频信号，并执行所述同步分频信号的输出。
2.根据权利要求1所述的一种基于计数器占空比可调同步分频器，其特征在于：所述方波信号的生成数量为2N个，其中N为任一正整数。
3.根据权利要求2所述的一种基于计数器占空比可调同步分频器，其特征在于：所述计数器为可控型N位二进制计数器，基于调控RDN低电平复位信号以调整所述分频D触发器的分频数。
4.根据权利要求3所述的一种基于计数器占空比可调同步分频器，其特征在于：所述基本输出信号包括一个周期内所需要的占空比和高、低电平相对位置信号。
5.根据权利要求4所述的一种基于计数器占空比可调同步分频器，其特征在于：所述晶体管器件包括NMOS、PMOS中的一种或多种。
6.根据权利要求5所述的一种基于计数器占空比可调同步分频器，其特征在于：所述晶体管器件为NMOS时，选用最小标准尺寸的NMOS；所述晶体管器件为PMOS时，基于NMOS：PMOS＝1:3的标准选择PMOS。
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