JP3163244B2 - 多位相補間を用いてパルス幅をディジタル値に変換する回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パルス幅信号のパ
ルス幅をディジタル値に変換する変換回路に関する。

【０００２】

【従来の技術】パルス幅信号のパルス幅をディジタル値
に変換する変換回路は、例えば放射線の波高分析に利用
されているウィルキンソン型アナログ−ディジタル変換
器に用いられている。詳細には、放射線のピーク波高値
をコンデンサーに蓄積し、それを定電流放電回路で一定
に放電することにより波高値に比例したパルス幅信号を
得、そのパルス幅信号を上記変換回路に入力して当該パ
ルス幅信号のパルス幅をディジタル値に変換し、その結
果放射線の波高値をディジタル値に変換している。

【０００３】図４は、従来のウィルキンソン型アナログ
−ディジタル変換器（以下「変換器（アナログ・ツー・
ディジタル・コンバータ）」を「ＡＤＣ」という。）の
ディジタル変換部を構成する回路であって、放射線のピ
ーク波高値をコンデンサーに蓄積し、それを定電流放電
回路で一定に放電することにより波高値に比例したパル
ス幅信号を得る回路に後続して、当該パルス幅信号のパ
ルス幅をディジタル値に変換する変換回路を概略的に示
す。上記のようにして生成された放射線の波高値に比例
したパルス幅信号は同期化回路１００の初段のＤ型フリ
ップ・フロップ１０２のデータ入力端子に入力される。
一方、水晶発振器（図示せず）で発生した変換クロック
がＤ型フリップ・フロップ１０２のクロック端子に入力
される。Ｄ型フリップ・フロップの既知の動作によりＱ
出力から出た信号は後段のＤ型フリップ・フロップ１０
４のデータ入力端子に入力される。一方、Ｄ型フリップ
・フロップ１０４のクロック端子には上記の変換クロッ
クがインバータ１０６を介して入力される。Ｄ型フリッ
プ・フロップの既知の動作によりＤ型フリップ・フロッ
プ１０４のＱ出力端子から変換クロックと同期したパル
ス幅信号が出力される。同期の取れたパルス幅信号と変
換クロックは、ＡＮＤゲート１０８に入力される。ＡＮ
Ｄゲート１０８において、変換クロックはパルス幅信号
でゲートされ、該ＡＮＤゲート１０８を通過した変換ク
ロックはスケーラ回路１１０に入力される。スケーラ回
路１１０で入力された変換クロックを計数することによ
りパルス幅信号のパルス幅がディジタル値に変換され
る。パルス幅信号のパルス幅は放射線の波高値に比例し
ているので、結果的に放射線の波高値がディジタル値に
変換されたことになる。なお、同期化回路１００はゲー
トを開閉するパルス幅信号と変換クロックとの同期を取
る作用をし、安定な変換動作を得るために設けられてい
るものである。そのためパルス幅信号と変換クロックと
の同期が取れれば良く、Ｄ型フリップ・フロップの段数
は２段に限定されるものではなく１段でも３段あるいは
それ以上でも良く、また他の構成でも良い。

【０００４】

【発明が解決しようとする課題】このような変換回路を
用いている従来のウィルキンソン型ＡＤＣを高速化する
には、変換クロックの周波数を上げるのが一番簡単な方
法であるが、周波数が或る程度以上高くなるとパルス幅
信号と変換クロックとの同期を取るための同期化回路を
構成するＤ型フリップ・フロップにおいて、メタステー
ブル状態（フリップ・フロップのＤ信号とクロック信号
の入力タイミングによって出力が１や０に固定されずに
中間状態になり不安定動作になる）が発生するようにな
り計数結果が一定しないというようなＡＤＣとしての特
性の悪化を招く。

【０００５】そのため、現在までに実用化された最高速
のウィルキンソン型ＡＤＣは、変換クロック４５０ＭＨ
ｚである。かかる最高速のウィルキンソン型ＡＤＣを放
射線の波高分析に用いた場合、ディジタル値に変換する
のに要する時間は、波高値が最大の場合が最も長く、こ
の場合変換時間は約２０μＳである。

【０００６】これに対しウィルキンソン型以外のＡＤＣ
の場合には、近年のディジタル回路技術の進歩によって
変換時間数μＳを達成しており、放射線測定の効率化な
どの要求から変換時間の長いウィルキンソン型ＡＤＣが
敬遠される状況になってきている。

【０００７】しかし、ウィルキンソン型以外のＡＤＣの
場合にはディジタル値への変換ビット数としては１３ビ
ット（８ｋチャネル）が技術的限界値であるが、ウィル
キンソン型ＡＤＣの場合にはこの技術的限界値が無いう
え、微分非直線性が１桁優れているなどの理由から、放
射線分析など高精度な測定を必要とする分野ではウィル
キンソン型ＡＤＣの高速化が望まれている。

【０００８】ウィルキンソン型ＡＤＣを典型的な事例と
して問題点を説明してきたが、一般的にパルス幅信号の
パルス幅をディジタル値に変換する変換回路に対して変
換処理の高速化が望まれている。

【０００９】そこで、本発明の目的は、パルス幅信号の
パルス幅をディジタル値に変換する回路において、変換
処理の高速化を図った変換回路を提供することにある。

【００１０】

【課題を解決するための手段】上記の目的を達成するた
め、パルス幅信号でもって変換クロックをゲートする手
段と、ゲートを通過した変換クロックを計数する手段と
を備え、前記パルス幅信号のパルス幅をディジタル値に
変換する本発明の変換回路は、前記変換クロックをクロ
ック信号の周期の位相差を有するよう多位相化し、前記
パルス幅信号の開始時点及び終了時点における前記多位
相化された変換クロックの状態情報と、前記計数する手
段からの変換クロックの計数情報とに基づいて前記パル
ス幅信号のパルス幅のディジタル値を算出する処理手段
を備えることを特徴とする。

【００１１】即ち、本発明は、高速化を図るため、変換
クロックの周波数を上げる以外の高速化手法として、変
換クロックを多位相化することによって周波数を上げた
場合と等価な効果が得られる方式を案出したものであ
る。

【００１２】

【発明の実施の形態】以下、本発明の好適実施形態につ
いて図面を参照して説明する。

【００１３】図１は、本発明の原理を適用した、パルス
幅信号のパルス幅をディジタル値に変換する本発明の変
換回路の構成の一例を示す。以下、図１に示される変換
回路を放射線の波高分析用のウィルキンソン型ＡＤＣに
用いた場合を例にして説明する。図１において、図４と
同一の参照番号を付した要素は同一の要素を示すので説
明を繰り返さない。図１において、１０は１ＧＨｚのク
ロック信号を発生する水晶発振器を、１２は水晶発振器
１０で発生された１ＧＨｚのクロック信号を１／８分周
して１２５ＭＨｚの変換クロックを作る分周回路をそれ
ぞれ示す。分周回路１２で作られた１２５ＭＨｚの変換
クロックが、従来のウィルキンソン型ＡＤＣのディジタ
ル変換部に用いられている変換回路について図４を参照
して説明したのと同様にして同期化回路１００の初段の
Ｄ型フリップフロップ１０２のクロック端子に、後段の
Ｄ型フリップフロップ１０４のクロック端子にはインバ
ータ１０６を介して、またＡＮＤゲート１０８にそれぞ
れ印加される。

【００１４】また、図１において１４は４ビットのシフ
トレジスタ回路を示し、該シフトレジスタ回路１４は、
入力された分周回路１２から入力された１２５ＭＨｚの
変換クロックを、水晶発振器１０からクロック端子に印
加された１ＧＨｚのクロック信号でシフトすることによ
り１ｎＳの位相差を持った４相の変換クロック信号（以
下「４相クロック」という。）を発生する。図１におい
て１６はスタート／ストップ・ステータス・ラッチ回路
を示し、該スタート／ストップ・ステータス・ラッチ回
路１６は、シフトレジスタ回路１４で発生された１ｎＳ
の位相差を持つ４相クロックを受け取ると共に、放射線
の波高値に比例したパルス幅信号をラッチ信号として受
け取って、該パルス幅信号のスタート時とストップ時と
における４相クロックの状態情報を取り込む。図１にお
いて、１８は、スケーラ回路１１０からの計数値と、ス
タート／ストップ・ステータス・ラッチ回路１６からの
パルス幅信号のスタート及びストップ時の４相クロック
の状態情報とに基づいて該パルス幅信号のパルス幅を計
算する演算回路を示す。

【００１５】次に、図２のタイミング図を参照して、図
１に示される本発明の変換回路の動作を説明する。水晶
発振器１０は、図２のＡに示される波形の１ＧＨｚのク
ロックを発生する。分周回路１２において、Ａに示され
る１ＧＨｚクロックはＢに示される１／８分周された変
換クロックを生成する。生成された変換クロックは、同
期化回路１００の初段のＤ型フリップフロップ１０２の
クロック端子に入力され、また後段のＤ型フリップフロ
ップ１０４のクロック端子にインバータ１０６を介して
反転されて入力される。また、放射線の波高値に比例し
た図２のＣに示されるパルス幅信号（この場合はパルス
幅が１２ｎＳの信号である。）が同期化回路１００の初
段のＤ型フリップフロップ１０２のデータ入力端子に入
力される。従って、Ｄ型フリップフロップの既知の動作
によりＤ型フリップフロップ１０４のＱ出力からは図２
のＤに示される波形のパルスが出力され図２のＢに示さ
れる変換クロックと同期化される。同期が取られた図２
のＤの同期化回路出力パルスとＢの変換クロックとがＡ
ＮＤゲート１０８に入力されると、図２のＥに示される
ように２つの変換クロックが該ＡＮＤゲート１０８を通
過する。図２のＥのゲート通過クロックはスケーラ回路
１１０に入力されて計数され、その結果図２に示す事例
の場合スケーラ回路１１０の計数値は２となる。

【００１６】クロックを分周して変換クロックを得てい
るので、スケーラ回路１１０の計数値をｎ、分周数をｋ
とすると、図２のＤに示される同期化回路の出力パルス
のパルス幅はｎをｋ倍すれば良い。本実施形態ではクロ
ックを１／８分周して変換クロックを得ているのでｋは
８であり、同期化回路の出力パルス幅は得られた計数値
２を８倍すればよく、１６ｎＳと求められる。

【００１７】一方、パルス幅信号と同期化回路の出力パ
ルス双方の図２のＣ及びＤに示されるパルス幅を図２の
Ｂに示される変換クロックの波形を参考にして参照すれ
ば判るように、同期化回路の出力パルスのパルス幅は、
パルス幅信号のパルス幅より、パルス幅信号のスタート
時点から最初の変換クロックの立ち上がり時点までの時
間（以下「スタート時補間値」という。）Ｔａだけ短
く、一方パルス幅信号のストップ時点から最初の変換ク
ロックの立ち上がり時点までの時間（以下「ストップ時
補間値」という。）Ｔｂだけ長い。従って、パルス幅信
号のパルス幅を求めるためには、同期化回路出力パルス
のパルス幅にスタート時補間値Ｔａを加え、ストップ時
補間値Ｔｂを引く補正が必要となる。

【００１８】従って、パルス幅信号のパルス幅Ｐ_W（ｎ
Ｓ）は次式により求めることができる。

【００１９】

【数１】Ｐ_W＝ｎ×ｋ＋Ｔａ−Ｔｂ

【００２０】次に、スタート時補間値Ｔａ及びスタート
時補間値Ｔａを求める回路の動作を説明する。４ビット
のシフトレジスタ回路１４には図２のＢに示される変換
クロックが分周回路１２から入力され、該シフトレジス
タ回路１４は、図２のＡに示される水晶発振器１０から
の１ＧＨｚクロックで１ｎＳの位相差を持つ４相クロッ
クを発生し、図２のＦ１〜Ｆ４に示される４相クロック
をスタート／ストップ・ステータス・ラッチ回路１６に
出力する。スタート／ストップ・ステータス・ラッチ回
路１６は、図２のＣに示されるパルス幅信号をラッチ信
号として受け取り、スタート時とストップ時とのそれぞ
れの時点における４相クロックの状態情報、即ち図２の
Ｆ１〜Ｆ４に示される４相クロックの１相〜４相の各相
の時点Ｔ_S及びＴ_Eにおける状態を各時点で取り込む。ス
タート／ストップ・ステータス・ラッチ回路１６により
時点Ｔ_S及びＴ_Eの各時点において取り込まれた４相クロ
ックの状態情報は演算回路１８に送られる。

【００２１】スタート時補間値Ｔａ及びストップ時補間
値Ｔｂが取り得る大きさは、水晶発振器１０のクロック
を分周回路１２で分周して変換クロックを得ているの
で、クロックの１周期の時間Ｔ_C（本実施形態では１Ｇ
Ｈｚから１ｎＳ）の整数倍で、最小は０で最大は（ｋ−
１）Ｔ_C（ｋは上記の分周数）である。従って、分周数
ｋを表し得る段数のシフトレジスタ回路を用意すれば良
い。本実施形態では、分周数ｋは８であるので、シフト
レジスタ回路１４は４ビットのものを用いている。この
ため、スタート／ストップ・ステータス・ラッチ回路１
６により取り込まれた４相クロックの状態情報はスター
ト時補間値Ｔａとストップ時補間値Ｔｂと必ず一対一に
対応させることができるので、予め対応させたテーブル
を演算回路１８に記憶させて置く。例えば、図２のパル
ス幅信号のスタート時点Ｔ_SにおけるＦ１〜Ｆ４に示さ
れる４相クロックの状態情報はスタート時補間値Ｔａが
１ｎＳに、またパルス幅信号のストップ時点Ｔ_Eにおけ
るＦ１〜Ｆ４に示される４相クロックの状態情報はスト
ップ時補間値Ｔｂが５ｎＳに対応するとする。

【００２２】従って、図２に示される事例においては、
演算回路１８は、スタート時点Ｔ_Sの４相クロックの状
態情報及びストップ時点Ｔ_Eの４相クロックの状態情報
をスタート／ストップ・ステータス・ラッチ回路１６か
ら受け取り、スタート時補間値Ｔａを１ｎＳ、ストップ
時補間値Ｔｂを５ｎＳと決定する。

【００２３】演算回路１８はまた、前述の式によりパル
ス幅Ｐ_Wを計算する。図２に示す事例では、演算回路１
８により、スケーラ回路１１０からの計数値ｎ＝２と、
同演算回路１８で決定したＴａ＝１ｎＳ及びＴｂ＝５ｎ
Ｓを用いて、Ｐ_Wは２×８＋１−５＝１２ｎＳと求めら
れる。

【００２４】パルス幅信号のパルス幅をディジタル値に
変換する従来の変換回路の高速化を図るため、及び当該
変換回路を用いた従来のウィルキンソン型ＡＤＣの高速
化を図るため、本発明の方式を用いずに、直接１ＧＨｚ
を変換クロックとして利用する場合には、同期化回路の
Ｄ型フリップフロップでメタステーブル状態の発生頻度
が高くなり、しかもメタステーブルの持続時間が不規則
であるために、同一長のパルス幅信号を入力した場合で
あっても同期化回路の出力パルス幅は一定せず、微分非
直線性の悪化を招くことになる。このメタステーブルの
影響は、変換クロックの周波数が高いほど大きくなるた
め、できるだけ変換クロックの周波数が低い方が、変換
回路及びＡＤＣとしての特性は良くなる。よって、本発
明は、変換回路及びＡＤＣとしての特性と高速化を両立
させるため、変換クロックより高い周波数を有するクロ
ック信号により変換クロックを多位相化し、該多位相化
された信号によって補間している。前述の実施形態にお
いては、１ＧＨｚのウィルキンソン型ＡＤＣの変換時間
は最大でも８μＳで、ウィルキンソン型以外の高速ＡＤ
Ｃと比較しても充分な高速性を達成している。

【００２５】本発明の変換回路を用いたウィルキンソン
型ＡＤＣは、放射線の波高値等連続的に変わる物理量の
アナログ値をそれに比例したパルス幅信号に変換した以
後のディジタル変換部に当然のことながら特徴があるの
で、実験データとしてもＡＤＣ全体としての特性ではな
く、パルス幅信号を時間データに変換する部分について
以下に示す。実験データを得る方法は、ロジック信号発
生器で疑似的にパルス幅信号を発生して、それを図１に
示されるパルス幅信号入力端子２０に入力し、パルス幅
信号のパルス幅を９８ｎＳから１０１ｎＳまで１ｎＳス
テップで変化させた場合の演算回路１８で得られた度数
データを収集することにより動作を確認している。

【００２６】図３は、その結果を示したものである。図
３において、パルス幅信号が、Ａは９８ｎＳの場合を、
Ｂは９９ｎＳの場合を、Ｃは１００ｎＳの場合を、Ｄは
１０１ｎＳの場合の度数結果を示す。図３のＡ〜Ｄと
も、被測定パルス幅信号のパルス幅の値を示す度数とそ
れより１ｎＳ大きい値を示す度数との発生頻度は、従来
のウィルキンソン型ＡＤＣのものと同様である。従っ
て、図３のＡ〜Ｄから、図１に示される変換回路が時間
分解能１ｎＳで正常に動作していることが判り、１ＧＨ
ｚのウィルキンソン型ＡＤＣが実現可能である。

【００２７】ウィルキンソン型ＡＤＣの微分非直線性が
優れているのは、用いられているディジタル変換部の回
路構成のためで、詳細には、放射線の波高値等連続的に
変わる被測定アナログ値を、水晶発振器等の発振周波数
が高安定な発振器により発生された変換クロックで規格
化することによって、それぞれの波高値等の被測定アナ
ログ値に対応したディジタル値が水晶発振器等の周期安
定性と同様の安定性を持つことができるためである。か
かる方式を維持するため、図１に示される実施形態にお
いては、水晶発振器のクロックを用いて変換クロックを
多位相化しており、それによりそれぞれの位相差を画一
的に規格化することが出来るので、図１に示す変換回路
をウィルキンソン型ＡＤＣに適用した場合ウィルキンソ
ン型ＡＤＣの優れた微分非直線性を維持しつつ、高速化
が実現できる。

【００２８】なお、用途によっては、それ程の微分非直
線性を必要としないで、高速化が必要な場合には、本発
明は、クロック信号を多位相化するのに、シフトレジス
タ回路の代わりにデレーラインのような遅延素子を用い
得る。デレーラインを用いる場合には、調整が繁雑とな
り、また各位相がそれぞれ独立しているためそれぞれの
位相差は画一的に規格化されず、シフトレジスタ回路の
場合より微分非直線性が低下するが、素子の構成は単純
となる。

【００２９】本発明は、変換クロックを多位相化する点
に特徴があり、その実現手段はシフトレジスタ回路、デ
レーラインに限定されず、いずれのものでも良い。

【００３０】以上好適実施形態を参照して本発明を説明
したように、パルス幅信号のパルス幅をディジタル値に
変換する本発明の変換回路は、変換クロックをクロック
信号の周期の位相差を有するよう多位相化し、パルス幅
信号の開始時点及び終了時点における当該多位相化され
た変換クロックの状態情報と変換クロックの計数情報と
に基づいて当該パルス幅信号のパルス幅のディジタル値
を算出するので、従来の変換回路より高速化することが
可能となる。

【００３１】また、本発明は、高速の変換回路を実現す
ることによって、高精度の測定を必要とする放射線分析
分野のみならず、今までウィルキンソン型以外のＡＤＣ
を使用していた分野でも本発明の変換回路を用いたウィ
ルキンソン型ＡＤＣを利用することが可能となる。更
に、本発明の好適実施形態のように、変換クロックをク
ロック信号でもって多位相化することにより、今まで使
用されていたウィルキンソン型以外のＡＤＣのときよ
り、高精度な測定を短時間で行うことが可能となる。

【図面の簡単な説明】

【図１】本発明の原理を適用した、パルス幅信号のパル
ス幅をディジタル値に変換する本発明の変換回路の構成
の一例を示す。

【図２】図１に示される回路の動作を説明するためのタ
イミング図を示す。

【図３】図１に示される回路にパルス幅信号のパルス幅
を９８ｎＳから１０１ｎＳまで１ｎＳステップで変化さ
せて入力した場合に得られる度数データの結果を示す図
である。

【図４】従来のウィルキンソン型アナログ−ディジタル
ＡＤＣのディジタル変換部を構成する回路であって、放
射線のピーク波高値をコンデンサーに蓄積し、それを定
電流放電回路で一定に放電することにより波高値に比例
したパルス幅信号を得る回路に後続して、当該パルス幅
信号のパルス幅をディジタル値に変換する変換回路を概
略的に示す図である。

【符号の説明】

１０：水晶発振器 １２：分周回路 １４：シフトレジスタ回路 １６：スタート／ストップ・ステータス・ラッチ回路 １８：演算回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 5/08 H03M 1/60

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 パルス幅信号でもって変換クロックをゲ
   ートする手段と、ゲートを通過した変換クロックを計数
   する手段とを備え、前記パルス幅信号のパルス幅をディ
   ジタル値に変換する回路において、 前記変換クロックをクロック信号の周期の位相差を有す
   るよう多位相化し、前記パルス幅信号の開始時点及び終
   了時点における前記多位相化された変換クロックの状態
   情報と、前記計数する手段からの変換クロックの計数情
   報とに基づいて前記パルス幅信号のパルス幅のディジタ
   ル値を算出する処理手段を備えることを特徴とする変換
   回路。
2. 【請求項２】 請求項１記載の変換回路において、前記
   処理手段が、 クロック信号を発生するクロック発生回路と、 当該発生されたクロック信号を分周して前記変換クロッ
   クを生成する分周回路と、 当該分周回路により生成された変換クロックを前記クロ
   ック信号でもって多位相化するシフトレジスタ回路と、 前記パルス幅信号の開始時点及び終了時点における前記
   多位相化された変換クロックの状態をラッチするステー
   タスラッチ回路と、 前記ラッチされた多位相化された変換クロックの状態に
   基づいて、前記パルス幅信号の開始時点及び前記変換ク
   ロックの開始時点の間を示すスタート時補間値と、前記
   パルス幅信号の終了時点及び前記変換クロックの終了時
   点の間を示すストップ時補間値とを決定し、当該スター
   ト時及びストップ時の補間値と、前記計数する手段から
   の変換クロックの計数値とに基づいて前記パルス幅信号
   のパルス幅のディジタル値を計算する手段とを有するこ
   とを特徴とする変換回路。
3. 【請求項３】 請求項１又は２記載の変換回路におい
   て、当該変換回路を、連続的に変わり得る物理量のアナ
   ログ値をパルス幅信号に変換し、当該パルス幅信号のパ
   ルス幅をディジタル値に変換するウィルキンソン型アナ
   ログ−ディジタル変換器に用いることを特徴とする変換
   回路。