JP3665512B2 - 二値信号の比較装置及びこれを用いたｐｌｌ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、二値化された二つの入力信号の周波数や位相を比較する比較装置及びこれを位相比較器として用いたＰＬＬ回路に関する。
【０００２】
【従来の技術】
二値化された二つの入力信号の位相を比較する位相比較器として、イクスクルーシブＯＲ回路を用いる手法は古くから知られている。すなわち、イクスクルーシブＯＲ回路の二つの入力に二値化された入力信号をそれぞれ与えると、その出力に現れる二値の出力信号のデューティが二つの入力信号の位相差に応じて変化するため、これを積分器で平均化することにより、位相差に応じたアナログ信号を取り出すことができる。
【０００３】
イクスクルーシブＯＲ回路では二つの入力信号の周波数が等しく、位相差が−π〜πの間のみでしか位相差を検出することができず、周波数ステップ動作時には正しく位相差を検出することはできない。従って、イクスクルーシブＯＲ回路を位相比較器に用い、検出された位相差に基づいて電圧制御発振器の発振周波数を制御するＰＬＬ（位相ロックループ）回路を構成した場合には、初期引き込みに要する時間、いわゆるセトリング時間が長くなってしまう。
【０００４】
一方、検出できる位相差の範囲を−２π〜２πに拡大した位相比較器も知られている。この位相比較器では、位相差が−２π〜２πの範囲を超えた場合は出力される位相差の値が−２πまたは２πの値を保持するように動作するため、周波数ステップ動作時にも正常な動作を期待できる。しかし、検出できる位相差の範囲は拡大されたとはいえ−２π〜２πに制限されてしまう。
【０００５】
また、上述した位相比較器を用いてＰＬＬ回路を構成する場合は、いずれも位相比較器への二つの入力信号の周波数をほぼ等しくするように構成する必要があり、ＰＬＬ回路の構成の自由度を著しく狭めることになる。さらに、ループ内に分周器を挿入したＰＬＬ回路を用いて所望の周波数を生成しようとする場合、出力周波数が基準信号の周波数の整数倍に限定されてしまう。
【０００６】
特開平５−３０００１４号には、位相差が−２π〜２πの範囲を超える場合にも適用可能な位相比較器が開示されている。しかし、この位相比較器では構成要素として鋸歯状波の基準信号発生器や基準信号の微分位相発生器などの複雑なアナログ的回路要素を必要とするため、回路規模が非常に大きなものとなってしまい、コストが増大するという問題があった。
【０００７】
【発明が解決しようとする課題】
上述したように、従来の位相比較器では周波数の異なる二つの入力信号の位相差を検出することができず、また特にＰＬＬ回路を構成する場合は、位相比較器への二つの入力信号の周波数をほぼ等しくするように構成する必要があるため、ＰＬＬ回路の構成の自由度が著しく狭められ、さらにＰＬＬ回路の出力周波数の自由度も低いという問題点があった。
【０００８】
また、二つの入力信号の位相差が−２π〜２πの範囲を超え周波数が異なる場合にも適用可能に構成した位相比較器では、回路規模が大きく高価なものとなってしまうという問題点があった。
【０００９】
本発明は、上記の課題を解決するためになされたもので、ディジタル回路を中心とした簡単な回路構成で、周波数の異なる二つの入力信号の周波数比を検出でき、さらに該周波数比と周波数比設定値との誤差、そしてさらには周波数の異なる二つの入力信号の位相差を検出可能とする比較装置及びこれを用いたＰＬＬ回を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記の課題を解決するため、本発明に係る二値化された第１及び第２の入力信号を比較する比較装置は以下のように構成される。
【００１１】
（１）本発明に係る第１の比較装置は、第１の入力信号の立ち上がり及び立ち下がりの少なくとも一方の変化点毎にカウンタをリセットし、該カウンタで第２の入力信号をカウントすることにより、該カウンタから第１及び第２の入力信号の周波数比に応じたディジタル値を出力することを特徴とする。
【００１２】
この比較装置によれば、カウンタを主体とした単純な構成で、第１及び第２の入力信号の周波数比を精度よく求めることができる。
【００１３】
（２）本発明に係る第２の比較装置は、第１の入力信号の立ち上がり及び立ち下がりの少なくとも一方の変化点毎にリセットされ、第２の入力信号をカウントすることにより第１及び第２の入力信号の周波数比に応じたディジタル値を出力するカウンタと、このカウンタから出力されるディジタル値と第１及び第２の入力信号に対して設定された周波数比設定値を表すディジタル値との誤差を検出する誤差検出手段とを有することを特徴とする。
【００１４】
この比較装置では、第１の比較装置で得られるディジタル値を用いて、簡単な構成で第１及び第２の入力信号の周波数比の周波数比設定値に対する誤差を精度よく求めることができる。
【００１５】
（３）本発明に係る第３の比較装置は、第１の入力信号の立ち上がり及び立ち下がりの少なくとも一方の変化点毎にリセットされ、第２の入力信号をカウントすることにより第１及び第２の入力信号の周波数比に応じたディジタル値を出力するカウンタと、このカウンタから出力されるディジタル値と第１及び第２の入力信号に対して設定された周波数比設定値を表すディジタル値との誤差を検出する誤差検出手段と、この誤差検出手段により検出された誤差を積分する積分手段とを有することを特徴とする。
【００１６】
この比較装置では、第２の比較装置により得られた第１及び第２の入力信号の周波数比の周波数比設定値に対する誤差をさらに積分することによって、簡単な構成で第１及び第２の入力信号の位相差を両信号の周波数比がどのような値であっても検出することが可能となる。
【００１７】
（４）本発明に係る第４の比較装置は、第１の入力信号の立ち上がり及び立ち下がりの少なくとも一方の変化点のタイミング毎にカ該カウンタで第２の入力信号をカウントすることにより第１及び第２の入力信号の周波数比に応じたディジタル値を生成すると共に、該ディジタル値と第１及び第２の入力信号に対して設定された周波数比設定値を表すディジタル値との誤差の積分値に対応したディジタル値を該カウンタから出力することを特徴とする。
【００１８】
この比較装置では、第１及び第２の入力信号の周波数比の周波数比設定値に対する誤差を積分することで、第１及び第２の入力信号の位相差を両信号の周波数比がどのような値であっても検出することが可能となる。
【００１９】
しかも、カウンタの内部で第１及び第２の入力信号の周波数比の周波数比設定値に対する誤差が検出され、さらにこの誤差の積分が行われるので、別に積分器を必要としないより簡単な回路構成とすることができる。
【００２０】
（５）本発明に係る第５の比較装置は、第１の入力信号の立ち上がり及び立ち下がりの少なくとも一方の変化点のタイミング毎に第２の入力信号をカウントすることにより第１及び第２の入力信号の周波数比に応じたディジタル値を生成すると共に、該ディジタル値と第１及び第２の入力信号に対し設定された非整数の周波数比設定値の整数部を示すディジタル値との誤差の積分値に対応したディジタル値を出力するカウンタと、周波数比設定値の小数部を示すディジタル値を積分する積分手段と、カウンタから出力されるディジタル値と積分手段により積分されたディジタル値との誤差を検出する誤差検出手段とを有することを特徴とする。
【００２１】
この比較装置では、第１及び第２の入力信号の周波数比の周波数比設定値に対する誤差を積分して位相差を検出する際、第１及び第２の入力信号の周波数比の周波数比設定値の整数部に対する誤差の積分はカウンタで行われ、周波数比設定値の小数部に対する誤差の積分はカウンタの外部で行われることによって、カウンタの構成を複雑にすることなく、より簡単な構成で位相誤差をより高精度に検出することができる。
【００２２】
（６）本発明に係る第６の比較装置は、第１の入力信号の立ち上がり及び立ち下がりの少なくとも一方の変化点毎にリセットされ、第２の入力信号をカウントすることにより第１及び第２の入力信号の周波数比に応じたディジタル値を出力するカウンタと、第１及び第２の入力信号に対して設定された非整数の周波数比設定値を表すディジタル値を平均的に該ディジタル値となるように構成された整数のディジタル値列に変換する変換手段と、カウンタから出力されるディジタル値と変換手段により変換されたディジタル値列との誤差を検出する誤差検出手段とを有することを特徴とする。
【００２３】
この比較装置によると、第１及び第２の入力信号の周波数比が周波数比設定値に対し誤差を持たない場合の繰り返しパターンの発生を伴うことなく、周波数比の誤差を精度よく検出することができる。
【００２４】
（７）本発明に係る第７の比較装置は、第１の入力信号の立ち上がり及び立ち下がりの少なくとも一方の変化点毎にリセットされ、第２の入力信号をカウントすることにより第１及び第２の入力信号の周波数比に応じたディジタル値を出力するカウンタと、第１及び第２の入力信号に対して設定された非整数の周波数比設定値を示すディジタル値を平均的な値が該ディジタル値と一致するように構成された整数のディジタル値列に変換する変換手段と、カウンタから出力されるディジタル値と変換手段により変換されたディジタル値列との誤差を検出する誤差検出手段と、この誤差検出手段により検出された誤差を積分する積分手段とを有することを特徴とする。
【００２５】
この比較装置においても、第１及び第２の入力信号の周波数比がどのような値であっても、両信号の位相比較を行うことが可能となる。
【００２６】
（８）本発明に係る第８の比較装置は、第１及び第２の入力信号に対して設定された非整数の周波数比設定値を表すディジタル値を平均的な値が該ディジタル値と一致するように構成された整数のディジタル値列に変換する変換手段と、第１の入力信号の立ち上がり及び立ち下がりの少なくとも一方の変化点のタイミング毎に第２の入力信号をカウントすることにより第１及び第２の入力信号の周波数比に応じたディジタル値を生成すると共に、該ディジタル値と変換手段により変換されたディジタル値列との誤差の積分値に対応したディジタル値を出力するカウンタとを有することを特徴とする。
【００２７】
この比較装置では、カウンタにおいて第１及び第２の入力信号の周波数比の周波数比設定値に対する誤差を積分することで、第１及び第２の入力信号の周波数比がどのような値であっても、両信号の位相比較を行うことが可能であり、さらにカウンタの内部で第１及び第２の入力信号の周波数比の周波数比設定値に対する誤差が検出され、さらにこの誤差の積分が行われるので、別に積分器を設ける必要がなく、回路構成がより簡単なものとなる。
【００２８】
（９）さらに、本発明によると第２、第３、第４、第５、第６、第７及び第８のいずれかの比較装置を位相比較器として含み、第１の入力信号として、所定の周波数の基準信号を入力し、第２の入力信号として、該位相比較器に基づいて制御される可変周波数発振器の出力信号または該出力信号を分周した信号を入力することを特徴とするＰＬＬ回路が提供される。
【００２９】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
（第１の実施形態）
図１は、本発明の最も基本的な第１の実施形態に係る比較装置を示している。この比較装置は、第１の入力端子１０１からの二値化された第１の入力信号１１１と、第２の入力端子１０２からの二値化された第２の入力信号１１２との周波数比に対応した出力ディジタル値１１５を出力端子１０３から出力する装置であり、リセット信号発生回路１０４とカウンタ１０５から構成される。
【００３０】
次に、図２に示す信号波形図を用いて本実施形態による比較装置の原理と動作を説明する。
第１の入力信号１１１、第２の入力信号１１２はそれぞれ図２（ａ）（ｃ）に示すように二値化された信号であり、この例では両者の周波数は異なっている。リセット信号発生回路１０４は、例えば微分回路により構成され、図２（ｂ）に示すように第１の入力信号１１１の立ち上がりタイミングｔ１，ｔ２，…を検出し、このタイミングｔ１，ｔ２，…でパルス信号をリセット信号１１４として発生する。
【００３１】
リセット信号１１４は、カウンタ１０５のリセット入力に与えられる。カウンタ１０５のクロック入力には、第２の入力信号１１２が入力される。従って、カウンタ１０５はリセット信号１１４が入力される度にリセットされ、次に再びリセットされるまでの期間にわたり第２の入力信号１１２をカウントする。リセット信号１１４は第１の入力信号１１１の周期Ｔ１毎に発生されるから、カウンタ１０５から出力されるディジタル値１１５は、第１の入力信号１１１の周期Ｔ１内に含まれる第２の入力信号１１２の周期数、つまり第１の入力信号１１１と第２の入力信号１１２の周波数比に対応した値となる。このカウンタ１０５の出力ディジタル値１１５は、出力端子１０３より出力される。
【００３２】
本実施形態の比較装置は、一見すると周波数カウンタと類似している。しかしながら、周波数カウンタは既知の長さのゲート信号の期間内にカウンタに入力されるクロックの数をカウントするものである。これに対して、本実施形態の比較装置ではゲート信号に対応する第１の入力信号１１１は、繰り返し入力される周期信号であり、カウンタ１０５による第２の入力信号１１２のカウントは、第１の入力信号１１１の１周期毎に連続して間断なく行われる点が周波数カウンタと本質的に異なる。
【００３３】
ここで、本実施形態の構成において、第１及び第２の入力信号１１１，１１２の周波数比が整数の場合には、出力ディジタル値１１５は正確にこの周波数比に対応した値を持つが、実際には周波数比が整数とならない場合があり、そのような場合には出力ディジタル値１１５に誤差が生じると考えられる。しかし、本実施形態の構成によると、この誤差は十分に低く抑えられる。
【００３４】
図２は、第１及び第２の入力信号１１１，１１２の周波数比が整数でない場合を示している。ｔｑはカウンタ１０５で発生する丸め誤差であり、カウンタ１０５が第１の入力信号１１１の周期内で第２の入力信号１１２の数をカウントする場合に、第２に入力信号１１２の１周期以下の時間をカウントできないために発生する誤差である。ｚ-1は、第２の入力信号１１２をカウンタ１０５のクロック入力とした場合のｚ変換における１クロック遅延を表す。
【００３５】
第２の入力信号１１２の周期をＴ２とすると、カウンタ１０５の出力ディジタル値１１５は、Ｔ１／Ｔ２＋（１−ｚ-1）ｔｑと表すことができる。ここで、この出力ディジタル値１１５においては、誤差成分は（１−ｚ-1）が乗じられた形で現れる。この項のＤＣ成分はｚ＝１と置くことにより求まり、０となる。従って、カウンタ１０５の出力ディジタル値１１５への丸め誤差の影響は、ＤＣ成分では存在しない。すなわち、ある程度以上の長い時間でみると、つまり平均的にみると、カウンタ１０５の丸め誤差の影響は出力ディジタル値１１５にほとんど現れず、出力ディジタル値１１５は第１及び第２の入力信号１１１，１１２の周波数比を正確に示す。
【００３６】
言い換えれば、第１の入力信号１１１の１周期内でみると、カウンタ１０５の出力ディジタル値１１５にはカウンタ１０５での丸め誤差が現れるが、この誤差分は第１の入力信号１１１の次の１周期内のカウンタ１０５のカウント値に繰り入れられ、この丸め誤差が次々と次の周期に繰り入れられて伝搬してゆくことにより、平均的にみると丸め誤差の影響は出力ディジタル値１１５に現れなくなるのである。
【００３７】
図３に、出力ディジタル値１１５における誤差成分の周波数スペクトルのシミュレーション結果を示す。図３において、横軸は周波数、縦軸は雑音電力をそれぞれ表す。
【００３８】
ここで、第１及び第２の入力信号１１１，１１２の周期比（周波数比の逆数）をＴ１／Ｔ２＝１０．５としている。第１及び第２の入力信号１１１，１１２の周波数が異なるために、第１の入力信号１１１の１周期内では出力ディジタル値１１５に誤差が発生する。
【００３９】
通常、ランダムに発生する誤差であれば、そのスペクトルは周波数によらず一定となる。しかし、図３に示されるように周波数０付近での誤差分、つまり誤差のＤＣ成分は上述した原理で減衰するため、非常に小さくなっている。
【００４０】
このように本実施形態の比較装置によれば、第１及び第２の入力信号１１１，１１２の周波数比を精度よく求めることができる。従って、この周波数比から後に説明する実施形態で示すように、入力信号１１１，１１２の周波数が異なる場合でも、両者の位相差を正確に検出することが可能となる。
【００４１】
図４に、カウンタ１０５の具体例を示す。このカウンタ１０５ではＪＫフリップフロップ１５１，１５２，１５３，１５４とＡＮＤゲート１５５，１５６よりなる４ビットの同期カウンタが構成され、ＪＫフリップフロップ１５１，１５２，１５３，１５４のリセット端子には入力端子１５０に入力される図１のリセット信号発生回路１０４からのリセット信号１１４、またクロック端子には第２の入力信号１１２がそれぞれ入力される。
【００４２】
同期カウンタの出力は、リセット信号１１４のタイミングで４ビットのラッチ１５７によりラッチされ、このラッチ１５７の出力から第１の入力信号１１１の周期内に含まれる第２の入力信号１１２の周期数に応じたディジタル値がカウンタ１０５の出力ディジタル値１１５として得られる。このカウンタのカウント動作はリセット信号１１４によるリセット後、直ちに再開されるため、第１及び第２の入力信号１１１，１１２の周波数比が整数をなさない場合は、図２を用いて説明した原理に基づき、ラッチ１５７に保持される値のＤＣ値は正確な周波数比を示す。
【００４３】
このように本実施形態の比較装置によれば、第１及び第２の入力信号１１１，１１２の周波数比を精度よく求めることができる。
なお、本実施形態ではリセット信号発生回路１０４が図２に示したように第１の入力信号１１１の立ち上がりタイミングｔ１，ｔ２，…でリセット信号１１４を発生するものとしたが、第１の入力信号１１１の立ち下がりタイミングでリセット信号を発生してもよく、立ち上がり及び立ち下がりの両方のタイミングでリセット信号を発生してもよい。
【００４４】
また、リセット信号発生回路１０４は必ずしも必要ではなく、カウンタ１０５が第１の入力信号１１１の立ち上がりまたは立ち下がりエッジでリセットされる構成となっていれば、リセット信号発生回路１０４を省略することができる。この点は、以降の実施形態においても同様である。
【００４５】
（第２の実施形態）
図５は、本発明の第２の実施形態に係る比較装置であり、第１の実施形態で説明した図１の構成に加えて、第３の入力端子１０６が追加され、さらにカウンタ１０５と出力端子１０３との間に減算器１０７が挿入されている。
【００４６】
第３の入力端子１０６には、周波数比設定値１１６が入力される。この周波数比設定値１１６は第１及び第２の入力信号１１１，１１２の周波数比として設定したい値を表すディジタル値であり、減算器１０７ではカウンタ１０５の出力ディジタル値１１５から周波数比設定値１１６が差し引かれ、この減算器１０７の出力ディジタル値１１７が出力端子１０３へ導かれる。従って、本実施形態によると、周波数比設定値１１６に対する第１及び第２の入力信号１１１，１１２の周波数比の誤差が求められる。
【００４７】
図６は、本実施形態におけるカウンタ１０５と減算器１０７の部分を具体的に示す図であり、カウンタ１０５は図４と同じく４ビットの同期カウンタである。このカウンタ１０５の終段に設けられた４ビットのラッチ１５７の出力ディジタル値１１５は、減算器１０７の加算入力に与えられ、減算器１０７の減算入力には４ビットのディジタル値からなる周波数比設定値１１６が入力される。減算器１０７では、これら出力ディジタル値１１５と周波数設定値１１６との減算処理が行われ、この減算結果が減算器１０７より５ビットの出力ディジタル値１１７として出力される。
【００４８】
図４で説明したように、ラッチ１５７には第１及び第２の入力信号１１１，１１２の周波数比のディジタル値が保持されるため、ラッチ１５７の出力ディジタル値１１５から周波数比設定値１１６を差し引くことにより、周波数比設定値１１６に対するディジタル値１１５の誤差を示す出力ディジタル値１１７が得られる。
【００４９】
このように本実施形態の比較装置によれば、第１及び第２の入力信号１１１，１１２の周波数比の周波数比設定値１１６に対する誤差を精度よく求めることができる。
【００５０】
（第３の実施形態）
図７は、本発明の第３の実施形態に係る比較装置であり、図５の減算器１０７の後段に積分器１０８が挿入された構成となっている。第２の実施形態で説明したように、減算器１０７からは第１及び第２の入力信号１１１，１１２の周波数比の周波数比設定値１１６に対する誤差が出力されるので、これを積分器１０８で積分することにより、第１及び第２の入力信号１１１，１１２の周波数比設定値１１６分の１の周波数における位相差の情報が得られる。
【００５１】
より詳細には、第１の入力信号１１１の周波数をｆ１、第２の入力信号１１２の周波数をｆ２、周波数比設定値１１６をｍとすると、積分器１０８からは第１の入力信号１１１の周波数をｍ倍したｍ×ｆ１の信号と、ｆ２なる周波数の第２の入力信号１１２との位相差を示すディジタル値１１８が得られる。ここで、特筆すべきことはｍは整数に限られるものではなく、小数であっても構わないという点である。従って、本実施形態によると第１及び第２の入力信号１１１，１１２の周波数比ｆ１／ｆ２がどのような値であっても、両信号１１１，１１２の位相比較を行うことが可能となる。
【００５２】
図８は、本実施形態におけるカウンタ１０５と減算器１０７及び積分器１０８の部分を具体的に示す図であり、カウンタ１０５と減算器１０７は図６と同様である。積分器１０８は加算器１８１とラッチ１８２からなり、加算器１８１は減算器１０７からの出力値１１７と、ラッチ１８２に保持されていた加算器１８１の前回の出力値を加算し、出力ディジタル値１１８として減算器１０７の出力ディジタル値１１７を積分した値を出力する。
【００５３】
このように本実施形態によれば、第１及び第２の入力信号１１１，１１２の周波数比ｆ１／ｆ２の周波数比設定値ｍに対する誤差を積分することで、周波数ｍ×ｆ１の信号と周波数ｆ２の信号との位相差を求めることができるので、第１及び第２の入力信号１１１，１１２の位相差を両信号の周波数比ｆ１／ｆ２がどのような値であっても検出することが可能となる。
【００５４】
（第４の実施形態）
図９に、本発明の第４の実施形態に係る比較装置を示す。この比較装置は、入力端子２０１からの二値化された第１の入力信号２１１と第２の入力端子２０２からの二値化された第２の入力信号２１２との位相差に対応した出力ディジタル値２１５を出力端子２０３から出力する装置であり、ロード信号発生回路２０４とカウンタ２０５から構成される。
【００５５】
ロード信号発生回路２０４は、例えば微分回路で構成されており、第１の入力信号２１１の立ち上がりタイミングまたは立ち下がりタイミングあるいは立ち上がり及び立ち下がりの両方のタイミングでロード信号２１４を発生する。ロード信号２１４は、カウンタ２０５ロード端子に入力される。カウンタ２０５のクロック端子には、第２の入力信号２１２が入力される。カウンタ２０５には、さらに第３の入力端子２０６から周波数比設定値２１６が入力される。この周波数比設定値２１６は、第１及び第２の入力信号２１１，２１２の周波数比として設定したい値を表すディジタル値である。
【００５６】
カウンタ２０５は、ロード信号２１４のタイミングに従って、第２の入力信号２１２をカウントし、第１及び第２の入力信号２１１，２１２の周波数比に応じたカウント値を生成すると共に、このカウント値と周波数比設定値２１６との誤差の積分値を出力ディジタル値２１５として出力するように構成されている。このカウンタ２０５からの出力ディジタル値２１５は、出力端子２０３より出力される。
【００５７】
図１０は、カウンタ２０５の具体例を示している。このカウンタ２０５は、カウンタ回路２５１とラッチ２５２及び減算器２５３により構成され、カウンタ回路２５１のロード端子にはロード信号２１４が入力され、クロック端子には第２の入力信号２１２が入力される。カウンタ回路２５１の出力ディジタル値２１５は、出力端子２０３に導かれると共に、ロード信号２１４のタイミングでラッチ２５２により保持される。ラッチ２５２からの出力ディジタル値は周波数比設定値２１６と共に減算器２５３に入力され、減算器２５３で両者の誤差が求められる。この誤差はロード信号２１４のタイミングでカウンタ回路２５１にロードされる。
【００５８】
すなわち、カウンタ回路２５１は第１の入力信号２１１の立ち上がりタイミングで生成されるロード信号２１４のタイミングに従い減算器２５３の出力がロードされると、第２の入力信号２１２のカウントを開始し、第１の入力信号２１１の周期内に含まれる第２の入力信号２１２の周期数に応じたディジタル値、つまり第１及び第２の入力信号２１１，２１２の周波数比が求められ、これがラッチ２５２によりロード信号２１４のタイミングでラッチされる。カウンタ回路２５１のカウント動作はロード信号２１４によるロード後、直ちに再開されるため、第１及び第２の入力信号１１１，１１２の周波数比が整数をなさない場合は、図２を用いて説明した原理に基づき、ラッチ２５２に保持される値のＤＣ値は正確な周波数比を示す。
【００５９】
こうしてラッチ２５２に保持された周波数比と周波数比設定値２１６との誤差が減算器２５３で求められ、これがロード信号２１４のタイミングでカウンタ回路２５１に再びロードされる。このような動作が繰り返されることにより、カウンタ回路２５１からは第１及び第２の入力信号２１１，２１２の周波数比と周波数比設定値２１６との誤差を積分した出力ディジタル値２１５が出力される。
【００６０】
このように本実施形態によれば、カウンタ２０５において第１及び第２の入力信号２１１，２１２の周波数比ｆ１／ｆ２の周波数比設定値ｍに対する誤差を積分することで、周波数ｍ×ｆ１の信号と周波数ｆ２の信号との位相差を求めることができるので、第１及び第２の入力信号２１１，２１２の位相差を両信号の周波数比ｆ１／ｆ２がどのような値であっても検出することが可能となる。
【００６１】
また、本実施形態ではカウンタ２０５の内部で第１及び第２の入力信号２１１，２１２の周波数比ｆ１／ｆ２の周波数比設定値ｍに対する誤差が検出され、さらにこの誤差の積分が行われるので、第３の実施形態のように別に積分器を設ける必要がなく、回路構成をより簡単にすることができる。
【００６２】
なお、本実施形態においてロード信号発生回路２０４は必ずしも必要ではなく、カウンタ２０５が第１の入力信号２１１の立ち上がりまたは立ち下がりエッジでロードされる構成となっていれば、ロード信号発生回路２０４を省略することができる。この点は、以降の実施形態においても同様である。
【００６３】
（第５の実施形態）
図１１は、本発明の第５の実施形態に係る比較装置であり、第４の実施形態の図７の構成に加えて第４の入力端子２０７、積分器２０８及び減算器２０９が追加されている。
【００６４】
本実施形態は、第１及び第２の入力信号２１１，２１２の周波数比設定値として非整数の値、つまり小数を含む値を与えることができるようにした例であり、第３の入力端子２０６には周波数比設定値の整数部２１６、第４の入力端子２０７には周波数比設定値の小数部２１７がそれぞれ与えられる。従って、本実施形態ではカウンタ２０５においては第１及び第２の入力信号２１１，２１２の周波数比の周波数比設定値の整数部２１６に対する誤差が積分されることになり、この積分値に対応した出力ディジタル値２１５がカウンタ２０５から出力される。
【００６５】
一方、周波数比設定値の小数部２１７は積分器２０８により積分され、この積分器２０８からの出力ディジタル値２１８が減算器２０９においてカウンタ２０５の出力ディジタル値２１５から差し引かれ、両者の誤差が検出されることにより、第１及び第２の入力信号２１１，２１２の位相差を示すディジタル値２１９が出力端子２０３へ出力される。
【００６６】
このように本実施形態の比較装置によれば、第１及び第２の入力信号２１１，２１２の周波数比の周波数比設定値に対する誤差を積分して位相差を検出する際、第１及び第２の入力信号２１１，２１２の周波数比の周波数比設定値の整数部２１６に対する誤差の積分はカウンタ２０５で行い、周波数比設定値の小数部２１７に対する誤差の積分はカウンタ２０５の外部で行うことにより、位相誤差をより高精度に検出することができる。
【００６７】
すなわち、原理的には図９に示した第４の実施形態の構成によっても周波数比設定値２１６として非整数の値を与えることは可能であるが、カウンタ２０５の構成が図１０とは異なった複雑なものになってしまうのに対して、本実施形態によればカウンタ２０５の構成を複雑にすることなく、第１及び第２の入力信号２１１，２１２の周波数比の非整数の周波数比設定値に対する誤差を積分して高精度に位相差を検出することが可能となる。
【００６８】
（第６の実施形態）
図１２は、本発明の第６の実施形態に係る比較装置であり、第２の実施形態の図５に示した構成に加えて、第３の入力端子１０６と減算器１０７との間に変換回路１０９を挿入したものである。第３の入力端子１０６からは非整数、つまり小数を含んだ周波数比設定値１１６が入力される。変換回路１０９は、この非整数の周波数比設定値１１６を平均的に周波数比設定値１１６となるように構成された整数のディジタル値列（整数値列）１１９に変換する。
【００６９】
すなわち、変換回路１０９では非整数の周波数比設定値１１６がその小数部で示される比率で複数の整数値を繰り返す整数値列１１９に変換される。例えば周波数比設定値１１６が“２．５”であるとすると、変換回路１０９から出力される整数値列１１９は、
２，３，２，３，２，３，…
となる。また、周波数比設定値１１６が“５．１”の場合は、
５，５，５，５，５，５，５，５，５，６，５，５，５，５，５，５，５，５，５，６，５，５，…
となる。
【００７０】
一方、カウンタ１０５の出力ディジタル値１１５は、第１及び第２の入力信号１１１，１１２の周波数比が１：５．１の場合、
５，５，５，５，５，５，５，５，５，６，５，５，５，５，５，５，５，５，５，６，５，５，…
となる。このとき、周波数比設定値１１６が“５．１”の場合、減算器１０７の出力ディジタル値１１７は、
０，０，０，０，０，０，０，０，０，０，０，０，０，０，０，０，０，０，０，０，０，０，…
となり、第１及び第２の入力信号１１１，１１２の周波数比が周波数比設定値１１６と一致する場合は、常に“０”が出力されることになる。ここで、従来の方法では周波数比設定値が非整数の場合、周波数比に誤差がなくとも出力に繰り返しパターンが発生し、出力に雑音として現れるという問題があったが、本実施形態によれば上記のように繰り返しパターンが発生することはなく、このような問題が解決される。
【００７１】
次に、周波数比設定値１１６が“５．１”で、第１及び第２の入力信号１１１，１１２の周波数比が１：５．１より僅かに大きい場合には、カウンタ１０５からの出力ディジタル値１１５は、例えば
５，５，５，５，５，５，５，５，６，５，５，５，５，５，５，５，５，６，５，５，５，５，…
となり、減算器１０７の出力ディジタル値１１７は、
０，０，０，０，０，０，１，−１，０，０，０，０，０，０，０，１，０，，−１，０，０，０，０，０，０，１，０，０，−１，…
となって、第１及び第２の入力信号１１１，１１２の周波数比の周波数比設定値１１６に対する誤差を検出することが可能となる。
【００７２】
第１及び第２の入力信号１１１，１１２の周波数比の周波数比設定値１１６に対するこの誤差がさらにずれた場合は、カウンタ１０５からの出力ディジタル値１１５は例えば
５，５，５，６，５，５，５，６，５，５，５，６，５，５，５，６，５，５，５，６，…
となり、減算器１０７の出力ディジタル値１１７は、
０，０，０，１，０，０，０，１，０，−１，０，１，０，０，０，１，０，０，０，０，０，０，０，１，０，０，０，１，…
となって、同様に第１及び第２の入力信号１１１，１１２の周波数比の周波数比設定値１１６に対する誤差を検出することが可能となる。
【００７３】
このように本実施形態によれば、第１及び第２の入力信号１１１，１１２の周波数比が周波数比設定値に対し誤差を持たない場合の繰り返しパターンの発生を伴うことなく、周波数比の誤差を精度よく検出することができる。
【００７４】
（第７の実施形態）
図１３は、本発明の第７の実施形態に係る比較装置であり、図１２の減算器１０７の後段に積分器１０８が挿入された構成となっている。第３の実施形態で説明したように、減算器１０７からは第１及び第２の入力信号１１１，１１２の周波数比の周波数比設定値１１６に対する誤差が出力されるので、これを積分器１０８で積分することにより、第１及び第２の入力信号１１１，１１２の周波数比設定値１１６分の１の周波数における位相差の情報が得られる。
【００７５】
より詳細には、第１の入力信号１１１の周波数をｆ１、第２の入力信号１１２の周波数をｆ２、周波数比設定値１１６をｍとすると、積分器１０８からは第１の入力信号１１１の周波数をｍ倍したｍ×ｆ１の信号とｆ２なる周波数の第２の入力信号１１２との位相差を示すディジタル値１１８が得られる。ここで、特筆すべきことはｍは整数に限られるものではなく、小数であっても構わないという点である。従って、本実施形態によると第１及び第２の入力信号１１１，１１２の周波数比ｆ１／ｆ２がどのような値であっても、両信号１１１，１１２の位相比較を行うことが可能となる。
【００７６】
（第８の実施形態）
図１４は、本発明の第８の実施形態に係る比較装置であり、第４の実施形態の図９に示した構成に加えて、第３の入力端子２０６とカウンタ２０５との間に変換回路２１０を挿入したものである。第３の入力端子２０６からは非整数、つまり小数を含んだ周波数比設定値２１６が入力される。変換回路２１０は、この非整数の周波数比設定値２１６を平均的に周波数比設定値２１６となるように構成された整数のディジタル値列（整数値列）２２０に変換して、カウンタ２０５に供給する。
【００７７】
第４の実施形態で説明したように、カウンタ２０５はロード信号２１４のタイミングに従い第２の入力信号２１２をカウントし、第１の入力信号２１１と第２の入力信号２１２との周波数比に応じたカウント値を生成すると共に、このカウント値と周波数比設定値２２０との誤差の積分値を出力ディジタル値２１５として出力するように構成され、このカウンタ２０５からの出力ディジタル値２１５が出力端子２０３より出力される。
【００７８】
このように本実施形態によれば、カウンタ２０５において第１及び第２の入力信号２１１，２１２の周波数比ｆ１／ｆ２の周波数比設定値ｍに対する誤差を積分することで、周波数ｍ×ｆ１の信号と周波数ｆ２の信号との位相差を求めることができる。しかも、本実施形態ではｍは整数に限られるものではなく、小数であっても構わないため、第１及び第２の入力信号１１１，１１２の周波数比ｆ１／ｆ２がどのような値であっても、両信号１１１，１１２の位相比較を行うことが可能となる。
【００７９】
さらに、本実施形態ではカウンタ２０５の内部で第１及び第２の入力信号２１１，２１２の周波数比ｆ１／ｆ２の周波数比設定値ｍに対する誤差が検出され、さらにこの誤差の積分が行われるので、第７の実施形態のように別に積分器を設ける必要がなく、回路構成をより簡単にすることができる。
【００８０】
（第９の実施形態）
図１５に、本発明の第９の実施形態として、本発明による比較装置を位相比較器として用いたＰＬＬ回路を示す。このＰＬＬ回路は、位相比較器１１、フィルタ１２、可変周波数発振器である電圧制御発振器（ＶＣＯ）１３及び分周器１４から構成される。
【００８１】
位相比較器１１は、先の実施形態で説明した比較装置のうち位相差を検出する機能を有する例えば図７、図９、図１１、図１３または図１４のいずれかの比較装置であり、第１の入力端子１には例えば図示しない基準発振器からの基準信号が第１の入力信号として入力され、第２の入力端子２には分周器１４からの出力が第２の入力信号として入力される。また、第３の入力端子４には先に説明した周波数比設定値が入力される。
【００８２】
位相比較器１１からは、第１及び第２の入力信号の周波数比の周波数比設定値に対する誤差を積分した値、つまり第１及び第２の入力信号の位相差の信号が出力される。この位相比較器１１の出力信号は、フィルタ（例えばローパスフィルタ）１２により不要な成分が除去された後、ＶＣＯ１３に制御信号として入力される。ＶＣＯ１３は、フィルタ１２の出力信号により発振周波数が制御される。ＶＣＯ１３の出力は、出力端子５から外部へ送出されると共に、分周器１４で分周された後、位相比較器１１に第２の入力信号として入力される。
【００８３】
本発明に基づく位相比較器１１はディジタル値を出力するため、フィルタ１２がディジタルフィルタであれば位相比較器１１の出力をそのままフィルタ１２に入力すればよいが、アナログフィルタを用いる場合には、位相比較器１１の出力信号をＤ／Ａ変換器１５によりアナログ信号に変換してからフィルタ１２に入力すればよい。
【００８４】
また、フィルタ１２がディジタルフィルタであり、かつＶＣＯ１３がアナログＶＣＯ、すなわちアナログの制御電圧によって発振周波数が制御される可変周波数発振器の場合には、フィルタ１２の出力信号をＤ／Ａ変換器１６によりアナログ信号に変換してからＶＣＯ１３に入力すればよい。フィルタ１２がディジタルフィルタであり、またＶＣＯ１３がディジタル値の制御信号により発振周波数が制御されるような、いわゆるディジタルＶＣＯ（数値制御発振器）の場合には、フィルタ１２の出力信号を直接ＶＣＯ１３に入力することができる。
【００８５】
また、フィルタ１２に積分要素を含むものを用いた場合は、図５または図１２に示した比較装置を位相比較器１１として用いることができる
このＰＬＬ回路は、位相比較器１１で検出される第１及び第２の入力信号の位相差が零となるようにＶＣＯ１３の発振周波数が制御される。ここで、本発明では位相比較器１１として前述したように第１及び第２の入力信号の周波数が異なっていても両者の位相差を検出できるものを用いているため、従来のＰＬＬ回路のように基準信号（第１の入力信号）と分周器１４の出力信号（第２の入力信号）の周波数を同一にする必要はない。このため、従来のＰＬＬ回路と比較して設計の自由度を著しく高めることができる。
【００８６】
ＶＣＯ１３の発振周波数、つまり出力端子１５から出力される出力信号の周波数ｆｏｕｔは、第１の入力信号である基準信号の周波数をｆ１、周波数比設定値をＭ、分周器１４の分周比をＮとすると、
ｆｏｕｔ＝Ｍ・Ｎ・ｆ１
となる。一方、従来のＰＬＬ回路における出力信号の周波数は、
ｆｏｕｔ＝Ｎ・ｆ１
となる。分周比Ｎは、通常の分周器では整数となるため、従来のＰＬＬ回路では出力信号の周波数は基準信号の周波数ｆ１の整数倍にしか選ぶことができなかった。従って、分周比Ｎを変化させて発生可能な出力信号の周波数間隔を狭くしようとする場合には、この周波数間隔以下の周波数に基準信号の周波数を設定する必要があった。しかし、ＰＬＬ回路において基準信号の周波数を低くすることは周波数切り替え時の過渡応答特性を劣化させることになり、好ましくない。
【００８７】
これに対し、位相比較器１１として本発明による比較装置を用いると、周波数比設定値Ｍは前述したように非整数の値を選ぶことができるため、出力信号の周波数を自由に設定することが可能であり、発生可能な出力信号の周波数間隔を容易に狭くすることができる。
【００８８】
また、分周器１４として非整数の分周比を用いることも可能であるが、そのような分周器は構成が複雑で高価となる上、分周器の出力パルス間隔が不規則に変化するため、ＰＬＬ回路の出力信号に悪影響を及ぼすことがあるが、本発明よる比較装置を位相比較器１１に用いると、分周器１４は分周比が整数のもので十分であり、このような問題は生じない。
【００８９】
さらに、上述の説明から明らかなように、周波数比設定値Ｍのみによっても出力信号の周波数を自由に変えることもできるため、分周器１４を省略した構成とすることも可能であり、その場合にはさらにコストを削減することができる。
【００９０】
【発明の効果】
以上説明したように、本発明によればカウンタを主体とするディジタル回路を中心とした簡単な回路構成で、周波数の異なる二つの入力信号の周波数比を検出でき、さらに該周波数比と周波数比設定値との誤差、そしてさらには周波数の異なる二つの入力信号の位相差を検出可能とすることができる。
【００９１】
すなわち、従来の位相比較器では周波数の異なる二つの入力信号の位相差を検出することができず、また特にＰＬＬ回路を構成する場合は、位相比較器への二つの入力信号の周波数をほぼ等しくするように構成する必要があるため、ＰＬＬ回路の構成の自由度が著しく狭められ、さらにＰＬＬ回路の出力周波数の自由度も低いという問題点があったが、本発明の比較装置をＰＬＬ回路の位相比較器として用いれば、このような制約がなくなり、ＰＬＬ回路の設計自由度が大きく向上する。
【００９２】
また、従来の二つの入力信号の位相差が−２π〜２πの範囲を超え周波数が異なる場合にも適用可能に構成した位相比較器では、複雑なアナログ的回路要素を必要とし、回路規模が大きく高価なものとなってしまうという問題点があったのに対して、本発明の比較装置はカウンタを主体とするディジタル回路を中心とした簡単な回路構成であり、高性能化しつつ低コストで実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る比較装置の構成を示すブロック図
【図２】同実施形態の動作を説明するための信号波形図
【図３】同実施形態における出力の誤差成分の周波数スペクトルを示す図
【図４】図１におけるカウンタの具体的な構成例を示す回路図
【図５】本発明の第２の実施形態に係る比較装置の構成を示すブロック図
【図６】図５におけるカウンタ及び加算器の具体的な構成例を示す回路図
【図７】本発明の第３の実施形態に係る比較装置の構成を示すブロック図
【図８】図７におけるカウンタと加算器及び積分器の具体的な構成例を示す回路図
【図９】本発明の第４の実施形態に係る比較装置の構成を示すブロック図
【図１０】図９におけるカウンタの具体的な構成例を示す回路図
【図１１】本発明の第５の実施形態に係る比較装置の構成を示すブロック図
【図１２】本発明の第６の実施形態に係る比較装置の構成を示すブロック図
【図１３】本発明の第７の実施形態に係る比較装置の構成を示すブロック図
【図１４】本発明の第８の実施形態に係る比較装置の構成を示すブロック図
【図１５】本発明に係る比較装置を位相比較器として用いた本発明の第９の実施形態に係るＰＬＬ回路の構成を示すブロック図
【符号の説明】
１０１…第１の入力信号の入力端子
１０２…第２の入力信号の入力端子
１０３…出力端子
１０４…リセット信号発生回路
１０５…カウンタ
１０６…周波数比設定値の入力端子
１０７…減算器
１０８…積分器
１０９…周波数比設定値変換回路
２０１…第１の入力信号の入力端子
２０２…第２に入力信号の入力端子
２０３…出力端子
２０４…ロード信号発生回路
２０５…カウンタ
２０６…周波数設定値の整数部の入力端子
２０７…周波数設定値の小数部の入力端子
２０８…積分器
２０９…加算器
２１０…積分器
１１…位相比較器
１２…フィルタ
１３…ＶＣＯ（可変周波数発振器）
１４…分周器
【発明の属する技術分野】
本発明は、二値化された二つの入力信号の周波数や位相を比較する比較装置及びこれを位相比較器として用いたＰＬＬ回路に関する。
【０００２】
【従来の技術】
二値化された二つの入力信号の位相を比較する位相比較器として、イクスクルーシブＯＲ回路を用いる手法は古くから知られている。すなわち、イクスクルーシブＯＲ回路の二つの入力に二値化された入力信号をそれぞれ与えると、その出力に現れる二値の出力信号のデューティが二つの入力信号の位相差に応じて変化するため、これを積分器で平均化することにより、位相差に応じたアナログ信号を取り出すことができる。
【０００３】
イクスクルーシブＯＲ回路では二つの入力信号の周波数が等しく、位相差が−π〜πの間のみでしか位相差を検出することができず、周波数ステップ動作時には正しく位相差を検出することはできない。従って、イクスクルーシブＯＲ回路を位相比較器に用い、検出された位相差に基づいて電圧制御発振器の発振周波数を制御するＰＬＬ（位相ロックループ）回路を構成した場合には、初期引き込みに要する時間、いわゆるセトリング時間が長くなってしまう。
【０００４】
一方、検出できる位相差の範囲を−２π〜２πに拡大した位相比較器も知られている。この位相比較器では、位相差が−２π〜２πの範囲を超えた場合は出力される位相差の値が−２πまたは２πの値を保持するように動作するため、周波数ステップ動作時にも正常な動作を期待できる。しかし、検出できる位相差の範囲は拡大されたとはいえ−２π〜２πに制限されてしまう。
【０００５】
また、上述した位相比較器を用いてＰＬＬ回路を構成する場合は、いずれも位相比較器への二つの入力信号の周波数をほぼ等しくするように構成する必要があり、ＰＬＬ回路の構成の自由度を著しく狭めることになる。さらに、ループ内に分周器を挿入したＰＬＬ回路を用いて所望の周波数を生成しようとする場合、出力周波数が基準信号の周波数の整数倍に限定されてしまう。
【０００６】
特開平５−３０００１４号には、位相差が−２π〜２πの範囲を超える場合にも適用可能な位相比較器が開示されている。しかし、この位相比較器では構成要素として鋸歯状波の基準信号発生器や基準信号の微分位相発生器などの複雑なアナログ的回路要素を必要とするため、回路規模が非常に大きなものとなってしまい、コストが増大するという問題があった。
【０００７】
【発明が解決しようとする課題】
上述したように、従来の位相比較器では周波数の異なる二つの入力信号の位相差を検出することができず、また特にＰＬＬ回路を構成する場合は、位相比較器への二つの入力信号の周波数をほぼ等しくするように構成する必要があるため、ＰＬＬ回路の構成の自由度が著しく狭められ、さらにＰＬＬ回路の出力周波数の自由度も低いという問題点があった。
【０００８】
また、二つの入力信号の位相差が−２π〜２πの範囲を超え周波数が異なる場合にも適用可能に構成した位相比較器では、回路規模が大きく高価なものとなってしまうという問題点があった。
【０００９】
本発明は、上記の課題を解決するためになされたもので、ディジタル回路を中心とした簡単な回路構成で、周波数の異なる二つの入力信号の周波数比を検出でき、さらに該周波数比と周波数比設定値との誤差、そしてさらには周波数の異なる二つの入力信号の位相差を検出可能とする比較装置及びこれを用いたＰＬＬ回を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記の課題を解決するため、本発明に係る二値化された第１及び第２の入力信号を比較する比較装置は以下のように構成される。
【００１１】
（１）本発明に係る第１の比較装置は、第１の入力信号の立ち上がり及び立ち下がりの少なくとも一方の変化点毎にカウンタをリセットし、該カウンタで第２の入力信号をカウントすることにより、該カウンタから第１及び第２の入力信号の周波数比に応じたディジタル値を出力することを特徴とする。
【００１２】
この比較装置によれば、カウンタを主体とした単純な構成で、第１及び第２の入力信号の周波数比を精度よく求めることができる。
【００１３】
（２）本発明に係る第２の比較装置は、第１の入力信号の立ち上がり及び立ち下がりの少なくとも一方の変化点毎にリセットされ、第２の入力信号をカウントすることにより第１及び第２の入力信号の周波数比に応じたディジタル値を出力するカウンタと、このカウンタから出力されるディジタル値と第１及び第２の入力信号に対して設定された周波数比設定値を表すディジタル値との誤差を検出する誤差検出手段とを有することを特徴とする。
【００１４】
この比較装置では、第１の比較装置で得られるディジタル値を用いて、簡単な構成で第１及び第２の入力信号の周波数比の周波数比設定値に対する誤差を精度よく求めることができる。
【００１５】
（３）本発明に係る第３の比較装置は、第１の入力信号の立ち上がり及び立ち下がりの少なくとも一方の変化点毎にリセットされ、第２の入力信号をカウントすることにより第１及び第２の入力信号の周波数比に応じたディジタル値を出力するカウンタと、このカウンタから出力されるディジタル値と第１及び第２の入力信号に対して設定された周波数比設定値を表すディジタル値との誤差を検出する誤差検出手段と、この誤差検出手段により検出された誤差を積分する積分手段とを有することを特徴とする。
【００１６】
この比較装置では、第２の比較装置により得られた第１及び第２の入力信号の周波数比の周波数比設定値に対する誤差をさらに積分することによって、簡単な構成で第１及び第２の入力信号の位相差を両信号の周波数比がどのような値であっても検出することが可能となる。
【００１７】
（４）本発明に係る第４の比較装置は、第１の入力信号の立ち上がり及び立ち下がりの少なくとも一方の変化点のタイミング毎にカ該カウンタで第２の入力信号をカウントすることにより第１及び第２の入力信号の周波数比に応じたディジタル値を生成すると共に、該ディジタル値と第１及び第２の入力信号に対して設定された周波数比設定値を表すディジタル値との誤差の積分値に対応したディジタル値を該カウンタから出力することを特徴とする。
【００１８】
この比較装置では、第１及び第２の入力信号の周波数比の周波数比設定値に対する誤差を積分することで、第１及び第２の入力信号の位相差を両信号の周波数比がどのような値であっても検出することが可能となる。
【００１９】
しかも、カウンタの内部で第１及び第２の入力信号の周波数比の周波数比設定値に対する誤差が検出され、さらにこの誤差の積分が行われるので、別に積分器を必要としないより簡単な回路構成とすることができる。
【００２０】
（５）本発明に係る第５の比較装置は、第１の入力信号の立ち上がり及び立ち下がりの少なくとも一方の変化点のタイミング毎に第２の入力信号をカウントすることにより第１及び第２の入力信号の周波数比に応じたディジタル値を生成すると共に、該ディジタル値と第１及び第２の入力信号に対し設定された非整数の周波数比設定値の整数部を示すディジタル値との誤差の積分値に対応したディジタル値を出力するカウンタと、周波数比設定値の小数部を示すディジタル値を積分する積分手段と、カウンタから出力されるディジタル値と積分手段により積分されたディジタル値との誤差を検出する誤差検出手段とを有することを特徴とする。
【００２１】
この比較装置では、第１及び第２の入力信号の周波数比の周波数比設定値に対する誤差を積分して位相差を検出する際、第１及び第２の入力信号の周波数比の周波数比設定値の整数部に対する誤差の積分はカウンタで行われ、周波数比設定値の小数部に対する誤差の積分はカウンタの外部で行われることによって、カウンタの構成を複雑にすることなく、より簡単な構成で位相誤差をより高精度に検出することができる。
【００２２】
（６）本発明に係る第６の比較装置は、第１の入力信号の立ち上がり及び立ち下がりの少なくとも一方の変化点毎にリセットされ、第２の入力信号をカウントすることにより第１及び第２の入力信号の周波数比に応じたディジタル値を出力するカウンタと、第１及び第２の入力信号に対して設定された非整数の周波数比設定値を表すディジタル値を平均的に該ディジタル値となるように構成された整数のディジタル値列に変換する変換手段と、カウンタから出力されるディジタル値と変換手段により変換されたディジタル値列との誤差を検出する誤差検出手段とを有することを特徴とする。
【００２３】
この比較装置によると、第１及び第２の入力信号の周波数比が周波数比設定値に対し誤差を持たない場合の繰り返しパターンの発生を伴うことなく、周波数比の誤差を精度よく検出することができる。
【００２４】
（７）本発明に係る第７の比較装置は、第１の入力信号の立ち上がり及び立ち下がりの少なくとも一方の変化点毎にリセットされ、第２の入力信号をカウントすることにより第１及び第２の入力信号の周波数比に応じたディジタル値を出力するカウンタと、第１及び第２の入力信号に対して設定された非整数の周波数比設定値を示すディジタル値を平均的な値が該ディジタル値と一致するように構成された整数のディジタル値列に変換する変換手段と、カウンタから出力されるディジタル値と変換手段により変換されたディジタル値列との誤差を検出する誤差検出手段と、この誤差検出手段により検出された誤差を積分する積分手段とを有することを特徴とする。
【００２５】
この比較装置においても、第１及び第２の入力信号の周波数比がどのような値であっても、両信号の位相比較を行うことが可能となる。
【００２６】
（８）本発明に係る第８の比較装置は、第１及び第２の入力信号に対して設定された非整数の周波数比設定値を表すディジタル値を平均的な値が該ディジタル値と一致するように構成された整数のディジタル値列に変換する変換手段と、第１の入力信号の立ち上がり及び立ち下がりの少なくとも一方の変化点のタイミング毎に第２の入力信号をカウントすることにより第１及び第２の入力信号の周波数比に応じたディジタル値を生成すると共に、該ディジタル値と変換手段により変換されたディジタル値列との誤差の積分値に対応したディジタル値を出力するカウンタとを有することを特徴とする。
【００２７】
この比較装置では、カウンタにおいて第１及び第２の入力信号の周波数比の周波数比設定値に対する誤差を積分することで、第１及び第２の入力信号の周波数比がどのような値であっても、両信号の位相比較を行うことが可能であり、さらにカウンタの内部で第１及び第２の入力信号の周波数比の周波数比設定値に対する誤差が検出され、さらにこの誤差の積分が行われるので、別に積分器を設ける必要がなく、回路構成がより簡単なものとなる。
【００２８】
（９）さらに、本発明によると第２、第３、第４、第５、第６、第７及び第８のいずれかの比較装置を位相比較器として含み、第１の入力信号として、所定の周波数の基準信号を入力し、第２の入力信号として、該位相比較器に基づいて制御される可変周波数発振器の出力信号または該出力信号を分周した信号を入力することを特徴とするＰＬＬ回路が提供される。
【００２９】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
（第１の実施形態）
図１は、本発明の最も基本的な第１の実施形態に係る比較装置を示している。この比較装置は、第１の入力端子１０１からの二値化された第１の入力信号１１１と、第２の入力端子１０２からの二値化された第２の入力信号１１２との周波数比に対応した出力ディジタル値１１５を出力端子１０３から出力する装置であり、リセット信号発生回路１０４とカウンタ１０５から構成される。
【００３０】
次に、図２に示す信号波形図を用いて本実施形態による比較装置の原理と動作を説明する。
第１の入力信号１１１、第２の入力信号１１２はそれぞれ図２（ａ）（ｃ）に示すように二値化された信号であり、この例では両者の周波数は異なっている。リセット信号発生回路１０４は、例えば微分回路により構成され、図２（ｂ）に示すように第１の入力信号１１１の立ち上がりタイミングｔ１，ｔ２，…を検出し、このタイミングｔ１，ｔ２，…でパルス信号をリセット信号１１４として発生する。
【００３１】
リセット信号１１４は、カウンタ１０５のリセット入力に与えられる。カウンタ１０５のクロック入力には、第２の入力信号１１２が入力される。従って、カウンタ１０５はリセット信号１１４が入力される度にリセットされ、次に再びリセットされるまでの期間にわたり第２の入力信号１１２をカウントする。リセット信号１１４は第１の入力信号１１１の周期Ｔ１毎に発生されるから、カウンタ１０５から出力されるディジタル値１１５は、第１の入力信号１１１の周期Ｔ１内に含まれる第２の入力信号１１２の周期数、つまり第１の入力信号１１１と第２の入力信号１１２の周波数比に対応した値となる。このカウンタ１０５の出力ディジタル値１１５は、出力端子１０３より出力される。
【００３２】
本実施形態の比較装置は、一見すると周波数カウンタと類似している。しかしながら、周波数カウンタは既知の長さのゲート信号の期間内にカウンタに入力されるクロックの数をカウントするものである。これに対して、本実施形態の比較装置ではゲート信号に対応する第１の入力信号１１１は、繰り返し入力される周期信号であり、カウンタ１０５による第２の入力信号１１２のカウントは、第１の入力信号１１１の１周期毎に連続して間断なく行われる点が周波数カウンタと本質的に異なる。
【００３３】
ここで、本実施形態の構成において、第１及び第２の入力信号１１１，１１２の周波数比が整数の場合には、出力ディジタル値１１５は正確にこの周波数比に対応した値を持つが、実際には周波数比が整数とならない場合があり、そのような場合には出力ディジタル値１１５に誤差が生じると考えられる。しかし、本実施形態の構成によると、この誤差は十分に低く抑えられる。
【００３４】
図２は、第１及び第２の入力信号１１１，１１２の周波数比が整数でない場合を示している。ｔｑはカウンタ１０５で発生する丸め誤差であり、カウンタ１０５が第１の入力信号１１１の周期内で第２の入力信号１１２の数をカウントする場合に、第２に入力信号１１２の１周期以下の時間をカウントできないために発生する誤差である。ｚ-1は、第２の入力信号１１２をカウンタ１０５のクロック入力とした場合のｚ変換における１クロック遅延を表す。
【００３５】
第２の入力信号１１２の周期をＴ２とすると、カウンタ１０５の出力ディジタル値１１５は、Ｔ１／Ｔ２＋（１−ｚ-1）ｔｑと表すことができる。ここで、この出力ディジタル値１１５においては、誤差成分は（１−ｚ-1）が乗じられた形で現れる。この項のＤＣ成分はｚ＝１と置くことにより求まり、０となる。従って、カウンタ１０５の出力ディジタル値１１５への丸め誤差の影響は、ＤＣ成分では存在しない。すなわち、ある程度以上の長い時間でみると、つまり平均的にみると、カウンタ１０５の丸め誤差の影響は出力ディジタル値１１５にほとんど現れず、出力ディジタル値１１５は第１及び第２の入力信号１１１，１１２の周波数比を正確に示す。
【００３６】
言い換えれば、第１の入力信号１１１の１周期内でみると、カウンタ１０５の出力ディジタル値１１５にはカウンタ１０５での丸め誤差が現れるが、この誤差分は第１の入力信号１１１の次の１周期内のカウンタ１０５のカウント値に繰り入れられ、この丸め誤差が次々と次の周期に繰り入れられて伝搬してゆくことにより、平均的にみると丸め誤差の影響は出力ディジタル値１１５に現れなくなるのである。
【００３７】
図３に、出力ディジタル値１１５における誤差成分の周波数スペクトルのシミュレーション結果を示す。図３において、横軸は周波数、縦軸は雑音電力をそれぞれ表す。
【００３８】
ここで、第１及び第２の入力信号１１１，１１２の周期比（周波数比の逆数）をＴ１／Ｔ２＝１０．５としている。第１及び第２の入力信号１１１，１１２の周波数が異なるために、第１の入力信号１１１の１周期内では出力ディジタル値１１５に誤差が発生する。
【００３９】
通常、ランダムに発生する誤差であれば、そのスペクトルは周波数によらず一定となる。しかし、図３に示されるように周波数０付近での誤差分、つまり誤差のＤＣ成分は上述した原理で減衰するため、非常に小さくなっている。
【００４０】
このように本実施形態の比較装置によれば、第１及び第２の入力信号１１１，１１２の周波数比を精度よく求めることができる。従って、この周波数比から後に説明する実施形態で示すように、入力信号１１１，１１２の周波数が異なる場合でも、両者の位相差を正確に検出することが可能となる。
【００４１】
図４に、カウンタ１０５の具体例を示す。このカウンタ１０５ではＪＫフリップフロップ１５１，１５２，１５３，１５４とＡＮＤゲート１５５，１５６よりなる４ビットの同期カウンタが構成され、ＪＫフリップフロップ１５１，１５２，１５３，１５４のリセット端子には入力端子１５０に入力される図１のリセット信号発生回路１０４からのリセット信号１１４、またクロック端子には第２の入力信号１１２がそれぞれ入力される。
【００４２】
同期カウンタの出力は、リセット信号１１４のタイミングで４ビットのラッチ１５７によりラッチされ、このラッチ１５７の出力から第１の入力信号１１１の周期内に含まれる第２の入力信号１１２の周期数に応じたディジタル値がカウンタ１０５の出力ディジタル値１１５として得られる。このカウンタのカウント動作はリセット信号１１４によるリセット後、直ちに再開されるため、第１及び第２の入力信号１１１，１１２の周波数比が整数をなさない場合は、図２を用いて説明した原理に基づき、ラッチ１５７に保持される値のＤＣ値は正確な周波数比を示す。
【００４３】
このように本実施形態の比較装置によれば、第１及び第２の入力信号１１１，１１２の周波数比を精度よく求めることができる。
なお、本実施形態ではリセット信号発生回路１０４が図２に示したように第１の入力信号１１１の立ち上がりタイミングｔ１，ｔ２，…でリセット信号１１４を発生するものとしたが、第１の入力信号１１１の立ち下がりタイミングでリセット信号を発生してもよく、立ち上がり及び立ち下がりの両方のタイミングでリセット信号を発生してもよい。
【００４４】
また、リセット信号発生回路１０４は必ずしも必要ではなく、カウンタ１０５が第１の入力信号１１１の立ち上がりまたは立ち下がりエッジでリセットされる構成となっていれば、リセット信号発生回路１０４を省略することができる。この点は、以降の実施形態においても同様である。
【００４５】
（第２の実施形態）
図５は、本発明の第２の実施形態に係る比較装置であり、第１の実施形態で説明した図１の構成に加えて、第３の入力端子１０６が追加され、さらにカウンタ１０５と出力端子１０３との間に減算器１０７が挿入されている。
【００４６】
第３の入力端子１０６には、周波数比設定値１１６が入力される。この周波数比設定値１１６は第１及び第２の入力信号１１１，１１２の周波数比として設定したい値を表すディジタル値であり、減算器１０７ではカウンタ１０５の出力ディジタル値１１５から周波数比設定値１１６が差し引かれ、この減算器１０７の出力ディジタル値１１７が出力端子１０３へ導かれる。従って、本実施形態によると、周波数比設定値１１６に対する第１及び第２の入力信号１１１，１１２の周波数比の誤差が求められる。
【００４７】
図６は、本実施形態におけるカウンタ１０５と減算器１０７の部分を具体的に示す図であり、カウンタ１０５は図４と同じく４ビットの同期カウンタである。このカウンタ１０５の終段に設けられた４ビットのラッチ１５７の出力ディジタル値１１５は、減算器１０７の加算入力に与えられ、減算器１０７の減算入力には４ビットのディジタル値からなる周波数比設定値１１６が入力される。減算器１０７では、これら出力ディジタル値１１５と周波数設定値１１６との減算処理が行われ、この減算結果が減算器１０７より５ビットの出力ディジタル値１１７として出力される。
【００４８】
図４で説明したように、ラッチ１５７には第１及び第２の入力信号１１１，１１２の周波数比のディジタル値が保持されるため、ラッチ１５７の出力ディジタル値１１５から周波数比設定値１１６を差し引くことにより、周波数比設定値１１６に対するディジタル値１１５の誤差を示す出力ディジタル値１１７が得られる。
【００４９】
このように本実施形態の比較装置によれば、第１及び第２の入力信号１１１，１１２の周波数比の周波数比設定値１１６に対する誤差を精度よく求めることができる。
【００５０】
（第３の実施形態）
図７は、本発明の第３の実施形態に係る比較装置であり、図５の減算器１０７の後段に積分器１０８が挿入された構成となっている。第２の実施形態で説明したように、減算器１０７からは第１及び第２の入力信号１１１，１１２の周波数比の周波数比設定値１１６に対する誤差が出力されるので、これを積分器１０８で積分することにより、第１及び第２の入力信号１１１，１１２の周波数比設定値１１６分の１の周波数における位相差の情報が得られる。
【００５１】
より詳細には、第１の入力信号１１１の周波数をｆ１、第２の入力信号１１２の周波数をｆ２、周波数比設定値１１６をｍとすると、積分器１０８からは第１の入力信号１１１の周波数をｍ倍したｍ×ｆ１の信号と、ｆ２なる周波数の第２の入力信号１１２との位相差を示すディジタル値１１８が得られる。ここで、特筆すべきことはｍは整数に限られるものではなく、小数であっても構わないという点である。従って、本実施形態によると第１及び第２の入力信号１１１，１１２の周波数比ｆ１／ｆ２がどのような値であっても、両信号１１１，１１２の位相比較を行うことが可能となる。
【００５２】
図８は、本実施形態におけるカウンタ１０５と減算器１０７及び積分器１０８の部分を具体的に示す図であり、カウンタ１０５と減算器１０７は図６と同様である。積分器１０８は加算器１８１とラッチ１８２からなり、加算器１８１は減算器１０７からの出力値１１７と、ラッチ１８２に保持されていた加算器１８１の前回の出力値を加算し、出力ディジタル値１１８として減算器１０７の出力ディジタル値１１７を積分した値を出力する。
【００５３】
このように本実施形態によれば、第１及び第２の入力信号１１１，１１２の周波数比ｆ１／ｆ２の周波数比設定値ｍに対する誤差を積分することで、周波数ｍ×ｆ１の信号と周波数ｆ２の信号との位相差を求めることができるので、第１及び第２の入力信号１１１，１１２の位相差を両信号の周波数比ｆ１／ｆ２がどのような値であっても検出することが可能となる。
【００５４】
（第４の実施形態）
図９に、本発明の第４の実施形態に係る比較装置を示す。この比較装置は、入力端子２０１からの二値化された第１の入力信号２１１と第２の入力端子２０２からの二値化された第２の入力信号２１２との位相差に対応した出力ディジタル値２１５を出力端子２０３から出力する装置であり、ロード信号発生回路２０４とカウンタ２０５から構成される。
【００５５】
ロード信号発生回路２０４は、例えば微分回路で構成されており、第１の入力信号２１１の立ち上がりタイミングまたは立ち下がりタイミングあるいは立ち上がり及び立ち下がりの両方のタイミングでロード信号２１４を発生する。ロード信号２１４は、カウンタ２０５ロード端子に入力される。カウンタ２０５のクロック端子には、第２の入力信号２１２が入力される。カウンタ２０５には、さらに第３の入力端子２０６から周波数比設定値２１６が入力される。この周波数比設定値２１６は、第１及び第２の入力信号２１１，２１２の周波数比として設定したい値を表すディジタル値である。
【００５６】
カウンタ２０５は、ロード信号２１４のタイミングに従って、第２の入力信号２１２をカウントし、第１及び第２の入力信号２１１，２１２の周波数比に応じたカウント値を生成すると共に、このカウント値と周波数比設定値２１６との誤差の積分値を出力ディジタル値２１５として出力するように構成されている。このカウンタ２０５からの出力ディジタル値２１５は、出力端子２０３より出力される。
【００５７】
図１０は、カウンタ２０５の具体例を示している。このカウンタ２０５は、カウンタ回路２５１とラッチ２５２及び減算器２５３により構成され、カウンタ回路２５１のロード端子にはロード信号２１４が入力され、クロック端子には第２の入力信号２１２が入力される。カウンタ回路２５１の出力ディジタル値２１５は、出力端子２０３に導かれると共に、ロード信号２１４のタイミングでラッチ２５２により保持される。ラッチ２５２からの出力ディジタル値は周波数比設定値２１６と共に減算器２５３に入力され、減算器２５３で両者の誤差が求められる。この誤差はロード信号２１４のタイミングでカウンタ回路２５１にロードされる。
【００５８】
すなわち、カウンタ回路２５１は第１の入力信号２１１の立ち上がりタイミングで生成されるロード信号２１４のタイミングに従い減算器２５３の出力がロードされると、第２の入力信号２１２のカウントを開始し、第１の入力信号２１１の周期内に含まれる第２の入力信号２１２の周期数に応じたディジタル値、つまり第１及び第２の入力信号２１１，２１２の周波数比が求められ、これがラッチ２５２によりロード信号２１４のタイミングでラッチされる。カウンタ回路２５１のカウント動作はロード信号２１４によるロード後、直ちに再開されるため、第１及び第２の入力信号１１１，１１２の周波数比が整数をなさない場合は、図２を用いて説明した原理に基づき、ラッチ２５２に保持される値のＤＣ値は正確な周波数比を示す。
【００５９】
こうしてラッチ２５２に保持された周波数比と周波数比設定値２１６との誤差が減算器２５３で求められ、これがロード信号２１４のタイミングでカウンタ回路２５１に再びロードされる。このような動作が繰り返されることにより、カウンタ回路２５１からは第１及び第２の入力信号２１１，２１２の周波数比と周波数比設定値２１６との誤差を積分した出力ディジタル値２１５が出力される。
【００６０】
このように本実施形態によれば、カウンタ２０５において第１及び第２の入力信号２１１，２１２の周波数比ｆ１／ｆ２の周波数比設定値ｍに対する誤差を積分することで、周波数ｍ×ｆ１の信号と周波数ｆ２の信号との位相差を求めることができるので、第１及び第２の入力信号２１１，２１２の位相差を両信号の周波数比ｆ１／ｆ２がどのような値であっても検出することが可能となる。
【００６１】
また、本実施形態ではカウンタ２０５の内部で第１及び第２の入力信号２１１，２１２の周波数比ｆ１／ｆ２の周波数比設定値ｍに対する誤差が検出され、さらにこの誤差の積分が行われるので、第３の実施形態のように別に積分器を設ける必要がなく、回路構成をより簡単にすることができる。
【００６２】
なお、本実施形態においてロード信号発生回路２０４は必ずしも必要ではなく、カウンタ２０５が第１の入力信号２１１の立ち上がりまたは立ち下がりエッジでロードされる構成となっていれば、ロード信号発生回路２０４を省略することができる。この点は、以降の実施形態においても同様である。
【００６３】
（第５の実施形態）
図１１は、本発明の第５の実施形態に係る比較装置であり、第４の実施形態の図７の構成に加えて第４の入力端子２０７、積分器２０８及び減算器２０９が追加されている。
【００６４】
本実施形態は、第１及び第２の入力信号２１１，２１２の周波数比設定値として非整数の値、つまり小数を含む値を与えることができるようにした例であり、第３の入力端子２０６には周波数比設定値の整数部２１６、第４の入力端子２０７には周波数比設定値の小数部２１７がそれぞれ与えられる。従って、本実施形態ではカウンタ２０５においては第１及び第２の入力信号２１１，２１２の周波数比の周波数比設定値の整数部２１６に対する誤差が積分されることになり、この積分値に対応した出力ディジタル値２１５がカウンタ２０５から出力される。
【００６５】
一方、周波数比設定値の小数部２１７は積分器２０８により積分され、この積分器２０８からの出力ディジタル値２１８が減算器２０９においてカウンタ２０５の出力ディジタル値２１５から差し引かれ、両者の誤差が検出されることにより、第１及び第２の入力信号２１１，２１２の位相差を示すディジタル値２１９が出力端子２０３へ出力される。
【００６６】
このように本実施形態の比較装置によれば、第１及び第２の入力信号２１１，２１２の周波数比の周波数比設定値に対する誤差を積分して位相差を検出する際、第１及び第２の入力信号２１１，２１２の周波数比の周波数比設定値の整数部２１６に対する誤差の積分はカウンタ２０５で行い、周波数比設定値の小数部２１７に対する誤差の積分はカウンタ２０５の外部で行うことにより、位相誤差をより高精度に検出することができる。
【００６７】
すなわち、原理的には図９に示した第４の実施形態の構成によっても周波数比設定値２１６として非整数の値を与えることは可能であるが、カウンタ２０５の構成が図１０とは異なった複雑なものになってしまうのに対して、本実施形態によればカウンタ２０５の構成を複雑にすることなく、第１及び第２の入力信号２１１，２１２の周波数比の非整数の周波数比設定値に対する誤差を積分して高精度に位相差を検出することが可能となる。
【００６８】
（第６の実施形態）
図１２は、本発明の第６の実施形態に係る比較装置であり、第２の実施形態の図５に示した構成に加えて、第３の入力端子１０６と減算器１０７との間に変換回路１０９を挿入したものである。第３の入力端子１０６からは非整数、つまり小数を含んだ周波数比設定値１１６が入力される。変換回路１０９は、この非整数の周波数比設定値１１６を平均的に周波数比設定値１１６となるように構成された整数のディジタル値列（整数値列）１１９に変換する。
【００６９】
すなわち、変換回路１０９では非整数の周波数比設定値１１６がその小数部で示される比率で複数の整数値を繰り返す整数値列１１９に変換される。例えば周波数比設定値１１６が“２．５”であるとすると、変換回路１０９から出力される整数値列１１９は、
２，３，２，３，２，３，…
となる。また、周波数比設定値１１６が“５．１”の場合は、
５，５，５，５，５，５，５，５，５，６，５，５，５，５，５，５，５，５，５，６，５，５，…
となる。
【００７０】
一方、カウンタ１０５の出力ディジタル値１１５は、第１及び第２の入力信号１１１，１１２の周波数比が１：５．１の場合、
５，５，５，５，５，５，５，５，５，６，５，５，５，５，５，５，５，５，５，６，５，５，…
となる。このとき、周波数比設定値１１６が“５．１”の場合、減算器１０７の出力ディジタル値１１７は、
０，０，０，０，０，０，０，０，０，０，０，０，０，０，０，０，０，０，０，０，０，０，…
となり、第１及び第２の入力信号１１１，１１２の周波数比が周波数比設定値１１６と一致する場合は、常に“０”が出力されることになる。ここで、従来の方法では周波数比設定値が非整数の場合、周波数比に誤差がなくとも出力に繰り返しパターンが発生し、出力に雑音として現れるという問題があったが、本実施形態によれば上記のように繰り返しパターンが発生することはなく、このような問題が解決される。
【００７１】
次に、周波数比設定値１１６が“５．１”で、第１及び第２の入力信号１１１，１１２の周波数比が１：５．１より僅かに大きい場合には、カウンタ１０５からの出力ディジタル値１１５は、例えば
５，５，５，５，５，５，５，５，６，５，５，５，５，５，５，５，５，６，５，５，５，５，…
となり、減算器１０７の出力ディジタル値１１７は、
０，０，０，０，０，０，１，−１，０，０，０，０，０，０，０，１，０，，−１，０，０，０，０，０，０，１，０，０，−１，…
となって、第１及び第２の入力信号１１１，１１２の周波数比の周波数比設定値１１６に対する誤差を検出することが可能となる。
【００７２】
第１及び第２の入力信号１１１，１１２の周波数比の周波数比設定値１１６に対するこの誤差がさらにずれた場合は、カウンタ１０５からの出力ディジタル値１１５は例えば
５，５，５，６，５，５，５，６，５，５，５，６，５，５，５，６，５，５，５，６，…
となり、減算器１０７の出力ディジタル値１１７は、
０，０，０，１，０，０，０，１，０，−１，０，１，０，０，０，１，０，０，０，０，０，０，０，１，０，０，０，１，…
となって、同様に第１及び第２の入力信号１１１，１１２の周波数比の周波数比設定値１１６に対する誤差を検出することが可能となる。
【００７３】
このように本実施形態によれば、第１及び第２の入力信号１１１，１１２の周波数比が周波数比設定値に対し誤差を持たない場合の繰り返しパターンの発生を伴うことなく、周波数比の誤差を精度よく検出することができる。
【００７４】
（第７の実施形態）
図１３は、本発明の第７の実施形態に係る比較装置であり、図１２の減算器１０７の後段に積分器１０８が挿入された構成となっている。第３の実施形態で説明したように、減算器１０７からは第１及び第２の入力信号１１１，１１２の周波数比の周波数比設定値１１６に対する誤差が出力されるので、これを積分器１０８で積分することにより、第１及び第２の入力信号１１１，１１２の周波数比設定値１１６分の１の周波数における位相差の情報が得られる。
【００７５】
より詳細には、第１の入力信号１１１の周波数をｆ１、第２の入力信号１１２の周波数をｆ２、周波数比設定値１１６をｍとすると、積分器１０８からは第１の入力信号１１１の周波数をｍ倍したｍ×ｆ１の信号とｆ２なる周波数の第２の入力信号１１２との位相差を示すディジタル値１１８が得られる。ここで、特筆すべきことはｍは整数に限られるものではなく、小数であっても構わないという点である。従って、本実施形態によると第１及び第２の入力信号１１１，１１２の周波数比ｆ１／ｆ２がどのような値であっても、両信号１１１，１１２の位相比較を行うことが可能となる。
【００７６】
（第８の実施形態）
図１４は、本発明の第８の実施形態に係る比較装置であり、第４の実施形態の図９に示した構成に加えて、第３の入力端子２０６とカウンタ２０５との間に変換回路２１０を挿入したものである。第３の入力端子２０６からは非整数、つまり小数を含んだ周波数比設定値２１６が入力される。変換回路２１０は、この非整数の周波数比設定値２１６を平均的に周波数比設定値２１６となるように構成された整数のディジタル値列（整数値列）２２０に変換して、カウンタ２０５に供給する。
【００７７】
第４の実施形態で説明したように、カウンタ２０５はロード信号２１４のタイミングに従い第２の入力信号２１２をカウントし、第１の入力信号２１１と第２の入力信号２１２との周波数比に応じたカウント値を生成すると共に、このカウント値と周波数比設定値２２０との誤差の積分値を出力ディジタル値２１５として出力するように構成され、このカウンタ２０５からの出力ディジタル値２１５が出力端子２０３より出力される。
【００７８】
このように本実施形態によれば、カウンタ２０５において第１及び第２の入力信号２１１，２１２の周波数比ｆ１／ｆ２の周波数比設定値ｍに対する誤差を積分することで、周波数ｍ×ｆ１の信号と周波数ｆ２の信号との位相差を求めることができる。しかも、本実施形態ではｍは整数に限られるものではなく、小数であっても構わないため、第１及び第２の入力信号１１１，１１２の周波数比ｆ１／ｆ２がどのような値であっても、両信号１１１，１１２の位相比較を行うことが可能となる。
【００７９】
さらに、本実施形態ではカウンタ２０５の内部で第１及び第２の入力信号２１１，２１２の周波数比ｆ１／ｆ２の周波数比設定値ｍに対する誤差が検出され、さらにこの誤差の積分が行われるので、第７の実施形態のように別に積分器を設ける必要がなく、回路構成をより簡単にすることができる。
【００８０】
（第９の実施形態）
図１５に、本発明の第９の実施形態として、本発明による比較装置を位相比較器として用いたＰＬＬ回路を示す。このＰＬＬ回路は、位相比較器１１、フィルタ１２、可変周波数発振器である電圧制御発振器（ＶＣＯ）１３及び分周器１４から構成される。
【００８１】
位相比較器１１は、先の実施形態で説明した比較装置のうち位相差を検出する機能を有する例えば図７、図９、図１１、図１３または図１４のいずれかの比較装置であり、第１の入力端子１には例えば図示しない基準発振器からの基準信号が第１の入力信号として入力され、第２の入力端子２には分周器１４からの出力が第２の入力信号として入力される。また、第３の入力端子４には先に説明した周波数比設定値が入力される。
【００８２】
位相比較器１１からは、第１及び第２の入力信号の周波数比の周波数比設定値に対する誤差を積分した値、つまり第１及び第２の入力信号の位相差の信号が出力される。この位相比較器１１の出力信号は、フィルタ（例えばローパスフィルタ）１２により不要な成分が除去された後、ＶＣＯ１３に制御信号として入力される。ＶＣＯ１３は、フィルタ１２の出力信号により発振周波数が制御される。ＶＣＯ１３の出力は、出力端子５から外部へ送出されると共に、分周器１４で分周された後、位相比較器１１に第２の入力信号として入力される。
【００８３】
本発明に基づく位相比較器１１はディジタル値を出力するため、フィルタ１２がディジタルフィルタであれば位相比較器１１の出力をそのままフィルタ１２に入力すればよいが、アナログフィルタを用いる場合には、位相比較器１１の出力信号をＤ／Ａ変換器１５によりアナログ信号に変換してからフィルタ１２に入力すればよい。
【００８４】
また、フィルタ１２がディジタルフィルタであり、かつＶＣＯ１３がアナログＶＣＯ、すなわちアナログの制御電圧によって発振周波数が制御される可変周波数発振器の場合には、フィルタ１２の出力信号をＤ／Ａ変換器１６によりアナログ信号に変換してからＶＣＯ１３に入力すればよい。フィルタ１２がディジタルフィルタであり、またＶＣＯ１３がディジタル値の制御信号により発振周波数が制御されるような、いわゆるディジタルＶＣＯ（数値制御発振器）の場合には、フィルタ１２の出力信号を直接ＶＣＯ１３に入力することができる。
【００８５】
また、フィルタ１２に積分要素を含むものを用いた場合は、図５または図１２に示した比較装置を位相比較器１１として用いることができる
このＰＬＬ回路は、位相比較器１１で検出される第１及び第２の入力信号の位相差が零となるようにＶＣＯ１３の発振周波数が制御される。ここで、本発明では位相比較器１１として前述したように第１及び第２の入力信号の周波数が異なっていても両者の位相差を検出できるものを用いているため、従来のＰＬＬ回路のように基準信号（第１の入力信号）と分周器１４の出力信号（第２の入力信号）の周波数を同一にする必要はない。このため、従来のＰＬＬ回路と比較して設計の自由度を著しく高めることができる。
【００８６】
ＶＣＯ１３の発振周波数、つまり出力端子１５から出力される出力信号の周波数ｆｏｕｔは、第１の入力信号である基準信号の周波数をｆ１、周波数比設定値をＭ、分周器１４の分周比をＮとすると、
ｆｏｕｔ＝Ｍ・Ｎ・ｆ１
となる。一方、従来のＰＬＬ回路における出力信号の周波数は、
ｆｏｕｔ＝Ｎ・ｆ１
となる。分周比Ｎは、通常の分周器では整数となるため、従来のＰＬＬ回路では出力信号の周波数は基準信号の周波数ｆ１の整数倍にしか選ぶことができなかった。従って、分周比Ｎを変化させて発生可能な出力信号の周波数間隔を狭くしようとする場合には、この周波数間隔以下の周波数に基準信号の周波数を設定する必要があった。しかし、ＰＬＬ回路において基準信号の周波数を低くすることは周波数切り替え時の過渡応答特性を劣化させることになり、好ましくない。
【００８７】
これに対し、位相比較器１１として本発明による比較装置を用いると、周波数比設定値Ｍは前述したように非整数の値を選ぶことができるため、出力信号の周波数を自由に設定することが可能であり、発生可能な出力信号の周波数間隔を容易に狭くすることができる。
【００８８】
また、分周器１４として非整数の分周比を用いることも可能であるが、そのような分周器は構成が複雑で高価となる上、分周器の出力パルス間隔が不規則に変化するため、ＰＬＬ回路の出力信号に悪影響を及ぼすことがあるが、本発明よる比較装置を位相比較器１１に用いると、分周器１４は分周比が整数のもので十分であり、このような問題は生じない。
【００８９】
さらに、上述の説明から明らかなように、周波数比設定値Ｍのみによっても出力信号の周波数を自由に変えることもできるため、分周器１４を省略した構成とすることも可能であり、その場合にはさらにコストを削減することができる。
【００９０】
【発明の効果】
以上説明したように、本発明によればカウンタを主体とするディジタル回路を中心とした簡単な回路構成で、周波数の異なる二つの入力信号の周波数比を検出でき、さらに該周波数比と周波数比設定値との誤差、そしてさらには周波数の異なる二つの入力信号の位相差を検出可能とすることができる。
【００９１】
すなわち、従来の位相比較器では周波数の異なる二つの入力信号の位相差を検出することができず、また特にＰＬＬ回路を構成する場合は、位相比較器への二つの入力信号の周波数をほぼ等しくするように構成する必要があるため、ＰＬＬ回路の構成の自由度が著しく狭められ、さらにＰＬＬ回路の出力周波数の自由度も低いという問題点があったが、本発明の比較装置をＰＬＬ回路の位相比較器として用いれば、このような制約がなくなり、ＰＬＬ回路の設計自由度が大きく向上する。
【００９２】
また、従来の二つの入力信号の位相差が−２π〜２πの範囲を超え周波数が異なる場合にも適用可能に構成した位相比較器では、複雑なアナログ的回路要素を必要とし、回路規模が大きく高価なものとなってしまうという問題点があったのに対して、本発明の比較装置はカウンタを主体とするディジタル回路を中心とした簡単な回路構成であり、高性能化しつつ低コストで実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る比較装置の構成を示すブロック図
【図２】同実施形態の動作を説明するための信号波形図
【図３】同実施形態における出力の誤差成分の周波数スペクトルを示す図
【図４】図１におけるカウンタの具体的な構成例を示す回路図
【図５】本発明の第２の実施形態に係る比較装置の構成を示すブロック図
【図６】図５におけるカウンタ及び加算器の具体的な構成例を示す回路図
【図７】本発明の第３の実施形態に係る比較装置の構成を示すブロック図
【図８】図７におけるカウンタと加算器及び積分器の具体的な構成例を示す回路図
【図９】本発明の第４の実施形態に係る比較装置の構成を示すブロック図
【図１０】図９におけるカウンタの具体的な構成例を示す回路図
【図１１】本発明の第５の実施形態に係る比較装置の構成を示すブロック図
【図１２】本発明の第６の実施形態に係る比較装置の構成を示すブロック図
【図１３】本発明の第７の実施形態に係る比較装置の構成を示すブロック図
【図１４】本発明の第８の実施形態に係る比較装置の構成を示すブロック図
【図１５】本発明に係る比較装置を位相比較器として用いた本発明の第９の実施形態に係るＰＬＬ回路の構成を示すブロック図
【符号の説明】
１０１…第１の入力信号の入力端子
１０２…第２の入力信号の入力端子
１０３…出力端子
１０４…リセット信号発生回路
１０５…カウンタ
１０６…周波数比設定値の入力端子
１０７…減算器
１０８…積分器
１０９…周波数比設定値変換回路
２０１…第１の入力信号の入力端子
２０２…第２に入力信号の入力端子
２０３…出力端子
２０４…ロード信号発生回路
２０５…カウンタ
２０６…周波数設定値の整数部の入力端子
２０７…周波数設定値の小数部の入力端子
２０８…積分器
２０９…加算器
２１０…積分器
１１…位相比較器
１２…フィルタ
１３…ＶＣＯ（可変周波数発振器）
１４…分周器
Claims (4)
- 二値化された第１及び第２の入力信号を比較する比較装置において、
前記第１の入力信号の立ち上がり及び立ち下がりの少なくとも一方の変化点毎にリセットされ、前記第２の入力信号をカウントすることにより前記第１及び第２の入力信号の周波数比に応じたディジタル値を出力するカウンタと、
前記カウンタから出力されるディジタル値と前記第１及び第２の入力信号に対して設定された周波数比設定値を表すディジタル値との誤差を検出する誤差検出手段と、
前記誤差検出手段により検出された誤差を積分する積分手段と
を有することを特徴とする比較装置。 - 二値化された第１及び第２の入力信号を比較する比較装置において、
前記第１の入力信号の立ち上がり及び立ち下がりの少なくとも一方の変化点毎にリセットされ、前記第２の入力信号をカウントすることにより前記第１及び第２の入力信号の周波数比に応じたディジタル値を出力するカウンタと、
前記第１及び第２の入力信号に対して設定された非整数の周波数比設定値を表すディジタル値を平均的に該ディジタル値となるように構成された整数のディジタル値列に変換する変換手段と、
前記カウンタから出力されるディジタル値と前記変換手段により変換されたディジタル値列との誤差を検出する誤差検出手段と
を有することを特徴とする比較装置。 - 二値化された第１及び第２の入力信号を比較する比較装置において、
前記第１の入力信号の立ち上がり及び立ち下がりの少なくとも一方の変化点毎にリセットされ、前記第２の入力信号をカウントすることにより前記第１及び第２の入力信号の周波数比に応じたディジタル値を出力するカウンタと、
前記第１及び第２の入力信号に対して設定された非整数の周波数比設定値を示すディジタル値を平均的な値が該ディジタル値と一致するように構成された整数のディジタル値列に変換する変換手段と、
前記カウンタから出力されるディジタル値と前記変換手段により変換されたディジタル値列との誤差を検出する誤差検出手段と、
前記誤差検出手段により検出された誤差を積分する積分手段と
を有することを特徴とする比較装置。 - 請求項１乃至３のいずれか１項に記載の比較装置を位相比較器として含み、前記第１の入力信号として、所定の周波数の基準信号を入力し、前記第２の入力信号として、該位相比較器に基づいて制御される可変周波数発振器の出力信号または該出力信号を分周した信号を入力することを特徴とするＰＬＬ回路。
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