KR101811020B1 - Pll 듀얼 에지 로크 검출기 - Google Patents

Pll 듀얼 에지 로크 검출기 Download PDF

Info

Publication number
KR101811020B1
KR101811020B1 KR1020137009588A KR20137009588A KR101811020B1 KR 101811020 B1 KR101811020 B1 KR 101811020B1 KR 1020137009588 A KR1020137009588 A KR 1020137009588A KR 20137009588 A KR20137009588 A KR 20137009588A KR 101811020 B1 KR101811020 B1 KR 101811020B1
Authority
KR
South Korea
Prior art keywords
signal
reference signal
levels
level
circuit
Prior art date
Application number
KR1020137009588A
Other languages
English (en)
Other versions
KR20140000224A (ko
Inventor
샤오웨 왕
샤피크 엠. 자말
Original Assignee
마벨 월드 트레이드 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마벨 월드 트레이드 리미티드 filed Critical 마벨 월드 트레이드 리미티드
Publication of KR20140000224A publication Critical patent/KR20140000224A/ko
Application granted granted Critical
Publication of KR101811020B1 publication Critical patent/KR101811020B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/199—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division with reset of the frequency divider or the counter, e.g. for assuring initial synchronisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

목표 신호가 참조 신호와 동 위상인 것을 지시하는 로크 신호는 목표 신호의 상승 및 하강 에지들에서 참조 신호를 검출하는 것을 포함한다. 목표 신호는 참조 신호의 상승 및 하강 에지들 상에서 검출된다. 목표 및 참조 신호들 사이의 역위상 조건은 타이밍 수단을 리셋 상태에 두기 위해 사용된다. 타이밍 수단이 타임 아웃되도록 허가될 때, 목표 신호가 참조 신호에 로크되는 것으로 간주되는 것을 지시하는 신호가 어서트된다.

Description

PLL 듀얼 에지 로크 검출기{PLL DUAL EDGE LOCK DETECTOR}
관련 출원들에 대한 상호 참조
본 발명은 2010년 10월 26일자로 출원된 미국 가출원 제61/406,953호에 대한 우선권을 주장하고, 그 내용은 모든 목적들을 위해 그의 전체가 참고 문헌으로 본 명세서에서 포함된다.
본 발명은 위상 동기 루프(PLL) 회로들에 관한 것으로서, 특히 PLL의 출력이 참조 신호 상에 로크되었을 때를 검출하는 회로부에 관한 것이다.
본 명세서에서 다르게 지시되지 않으면, 이 단락에서 설명되는 접근법들은 본 출원 내의 청구범위에 대한 종래 기술이 아니고 이 단락 내의 포함에 의해 종래 기술인 것으로 인정되지 않는다.
위상 동기 루프들(PLLs)은 통신 전자 장치 및 디지털 전자 장치에 광범위하게 사용된다. 무선 제품들에서, PLL들은 전형적으로 고속 시스템 클록들을 발생시키기 위해 사용된다. PLL에 대한 전자 장치가 파워 업(power up)될 때, PLL 출력 신호의 주파수가 안정되는데 대략 수십 마이크로초가 걸릴 수 있다. 로크 검출기 회로(lock detector circuit)는 전형적으로 PLL 출력 신호의 주파수가 안정되었을 때를 검출하기 위해 제공된다. 로크 검출기는 클록 게이팅(clock gating)을 위해 시스템에 의해 사용될 수 있는 로크 신호를 발생시킬 수 있다.
전형적인 PLL 회로 구성은 도 1에 예시되어 있다. PLL 회로(100)의 주요 블록은 전형적으로 위상 주파수 검출기(112), 차지 펌프(114), 저역 통과 필터(116), 전압 제어 발진기(VCO)(118), 및 피드백 카운터(120)를 포함한다. 위상 주파수 검출기(112)는 참조 신호(클록)(Fref)와 피드백 신호(클록)(Ffb) 사이에서 위상 및 주파수의 차이를 검출하고, 피드백 신호(Ffb)의 주파수(피드백 주파수)가 참조 신호(Fref)의 주파수(참조 주파수)를 지연 또는 선행하고 있는 지에 기초하여 "업"(U) 또는 "다운"(D) 제어 신호를 발생시킨다.
위상 주파수 검출기(112)는 이 "업" 및 "다운" 신호들을 차지 펌프(114)에 출력한다. 차지 펌프가 "업" 신호를 수신하면, 전류는 저역 통과 필터(116)로 주입된다. 반대로, 차지 펌프(114)가 "다운" 신호를 수신하면, 전류는 저역 통과 필터(116)로부터 인출된다. 저역 통과 필터(116)는 이 신호들을 VCO(118)를 제어하기 위해 사용되는 제어 전압(DC 레벨)으로 변환한다.
제어 전압에 기초하여, VCO(118)의 PLL 출력 신호(F0)는 피드백 신호(Ffb)의 위상 및 주파수에 영향을 미치는 높은 또는 낮은 주파수에서 발진한다. 따라서, 위상 검출기(112)가 "업" 신호를 생성하면, 이 때 PLL 출력 신호(F0)의 주파수는 증가한다. "다운" 신호는 PLL 출력 신호(F0)의 주파수를 감소시킨다. VCO(118)의 출력은 참조 신호(Fref) 및 피드백 신호(Ffb)가 동일한 위상 및 주파수를 가지면 안정된다. 참조 신호(Fref) 및 피드백 신호(Ffb)가 정렬될 때, PLL 출력 신호(F0)는 "로크된," "참조 신호에 로크된" 등으로 다양하게 지칭된다.
N 분할 카운터(120)는 참조 신호(Fref)보다 높은 PLL 출력 신호(F0)의 진폭을 증가시키기 위해 피드백 루프에 삽입될 수 있다. PLL 출력 신호(F0)는 참조 신호(Fref)의 N배와 같다.
로크 검출기(102)는 로크 조건이 발생되었을 때를 결정하기 위해 참조 신호(Fref) 및 피드백 신호(Ffb)를 비교한다. 로크 신호는 로크 조건이 발생되었을 때 출력된다.
도 1은 간단한 타이밍 차트를 더 예시한다. 전력이 시간(tO)에서 회로부에 인가될 때, PLL 출력 신호(F0)의 주파수는 증가하기 시작한다. tO와 t1 사이의 기간 동안, PLL 주파수는 불안정하지 않고 시스템에 의해 사용될 수 없다. 시간(t1)에서, PLL 주파수는 안정되었지만, 전형적으로 기간(t2-t1)은 PLL 출력 신호(F0)가 완전히 안정된 것을 보장하기 위해 경과되도록 허가된다. 따라서, tO와 t2 사이의 기간 동안, 로크 신호는 "LO"에 잔존한다. 시간(t2)에서, 로크 신호는 PLL 출력 신호(F0)가 시스템 로직을 클로킹(clock)하려고 준비가 된 것을 나타내기 위해 "HI"로 진행된다.
도 2는 참조 신호(Fref) 및피드백 신호(Ffb)의 상승 에지들에 기초하여 신호 로크를 결정하는 로크 검출기(102)에 대한 종래의 구현을 예시한다. 로크 검출기는 플립 플롭들(202 및 204)과 같은 2개의 플립 플롭 회로를 포함한다. 참조 신호(Fref)는 반전된 지연 라인(206)에 의해 지연되고, 지연된 신호(Fref')는 플립 플롭(202)으로 공급된다. 피드백 신호(Ffb)는 플립 플롭(202)을 클로킹한다. 유사하게 플립 플롭(204)에 대하여, 피드백 신호(Ffb)는 반전된 지연 라인(208)에 의해 지연되고, 지연된 신호(Ffb')는 플립 플롭(204)으로 공급된다. 피드백 신호(Fref)는 플립 플롭(204)을 클로킹한다. 플립 플롭들(202 및 204)의 출력들은 NAND 게이트(210)로 공급된다.
타이밍 회로(212)는 전류원(224)에 의해 충전되는 커패시터(222)를 포함한다. 트랜지스터(228)가 오프 조건에 잔존하기만 하면, 이 때 I가 전류이고 C가 커패시턴스인 I/C에 비례하는 일정량의 시간 후에, 커패시터(222)는 버퍼(228)를 트리거하고 로크 검출 신호를 구성하는 신호를 출력하기에 충분한 전압 레벨(즉, 임계 전압 레벨)로 충전될 것이다. 트랜지스터(228)는 NAND 게이트(210)의 출력에 의해 제어된다. 파워 업 동안, 참조 신호(Fref)와 피드백 신호(Ffb) 사이의 위상은 피드백 신호가 참조 신호와 로크를 달성할 때까지 변화될 것이다.
도 3을 참조하면, 참조 신호(Fref) 및 피드백 신호(Ffb)의 타이밍도는 로크 조건을 위해 예시된다. 이 도면 및 후속 도면들에서, 타이밍도들 내의 음영 영역은 신호들(Fref 및 Ffb)의 이전 위상 관계에 의존하는 이전 출력 상태들("HI" 또는 "LO")을 나타낸다. 도 2에 도시된 플립 플롭들(202 및 204)은 Ffb 및 Fref의 상승 에지들 각각 상에서 클로킹된다. 따라서, 플립 플롭들은 τ(반전된 지연 라인들(206 및 208)의 전파 지연)만큼 지연되는 각 반전된 신호들(Fref' 및 Ffb')을 래치(latch)할 것이다. 알 수 있는 바와 같이, 도 3에 도시된 로크 조건에서, 참조 신호(Fref) 및 피드백 신호(Ffb)의 상승 에지들이 정렬된다. 플립 플롭 출력들(Q202 및 Q204)은 "HI"이고, 그 결과 NAND 게이트(210)의 출력은 "LO"이다. 따라서, 트랜지스터(228)는 오프되고 로크 조건이 존재하기만 하면 오프 상태에 잔존하여, 커패시터(222)가 충전을 계속하는 것을 가능하게 하고 로크 검출 신호가 어서트된다(asserted).
도 4를 참조하면, 타이밍도는 참조 신호(Fref) 및 피드백 신호(Ffb)가 동 위상이 아닌 "비로크" 조건을 위해 예시된다. 타이밍도는 반전된 및 지연된 참조 신호(Fref')에 대한 Ffb의 상승 에지의 타이밍 때문에 플립 플롭(202)의 출력이 "LO"인 것을 도시한다. 따라서, NAND 게이트(210)는 이 조건 동안 "HI"이다. 트랜지스터(228)는 턴 온되고 그 결과 커패시터(222)는 충전되지 않는다.
도 5를 참조하면, 타이밍도는 "비로크" 조건을 위해 예시되며, 여기서 참조 신호(Fref)와 피드백 신호(Ffb) 사이의 위상 관계는 NAND 게이트(210)가 "LO" 로직 레벨을 부정확하게 출력하게 하는 시간(tx)에 조건을 생성한다. NAND 게이트(210)의 "LO" 출력은 트랜지스터(228)를 턴 오프하여, 커패시터(222)가 충전되고 로크 검출 신호가 잘못 어서트되는 것을 가능하게 한다.
일부 실시예들에서, 회로는 참조 신호 및 목표 신호를 수신하는 입력들을 포함한다. 회로는 목표 신호의 상승 및 하강 에지들에서 취해진 참조 신호의 제 1 레벨들을 출력하기 위해 제 1 회로부를 포함한다. 제 2 회로부는 참조 신호의 상승 및 하강 에지들에서 취해진 목표 신호의 제 2 레벨들을 출력한다. 제 1 및 제 2 레벨들은 목표 신호가 참조 신호와 동 위상이 아닌 것을 지시할 때 제 3 회로부는 제 3 레벨을 어서트한다.
일부 실시예들에서, 제 4 회로부는 상당한 시간이 경과된 후에 제4 신호를 출력하고, 제 3 레벨의 발생에 응답하여 리셋되도록 동작한다. 제 4 회로부는 제 3 회로부에 연결된 리셋 입력을 포함하는 카운터를 포함할 수 있다. 다른 실시예들에서, 제 4 회로부는 전류원, 트랜지스터, 및 커패시터를 포함할 수 있다. 커패시터는 전류원으로부터의 전류에 의해 충전되고, 트랜지스터에 의해 방전될 수 있다. 다른 실시예들에서, 제 4 회로부는 펌웨어를 실행하는 디지털 처리 유닛을 포함할 수 있다.
일부 실시예들에서, 제 1 회로부는 지연된 참조 신호를 출력하는 지연 소자를 포함하고, 제 1 레벨들은 지연된 참조 신호에 기초한다. 일부 실시예들에서, 제 2 회로부는 지연된 목표 신호를 출력하기 위해 지연 소자를 포함하고, 제3 및 제 4 레벨들은 지연된 목표 신호에 기초한다.
일실시예에서, 회로는 참조 신호를 수신하는 입력을 갖고 PLL 회로의 출력에 기초하여 PLL 피드백 신호를 갖는 위상 동기 루프(PLL) 회로를 더 포함하고, PLL 피드백 신호는 목표 신호이다.
일부 실시예들에서, 회로를 동작하는 방법은 참조 신호를 수신하는 단계 및 목표 신호를 수신하는 단계를 포함한다. 참조 신호의 제 1 레벨들은 목표 신호의 상승 및 하강 에지들에서 발생된다. 목표 신호의 제 2 레벨들은 참조 신호의 상승 및 하강 에지들에서 발생된다. 상당한 시간이 경과된 후에 로크 신호를 어서트하는 단계를 포함하는 동작이 수행된다. 제 1 및 제 2 레벨들은 목표 신호가 참조 신호와 동 위상이 아닌 것을 지시할 때 동작이 재시작된다.
도 1 및 도 2는 종래 기술의 로크 검출기를 도시한다.
도 3 내지 도 5는 종래 기술의 로크 검출기에 기초하여 타이밍 차트들을 예시한다.
도 6은 본 발명의 원리들에 따른 로크 검출기의 예시적 실시예를 도시한다.
도 6a는 타이밍 회로부에 대한 펌웨어의 사용을 예시한다.
도 7 내지 도 9는 본 발명의 원리들에 따른 참조 신호와 목표 신호 사이의 각종 위상 관계들에 대한 타이밍도들을 도시한다.
도 10은 아날로그 기반 타이밍 회로를 사용하여 본 발명의 로크 검출기의 일실시예를 도시한다.
이하의 기재에서, 설명을 목적으로, 다수의 예들 및 구체적 상세들은 본 발명의 완전한 이해를 제공하기 위해 진술되어 있다. 그러나, 청구범위에 의해 정의된 본 발명은 이 예들에서의 특징들의 일부 또는 전부를 단독으로 또는 후술되는 다른 특징들과 조합하여 포함할 수 있고, 본 명세서에서 설명되는 특징들 및 개념들의 수정들 및 등가물들을 더 포함할 수 있는 것이 당해 기술에서 통상의 기술자에게 명백해질 것이다.
본 발명의 원리들에 따른 로크 검출기 회로는 참조 신호와 목표 신호 사이에 로크 조건의 지시를 제공할 수 있다. 일부 실시예들에서, 참조 신호는 위상 동기 루프(PLL) 회로 내의 참조 신호일 수 있고, 목표 신호는 PLL 회로의 피드백 루프 내의 피드백 신호일 수 있다. PLL 회로의 예는 도 1에 예시되어 있다. 그러나, 본 발명의 원리들에 따른 로크 검출기 회로는 한쪽 신호(예를 들어, 목표 신호)가 다른 쪽 신호(예를 들어, 참조 신호)와 로크를 달성했는지를 판단하기 위해 요망되는 임의의 회로부에 사용될 수 있다.
도 6을 참조하면, 일부 실시예들에서, 로크 검출기(600)는 플립 플롭들(602, 604, 606, 및 608)을 포함할 수 있다. 나중에 명백해지는 바와 같이, 플립 플롭들(602 및 604)은 듀얼 에지 트리거 검출기(dual edge-triggered detector)를 구성한다. 유사하게, 플립 플롭들(606 및 608)은 또한 듀얼 에지 트리거 검출기를 구성한다. 도 6에 도시된 특정 실시예에서, 플립 플롭들(602, 604, 606, 및 608)은 D형 플립 플롭들이다. 그러나, 다른 타입들의 플립 플롭들이 치환될 수 있는 것이 인식될 것이다.
로크 검출기(600)는 참조 신호(Fref) 및 목표 신호(Ftarget)를 수신하고, 로크 검출 신호를 출력할 수 있다. 참조 신호(Fref)는 반전된 지연 라인(610)으로 공급된다. 반전된 지연 라인(610)은 전파 지연(τ)과 관련된다. 반전된 지연 라인(610)의 출력은 전파 지연(τ)에 기초한 양만큼 착신 참조 신호(Fref)에 대하여 지연되는 반전된 신호(Fref')이다. 반전된 신호(Fref')는 플립 플롭들(602 및 604)로 공급된다. 플립 플롭들(602 및 604)은 목표 신호(Ftarget)에 의해 클로킹된다. 특히, 플립 플롭(602)은 비반전 클록 입력으로 구성되므로, 목표 신호(Ftarget)의 상승 에지들에 의해 트리거되는 한편; 플립 플롭(604)은 반전 클록 입력으로 구성되므로, 목표 신호의 하강 에지들 상에서 트리거된다.
목표 신호(Ftarget)는 트리거의 역할을 하는 것에 더하여, 검출을 위해 인버터(612)로 공급된다. 일부 실시예들에서, 인버터(612)는 인버터(610)와 실질적으로 동일한 전파 지연(τ)을 가질 수 있다. 인버터(612)의 출력은 τ에 비례하는 양만큼 착신 목표 신호(Ftarget)에 대하여 지연되는 반전된 신호(Ftarget')이다. 반전된 신호(Ftarget')는 플립 플롭들(606 및 608)로 공급된다. 플립 플롭들(606 및 608)은 참조 신호(Fref)에 의해 클로킹된다. 플립 플롭(606)은 비반전 클록 입력으로 구성되므로, 참조 신호(Fref)의 상승 에지들 상에서 트리거된다. 플립 플롭(608)은 반전 클록 입력으로 구성되므로, 참조 신호(Fref)의 하강 에지들 상에서 트리거된다.
목표 신호(Ftarget)의 상승 에지 및 하강 에지와 동기하여 참조 신호(Fref)의 레벨을 검출 및 유지하는 임의의 적절한 수단은 플립 플롭들(602 및 604) 대신에 사용되는 것이 인식될 수 있다. 마찬가지로, 참조 신호(Fref)의 상승 에지 및 하강 에지와 동기하여 목표 신호(Ftarget)의 레벨을 검출 및 유지하는 임의의 적절한 수단은 플립 플롭들(606 및 608) 대신에 사용될 수 있다.
일부 실시예들에서, 로크 검출기(600)는 각 플립 플롭들(604 및 608)의 출력들(Q604 및 Q608)을 수신하는 NAND 게이트(614)를 더 포함할 수 있다. NAND 게이트(614)의 출력은 AND 게이트(616)의 입력으로 공급된다. 출력들(Q604 및 Q608)은 신호들(Ftarget 및 Fref)의 하강 에지들 각각 상에서 검출된 반전된 및 지연된 신호들(Fref' 및 Ftarget') 의 레벨들 각각을 나타낸다.
AND 게이트(616)는 NAND 게이트(614)로부터의 입력에 더하여, 플립 플롭들(602 및 606)로부터 입력을 수신한다. 플립 플롭(602)으로부터의 출력(Q602) 및 플립 플롭(606)으로부터의 출력(Q606)은 AND 게이트(616)로 공급된다. 출력들(Q602 및 Q606)은 신호들(Ftarget 및 Fref)의 상승 에지들 각각 상에서 검출된 반전된 및 지연된 신호들(Fref' 및 Ftarget')의 레벨들 각각을 나타낸다.
일부 실시예들에서, 로크 검출기(600)는 타이밍 회로(618)를 더 포함할 수 있다. 타이밍 회로(618)는 초기 상태로부터 소정량의 시간(T) 동안 동작된 다음에, 출력(618a)에서 신호를 어서트한다. 타이밍 회로(618)는 타이밍 회로를 초기 상태에 리셋하는 리셋 라인(618b)을 포함할 수 있으므로, 초기 상태로부터 타이밍 동작을 재시작한다. 일부 실시예들에서, 소정량의 시간(T)이 구성가능할 수 있다. AND 게이트(616)의 출력은 타이밍 회로(618)의 리셋 라인(618b)에 연결된다.
일실시예에서, 타이밍 회로(618)는 카운터(622)를 포함할 수 있다. 예를 들어, 카운터(622)는 제로의 초기 상태로부터 일부 최대 카운트 값으로 카운트할 수 있다. 카운터에 대한 다수의 구현들 중 어느 하나가 사용될 수 있는 것이 인식될 것이다. 카운터(622)의 출력은 타이밍 회로(618)의 출력(618a)의 역할을 할 수 있다. 예를 들어, 출력은 카운터가 그의 최대 카운트 값에 도달했을 때 어서트될 수 있다. 카운터(622)는 AND 게이트(616)의 출력에 차례로 연결되는 타이밍 회로(618)의 리셋 라인(618b)에 연결되는 리셋 입력(
Figure 112013032708491-pct00001
)(도면은 반전 리셋 입력을 나타냄)을 포함한다. 리셋 입력(
Figure 112013032708491-pct00002
)이 AND 게이트(616)에 의해 어서트될 때, 카운터(622)는 초기 상태로 리셋되고 카운팅 시퀀스를 재시작하며; 예를 들어, 제로로부터 카운팅을 시작한다.
카운터(622)는 참조 신호(Fref)를 사용하여 클로킹될 수 있고 최대 카운트 값이 도달된 후에 그의 출력에서 신호를 어서트하도록 구성될 수 있다. 따라서, 카운터(622)는 최대 카운트 값을 적절히 구성함으로써 적당한 양의 시간(T) 동안 실행되도록 구성될 수 있다. 일부 실시예들에서, 최대 카운트 값이 프로그램될 수 있으므로 그 양의 시간(T)이 프로그램될 수 있다. 다른 실시예들에서, 최대 카운트 값은 고정값일 수 있다.
도 6a를 참조하면, 다른 실시예에서, 로크 검출기(600)는 GPIO(general purpose IO) 프로세서와 같은 적당한 디지털 처리 유닛(622') 상에서 실행되는 실행가능 프로그램 코드를 포함하는 펌웨어로 구현되는 타이밍 회로(618')를 사용할 수 있다. 리셋 라인(618b) 및 참조 신호(Fref)는 GPIO 프로세서(622')의 입력 핀들에 연결될 수 있다. 출력(618a)은 GPIO 프로세서(622')의 출력 핀에 연결될 수 있다. 펌웨어는 도 6에 도시된 타이밍 회로(618)에 대하여 앞서 논의된 것과 동일한 방식으로 작동하도록 출력 핀 상에 신호를 출력하기 위해 입력 핀들 상의 신호들에 응답하도록 프로그램될 수 있다.
로크 검출기(600)의 동작은 타이밍도와 함께 설명될 수 있다. 도 7을 참조하면, 목표 신호(Ftarget )가 참조 신호(Fref)에 로크되는(즉, 동 위상인) 로크 조건에 대한 타이밍도가 논의될 것이다. 이 도면 및 후속 도면들에서, 타이밍도들 내의 음영 영역들은 신호들(Fref 및 Ftarget)의 이전 위상 관계에 의존하는 플립 플롭들의 이전 출력 상태들을 나타낸다. 그러나, 도면들은 Fref 및 Ftarget에 대한 파형들의 상세들을 도시하지 않으므로, 플립 플롭들의 이전 출력 상태들은 알려져 있지 않고 따라서 음영 처리된다.
출력(Q604)은 반전된 신호(Fref')의 신호 레벨이 트리거 시에 "LO"이기 때문에 플립 플롭(604)이 목표 신호(Ftarget)의 하강 에지에 의해 트리거될 때 "LO"이다. 마찬가지로, 출력(Q608)은 반전된 신호(Ftarget')의 신호 레벨이 트리거 시에 "LO"이기 때문에 플립 플롭(608)이 참조 신호(Fref)의 하강 에지에 의해 트리거될 때 "LO"이다. 그 결과, NAND 게이트(614)의 출력은 "HI"이다.
출력(Q602)은 반전된 신호(Fref')의 신호 레벨이 트리거 시에 "HI"이기 때문에 플립 플롭(602)이 목표 신호(Ftarget)의 상승 에지에 의해 트리거될 때 "HI"이다. 마찬가지로, 출력(Q606)은 반전된 신호(Ftarget')의 신호 레벨이 트리거 시에 "HI"이기 때문에 플립 플롭(606)이 참조 신호(Fref)의 상승 에지에 의해 트리거될 때 "HI"이다. AND 게이트(616)에 대한 모든 3개의 입력은 "HI"이므로, AND 게이트는 타이밍 회로(618)의 리셋 라인(618b) 상에서 "HI" 레벨을 어서트한다.
카운터(622)의 리셋 입력이 반전된 입력이므로, 카운터는 도 6에 도시된 실시예에서 참조 신호(Fref)인 클록 신호의 주파수에 기초한 비율로 리셋하지 않고 계속 카운트한다. 최대 카운트 값에 기초한 기간이 경과되었을 때, 카운터(622)는 타이밍 회로(618)의 출력(618a) 상에서 신호(예를 들어, "HI" 레벨)를 어서트할 것이다.
로크 조건이 달성된 것을 판단하기 위해 얼마나 많은 시간이 요망되는 지에 따라 기간이 조정될 수 있는 것이 인식될 수 있다. 도 1을 참조하면, 파워 업 동안, 피드백 신호(Ffb)(즉, 목표 신호)는 그의 주파수가 참조 주파수(신호(Fref)) 위 및 아래에서 변동하는 기간으로 진입할 수 있으므로, 로크가 달성되지 않았다. 그러므로, 카운터(622)에 의해 제공되는 기간은 그 변동들 동안 거짓 긍정 로크 지시를 회피하기에 충분히 길어야 한다.
도 7과 유사한 타이밍 차트들은 Fref와 Ftarget 사이의 다른 "비로크"(역위상) 조건들이 타이밍 회로(618)로 하여금 리셋 상태에서 유지되게 한다는 결론에 도달하기 위해 사용될 수 있는 것이 인식될 것이다. 따라서, Fref와 Ftarget 사이의 역위상 조건은 타이밍 회로(618)를 리셋에 두고 그것이 타임 아웃되는 것을 방지한다. 타이밍 회로(618)는 Ftarget가 Fref와 로크될 때에만 인에이블되며, 타이밍 회로(618)는 로크 검출 신호가 어서트될 수 있도록 타임 아웃될 수 있으므로, 목표 신호(Ftarget)가 참조 신호(Fref)에 로크된 것으로 간주되는 것을 지시한다. 예를 들어 도 4에 도시된 Fref와 Ftarget 사이의 위상 관계에 대한 로크 검출기(600)의 타이밍도를 도시하는 도 8을 고려한다. 도면으로부터 알 수 있는 바와 같이, AND 게이트(616)의 출력은 카운터(622)를 리셋에 유지하는 "LO"이다.
도 9는 종래의 로크 검출기가 로크의 거짓 긍정 지시를 제공한 도 5에 도시된 "비로크" 상황에 대한 로크 검출기(600)의 타이밍도를 도시한다. 도면에 도시된 바와 같이, 시간(tx)에서 AND 게이트(616)의 출력은 목표 신호(Ftarget)의 하강 에지가 반전된 신호(Fref')를 클로킹할 때 "LO"를 출력한다. 도 6을 다시 참조하면, AND 게이트(616)의 출력에서의 "LO" 로직 레벨은 타이밍 회로(618) 내의 카운터(622)를 리셋한다. 도 8에서 알 수 있는 바와 같이, AND 게이트(616)는 Fref와 Ftarget 사이의 주어진 위상 관계에 대하여 "LO"를 유지할 것이므로, 카운터(622)를 리셋에 유지할 것이다. 그 결과, 비로크 상황은 도 2에 도시된 종래의 로크 검출기(102)를 사용하여 거짓 긍정 로크 지시로 발생했을 경우에, 본 발명의 원리들에 따른 로크 검출기는 비로크 상황(예를 들어, 로크 검출 신호를 어서트하지 않음으로써)을 정확히 지시할 것이다.
도 6에서, 로크 검출기(600)는 일부 실시예들에서 디지털 회로인 카운터(622)를 포함하는 타이밍 회로(618)를 사용한다. 다른 실시예들에서, 본 발명의 원리들에 따른 로크 검출기는 아날로그 기반 타이밍 회로를 이용할 수 있다. 따라서, 도 10에 예시된 것과 같은 일부 실시예들에서, 로크 검출기(1000)는 아날로그 타이밍 회로(1018)를 포함할 수 있다. 예를 들어, 타이밍 회로(1018)는 도 2에 도시된 회로(212)와 유사한 회로를 사용할 수 있다. 타이밍 회로(1018)의 초기 상태는 완전히 방전된 커패시터(1022)일 수 있다. 커패시터(1022)가 버퍼(1024)의 트리거 레벨보다 위의 레벨로 충전될 때, 버퍼는 로크 검출 신호를 구성하는 신호를 어서트할 것이다. AND 게이트(616)의 출력은 커패시터(1022)를 방전시키기 위해 트랜지스터(1026)를 턴 온하는 신호를 어서트할 때 타이밍 회로(1018)는 초기 상태로 리셋될 수 있다. 커패시터(1022)의 충전 시간은 커패시터로의 전류 흐름(I) 및 커패시터의 커패시턴스에 비례한다. 도 6과 함께 논의된 타이밍도들은 로크 검출기(1000)의 타이밍에 적용된다.
도 6 내의 카운터(622)와 같은 디지털 카운터는 작은 구성 부품들을 사용하고(및 따라서 영역에 관하여 더 효율적임) 아날로그 대응부보다 적은 전력을 소비할 수 있다. 디지털 카운터는 더 용이하게 구성가능하다. 예를 들어, 시간은 상당한 충격 실리콘 영역없이 카운터(622)에 대하여 카운팅 단계들(전형적으로 플립 플롭)을 제거 또는 추가함으로써 변화될 수 있다. 그럼에도 불구하고, 본 발명의 원리들에 따른 로크 검출기는 디지털 회로 대신에 아날로그 기반 타이밍 회로(1018)를 사용할 수 있는 것이 인식될 것이다.
본 명세서에서의 설명 및 뒤따르는 청구범위 도처에서 사용되는 바와 같이, 하나의("a", "an"), 및 그("the")는 문맥이 다르게 명확히 지시되지 않으면 복수의 참조들을 포함한다. 또한, 본 명세서에서의 설명 및 뒤따르는 청구범위 도처에서 사용되는 바와 같이, "내의(in)"의 의미는 문맥이 다르게 명확히 지시되지 않으면 "내의(in)" 및 "상에(on)"를 포함한다.
상기 설명은 그들의 측면들이 어떻게 구현될 수 있는 지에 대한 예들과 함께 본 발명의 각종 실시예들을 예시한다. 상기 예들 및 실시예들은 실시예들만인 것으로 간주되지 않아야 하고, 이하의 청구범위에 의해 정의되는 바와 같이 본 발명의 유연성 및 장점들을 예시하기 위해 제공된다. 상기 개시 및 이하의 청구범위에 기초하여, 다른 배치들, 실시예들, 구현들 및 등가물들은 당해 기술에서 통상의 기술자들에게 명백해질 것이고 청구범위의 사상 및 범위로부터 벗어나지 않고 사용될 수 있다.

Claims (20)

  1. 참조 신호 및 목표 신호를 수신하도록 구성된 회로로서,
    상기 목표 신호의 상승 에지 및 상기 목표 신호의 하강 에지에 의해 트리거될 때 상기 참조 신호를 나타내는 제 1 레벨들을 출력하도록 동작하는 제 1 회로부, 상기 제 1 레벨들은 상기 참조 신호의 동일한 위상(same phase)을 나타내고 상기 참조 신호의 상기 동일한 위상에 기초하여 생성되며;
    상기 참조 신호의 상승 에지에 의해 트리거되고 상기 참조 신호의 하강 에지에서 취해질 때 상기 목표 신호를 나타내는 제 2 레벨들을 출력하도록 동작하는 제 2 회로부, 상기 제 2 레벨들은 상기 참조 신호의 동일한 위상을 나타내고 상기 참조 신호의 상기 동일한 위상에 기초하여 생성되며; 그리고
    상기 제 1 회로부 및 상기 제 2 회로부로부터 상기 제 1 레벨들 및 상기 제 2 레벨들 각각을 수신하도록 구성되고, 그리고 상기 목표 신호와 상기 참조 신호가 동 위상(in phase)이 아님을 상기 제 1 레벨들 및 상기 제 2 레벨들이 나타낼 때 제 3 레벨을 출력하도록 동작하는 제 3 회로부
    를 포함하는 것을 특징으로 하는 회로.
  2. 제1항에 있어서,
    상기 제 3 회로부에 연결되고 소정 시간이 경과된 후에 제 4 레벨을 출력하도록 동작하는 제 4 회로부를 더 포함하며, 상기 제 4 회로부는 상기 제 3 회로부가 상기 제 3 레벨을 출력할 때 리셋하도록 또한 동작하는 것을 특징으로 하는 회로.
  3. 제2항에 있어서,
    상기 제 1 회로부는 지연된 참조 신호를 출력하기 위한 제 1 지연 소자를 포함하고, 상기 제 1 레벨들은 상기 지연된 참조 신호에 기초하는 것을 특징으로 하는회로.
  4. 제3항에 있어서,
    상기 제 2 회로부는 지연된 목표 신호를 출력하기 위한 제 2 지연 소자를 포함하고, 상기 제 2 레벨들, 상기 제 3 레벨들 및 상기 제 4 레벨들은 상기 지연된 목표 신호에 기초하는 것을 특징으로 하는 회로.
  5. 제2항에 있어서,
    상기 제 3 회로부는 상기 목표 신호와 상기 참조 신호가 동 위상일 때 상기 제 3 레벨과 상이한 제 5 레벨을 출력하도록 또한 동작하고, 상기 제 4 회로부는 상기 제 3 회로부가 상기 제 5 레벨을 출력할 때 리셋되지 않는 것을 특징으로 하는 회로.
  6. 제1항에 있어서,
    상기 제 1 회로부는,
    상기 목표 신호의 상기 상승 에지에 동기하여 검출되는 상기 참조 신호를 나타내는 제 1 검출된 레벨을 출력하도록 동작하는 제 1 회로; 및
    상기 목표 신호의 상기 하강 에지에 동기하여 검출되는 상기 참조 신호를 나타내는 제 2 검출된 레벨을 출력하도록 구성된 제 2 회로를 포함하고,
    상기 제 1 레벨들은 상기 제 1 검출된 레벨 및 상기 제 2 검출된 레벨을 포함하는 것을 특징으로 하는 회로.
  7. 제6항에 있어서,
    상기 제 2 회로부는,
    참조 출력 신호의 상기 상승 에지에 동기하여 검출되는 상기 목표 신호를 나타내는 제 3 검출된 레벨을 출력하도록 구성된 제 3 회로; 및
    상기 참조 출력 신호의 상기 하강 에지에 동기하여 검출되는 상기 목표 신호를 나타내는 제 4 검출된 레벨을 출력하도록 구성된 제 4 회로를 포함하고,
    상기 제 2 레벨들은 상기 제 3 검출된 레벨 및 상기 제 4 검출된 레벨을 포함하는 것을 특징으로 하는 회로.
  8. 제2항에 있어서,
    상기 제 4 회로부는 상기 제 3 회로부의 출력에 연결된 리셋 입력을 갖는 타이밍 회로, 또는 디지털 처리 유닛 상에서 실행되는 펌웨어를 포함하는 것을 특징으로 하는 회로.
  9. 제2항에 있어서,
    상기 제 4 회로부는 전류원, 트랜지스터, 및 커패시터를 포함하고, 상기 커패시터는 상기 전류원으로부터의 전류에 의해 충전되고, 상기 트랜지스터의 제어 게이트는 상기 제 3 회로부의 출력에 연결되고 상기 트랜지스터가 턴 온될 때 상기 커패시터를 방전하도록 구성되며, 상기 제 4 레벨은 상기 커패시터의 전압 레벨에 기초하는 것을 특징으로 하는 회로.
  10. 제1항에 있어서,
    위상 동기 루프(PLL) 회로를 더 포함하며, 상기 PLL 회로는 상기 참조 신호를 수신하는 입력을 갖고 그리고 상기 PLL 회로의 출력에 기초하는 PLL 피드백 신호를 가지며, 상기 PLL 피드백 신호는 상기 목표 신호를 구성하는 것을 특징으로 하는 회로.
  11. 참조 신호 및 목표 신호를 수신하도록 구성된 회로로서,
    상기 목표 신호의 상승 에지 및 하강 에지에 각각 기초하여 상기 참조 신호의 제 1 레벨 및 제 2 레벨을 검출하는 제 1 수단, 상기 제 1 레벨들은 상기 참조 신호의 동일한 위상을 나타내고 상기 참조 신호의 상기 동일한 위상에 기초하여 생성되며;
    상기 참조 신호의 상승 에지 및 하강 에지에 각각 기초하여 상기 목표 신호의 제 1 레벨 및 제 2 레벨을 검출하는 제 2 수단, 상기 제 2 레벨들은 상기 참조 신호의 동일한 위상을 나타내고 상기 참조 신호의 상기 동일한 위상에 기초하여 생성되며;
    소정 시간이 경과된 후에 로크 신호를 발생하는 타이머 수단; 및
    상기 참조 신호의 상기 제 1 및 제 2 레벨들과 상기 목표 신호의 상기 제 1 및 제 2 레벨들이 상기 목표 신호와 상기 참조 신호가 동 위상이 아님을 나타낼 때 상기 타이머를 리셋하는 리셋 수단
    을 포함하는 것을 특징으로 하는 회로.
  12. 제11항에 있어서,
    상기 로크 신호는 상기 목표 신호와 상기 참조 신호가 동 위상임을 나타내는 것을 특징으로 하는 회로.
  13. 제11항에 있어서,
    상기 제 1 수단은 상기 목표 신호에 대하여 상기 참조 신호를 지연시키는 수단을 포함하는 것을 특징으로 하는 회로.
  14. 제11항에 있어서,
    상기 제 2 수단은 상기 참조 신호에 대하여 상기 목표 신호를 지연시키는 수단을 포함하는 것을 특징으로 하는 회로.
  15. 제11항에 있어서,
    상기 타이머 수단은 전류원, 트랜지스터, 및 커패시터를 포함하고, 상기 트랜지스터는 상기 제 1 레벨, 상기 제 2 레벨, 제 3 레벨, 및 제 4 레벨에 기초하는 제어 신호에 따라 상기 커패시터를 충전하고 상기 커패시터를 방전하도록 구성되며, 상기 로크 신호는 상기 커패시터의 전압 레벨에 기초하는 것을 특징으로 하는 회로.
  16. 제11항에 있어서,
    상기 타이머 수단은 카운터를 포함하는 것을 특징으로 하는 회로.
  17. 제11항에 있어서,
    위상 동기 루프(PLL) 회로를 더 포함하고, 상기 PLL 회로는 상기 참조 신호를 수신하는 입력을 갖고 그리고 상기 PLL 회로의 출력에 기초하는 PLL 피드백 신호를 가지며, 상기 PLL 피드백 신호는 상기 목표 신호를 구성하는 것을 특징으로 하는 회로.
  18. 회로에서의 방법으로서,
    참조 신호를 수신하는 단계;
    목표 신호를 수신하는 단계;
    상기 목표 신호의 상승 에지 시에 및 상기 목표 신호의 하강 에지 시에 상기 참조 신호를 나타내는 제 1 레벨들을 발생시키는 단계, 상기 제 1 레벨들은 상기 참조 신호의 동일한 위상을 나타내고 상기 참조 신호의 상기 동일한 위상에 기초하여 생성되며;
    상기 참조 신호의 상승 에지 시에 및 상기 참조 신호의 하강 에지 시에 상기 목표 신호를 나타내는 제 2 레벨들을 발생시키는 단계, 상기 제 2 레벨들은 상기 참조 신호의 동일한 위상을 나타내고 상기 참조 신호의 상기 동일한 위상에 기초하여 생성되며;
    소정 시간이 경과된 후에 로크 신호를 어서트(assert)하는 단계를 포함하는 동작을 수행하는 단계; 및
    상기 제 1 레벨들 및 상기 제 2 레벨들이 상기 목표 신호와 상기 참조 신호가 동 위상이 아님을 나타낼 때 상기 동작을 선택적으로 재시작하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  19. 제18항에 있어서,
    상기 제 1 레벨들을 발생시키기 전에 상기 참조 신호를 지연시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  20. 제19항에 있어서,
    상기 제 2 레벨들을 발생시키기 전에 상기 목표 신호를 지연시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
KR1020137009588A 2010-10-26 2011-10-13 Pll 듀얼 에지 로크 검출기 KR101811020B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US40695310P 2010-10-26 2010-10-26
US61/406,953 2010-10-26
PCT/US2011/056097 WO2012058010A2 (en) 2010-10-26 2011-10-13 Pll dual edge lock detector

Publications (2)

Publication Number Publication Date
KR20140000224A KR20140000224A (ko) 2014-01-02
KR101811020B1 true KR101811020B1 (ko) 2017-12-20

Family

ID=45972499

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020137009588A KR101811020B1 (ko) 2010-10-26 2011-10-13 Pll 듀얼 에지 로크 검출기

Country Status (5)

Country Link
US (3) US8519756B2 (ko)
EP (1) EP2633620B1 (ko)
KR (1) KR101811020B1 (ko)
CN (2) CN106603071B (ko)
WO (1) WO2012058010A2 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8519756B2 (en) * 2010-10-26 2013-08-27 Marvell World Trade Ltd. PLL dual edge lock detector
KR101950320B1 (ko) * 2012-06-29 2019-02-20 에스케이하이닉스 주식회사 위상 검출 회로 및 이를 이용한 동기 회로
KR20140112656A (ko) * 2013-03-13 2014-09-24 한국전자통신연구원 디지털 위상 고정 루프
US9594100B2 (en) * 2013-09-06 2017-03-14 Analog Devices Global Apparatus and method for evaluating the performance of a system in a control loop
US9077512B2 (en) 2013-09-18 2015-07-07 Analog Devices, Inc. Lock detector for phase-locked loop
EP3075076B1 (en) * 2013-11-27 2019-09-04 Microchip Technology Incorporated Main clock high precision oscillator
US9467154B2 (en) 2015-01-12 2016-10-11 Microchip Technology Incorporated Low power and integrable on-chip architecture for low frequency PLL
KR102375952B1 (ko) 2015-01-22 2022-03-17 삼성전자주식회사 위상 고정 검출 장치 및 검출 방법
US9647671B2 (en) 2015-01-22 2017-05-09 Wright State University High performance phase frequency detectors
US9584303B1 (en) 2015-10-28 2017-02-28 Futurewei Technologies, Inc. Reference-less frequency detector with high jitter tolerance
US10979058B2 (en) * 2016-05-11 2021-04-13 Sony Corporation Detection device and detection method
US10790959B1 (en) 2019-11-25 2020-09-29 Texas Instruments Incorporated Clock data recovery

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2309839A (en) * 1996-02-01 1997-08-06 Northern Telecom Ltd Loss of lock detector for master timing generator

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5530383A (en) * 1994-12-05 1996-06-25 May; Michael R. Method and apparatus for a frequency detection circuit for use in a phase locked loop
US6130566A (en) 1996-10-30 2000-10-10 Yokomizo; Akira Digital wave shaping circuit, frequency multiplying circuit, and external synchronizing method, and external synchronizing circuit
JPH11122232A (ja) * 1997-10-17 1999-04-30 Fujitsu Ltd 位相検出回路及び位相検出回路を用いたタイミング抽出回路
JP3665512B2 (ja) * 1999-07-12 2005-06-29 株式会社東芝 二値信号の比較装置及びこれを用いたｐｌｌ回路
GB2398942A (en) 2002-12-30 2004-09-01 Nokia Corp Phase locked loop with delay circuit
US7336752B2 (en) * 2002-12-31 2008-02-26 Mosaid Technologies Inc. Wide frequency range delay locked loop
DE10311049A1 (de) 2003-03-13 2004-09-23 Rohde & Schwarz Gmbh & Co. Kg Phasen-/Frequenzregelkreis und Phasen-/Frequenz-Komparator hierfür
US6879195B2 (en) * 2003-07-17 2005-04-12 Rambus, Inc. PLL lock detection circuit using edge detection
JP2005318014A (ja) * 2004-04-26 2005-11-10 Sony Corp 擬似ロック検出回路および擬似ロック検出方法、ｐｌｌ回路およびクロックデータリカバリ方法、通信装置および通信方法、並びに、光ディスク再生装置および光ディスク再生方法
US7154304B2 (en) * 2004-07-13 2006-12-26 Semtech Corporation Enhanced phase and frequency detector that improves performance in the presence of a failing clock
US20060087346A1 (en) * 2004-10-22 2006-04-27 Advantest Corporation Phase difference detecting apparatus
KR100641360B1 (ko) * 2004-11-08 2006-11-01 삼성전자주식회사 지연 동기 루프 및 이를 구비한 반도체 메모리 장치
WO2006083324A1 (en) * 2005-02-02 2006-08-10 Lin Wen T A system and method of detecting a phase, a frequency and an arrival-time difference between signals
KR100682830B1 (ko) * 2005-08-10 2007-02-15 삼성전자주식회사 락 검출기 및 이를 구비하는 지연 동기 루프
US7876871B2 (en) * 2006-11-30 2011-01-25 Qualcomm Incorporated Linear phase frequency detector and charge pump for phase-locked loop
US7570093B1 (en) * 2008-03-17 2009-08-04 Himax Technologies Limited Delay-locked loop and a delay-locked loop detector
US8022849B2 (en) * 2008-04-14 2011-09-20 Qualcomm, Incorporated Phase to digital converter in all digital phase locked loop
US8258877B2 (en) * 2009-03-18 2012-09-04 University Of Southern California Feed-back and feed-forward systems and methods to reduce oscillator phase-noise
TWI390853B (zh) * 2010-04-16 2013-03-21 Novatek Microelectronics Corp 鎖住偵測器與其方法，與應用其之鎖相迴路
US8519756B2 (en) * 2010-10-26 2013-08-27 Marvell World Trade Ltd. PLL dual edge lock detector
US8456206B2 (en) * 2011-06-20 2013-06-04 Skyworks Solutions, Inc. Phase-locked loop lock detect
US8884710B2 (en) * 2011-10-25 2014-11-11 Invensense, Inc. Gyroscope with phase and duty-cycle locked loop

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2309839A (en) * 1996-02-01 1997-08-06 Northern Telecom Ltd Loss of lock detector for master timing generator

Also Published As

Publication number Publication date
WO2012058010A3 (en) 2014-04-03
KR20140000224A (ko) 2014-01-02
US20130307596A1 (en) 2013-11-21
US8624642B2 (en) 2014-01-07
CN106603071B (zh) 2020-06-05
CN103563249B (zh) 2017-02-15
EP2633620B1 (en) 2018-02-28
US20120098570A1 (en) 2012-04-26
US8749283B2 (en) 2014-06-10
WO2012058010A2 (en) 2012-05-03
CN106603071A (zh) 2017-04-26
US20140097879A1 (en) 2014-04-10
EP2633620A4 (en) 2015-04-01
US8519756B2 (en) 2013-08-27
CN103563249A (zh) 2014-02-05
EP2633620A2 (en) 2013-09-04

Similar Documents

Publication Publication Date Title
KR101811020B1 (ko) Pll 듀얼 에지 로크 검출기
US6856202B2 (en) Phase/frequency detector and phase lock loop circuit
US8536910B2 (en) System and method for reducing power consumption in a phased-locked loop circuit
US7646224B2 (en) Means to detect a missing pulse and reduce the associated PLL phase bump
US20040066845A1 (en) PWM controller with integrated PLL
CN110247656B (zh) 用于锁相环的损坏的时钟检测电路
US7663417B2 (en) Phase-locked loop circuit
KR20150120941A (ko) 위상 고정 루프 표시기
US6853252B2 (en) Phase-lock loop having programmable bandwidth
US7859313B2 (en) Edge-missing detector structure
US6670834B1 (en) Digital lock detect for dithering phase lock loops
KR100630342B1 (ko) 락 검출기능을 구비한 위상동기루프 회로 및 위상동기루프회로의 락 검출방법
US6982604B2 (en) CDR lock detector with hysteresis
US10530374B2 (en) Method for managing a phase-locked loop and related circuit
EP1662663A1 (en) PLL circuit
US20230006681A1 (en) Phase-locked loop slip detector
JP2005252447A (ja) ロック検出回路、ロック検出方法
US20120110365A1 (en) Method for locking frequency of usb device and usb frequency locking device
JP2016025548A (ja) Ｐｌｌ回路および半導体集積回路
US7355487B2 (en) Method for reducing phase lock time and jittering and phase lock loop using the same
JP2011009965A (ja) Ｐｌｌ回路
KR100986611B1 (ko) 저전력 주파수분할기 및 상기 주파수분할기를 구비하는저전력 위상고정루프
TWI415394B (zh) 鎖相迴路電路及其操作方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right