KR20150120941A

KR20150120941A - 위상 고정 루프 표시기

Info

Publication number: KR20150120941A
Application number: KR1020157017404A
Authority: KR
Inventors: 프레드릭 부흐; 크리스티안 알비나; 용 웬용스굴
Original assignee: 마이크로칩 테크놀로지 인코포레이티드
Priority date: 2013-02-22
Filing date: 2014-02-24
Publication date: 2015-10-28
Also published as: US9577650B2; CN105247792A; EP2959588A1; WO2014130913A8; TW201448478A; US20140240003A1; WO2014130913A1; EP2959588B1; TWI619350B; CN105247792B

Abstract

위상 고정 루프를 위한 고정 온 검출 회로는, 하나 이상의 위상 검출기로부터 제1 업 및 다운 출력들 및 제2 업 및 다운 출력들을 수신하고, 그리고 상기 제1 업 및 다운 출력들 및 상기 제2 업 및 다운 출력들로부터 상기 위상 고정 루프가 기준 클록에 얼마나 잘 고정 온되는지를 결정하도록 구성된 회로망을 포함한다.

Description

위상 고정 루프 표시기{PHASE LOCK LOOP INDICATOR}

본 출원은 2013년 2월 22일자에 출원된 미국 가출원 제61/767,980호의 이익을 청구하며, 상기 미국 가출원은 본 명세서에서 완전하게 설명된 것처럼 그 전체가 본 출원에 참조로서 통합된다.

본 발명은 위상 고정 루프들에 관한 것으로, 특히 위상 고정 루프 고정 표시기에 관한 것이다.

위상 고정 루프(PLL) 회로는 출력 신호를 생성하는 피드백 시스템으로, 출력 신호의 위상은 입력 기준 신호의 위상에 대해 일정하다. 신호들의 동기화 이외에, 위상 고정 루프는 상기 입력 주파수의 배수인 주파수를 생성할 수 있다.

예를 들어, 도 1에 전형적인 PLL 회로(100)가 도시되어 있다. PLL(100)은 위상 검출기(PFD)(102), 충전 펌프(104), 루프 필터(106) 및 VCO(108)를 포함한다. 위상 검출기(102)는 입력 신호와 피드백 신호를 비교한다. PFD(102)는 기준 신호(Fref)와 피드백 신호 간의 위상 차와 주파수 차를 검출하고, 피드백 주파수가 기준 주파수보다 뒤떨어지는지 앞서는지에 근거하여 "업"(U) 또는 "다운"(D) 제어 신호를 생성한다. 이들 "업" 또는 "다운" 제어 신호들은 VCO(108)가 더 높은 주파수 또는 더 낮은 주파수로 각각 동작할 필요가 있는지를 결정한다.

PFD(102)는 이들 "업" 또는 "다운" 신호들을 충전 펌프(104)로 출력한다. 충전 펌프(104)가 업 신호를 수신하면, 전류가 루프 필터(106)로 인입된다. 역으로, 충전 펌프(104)가 다운 신호를 수신하면, 전류가 루프 필터(106)로부터 인출된다.

루프 필터(106)는 VCO(108)를 바이어스 하는데 사용되는 제어전압으로 이들 신호들을 변환한다. 제어 전압에 근거하여, VCO(108)는 더 높은 주파수 또는 더 낮은 주파수로 발진하며, 이는 피드백 클록의 위상과 주파수에 영향을 미친다. PFD(102)가 업 신호를 만들어내면, VCO 주파수는 증가한다. 다운 신호는 VCO 주파수를 감소시킨다. VCO(108)는 기준 클록과 피드백 클록이 동일 위상 및 주파수를 가질 때 안정화한다. 루프 필터(106)는 충전 펌프로부터 글리치들을 제거하여 전압 오버슈트를 방지함으로써 지터를 필터링한다.

일부 구현들에서는, 주파수 분주기(110)가 피드백 경로에 제공된다. 네거티브 피드백 때문에, 위상 검출기(102)로부터의 에러 신호 출력은 제로에 강제로 접근할 수 있다. 이 시점에서, 피드백 분주기 출력(110)과 기준 주파수는 위상과 주파수 고정, 즉 정렬(aligned)되고, PLL은 고정으로 간주된다.

PLL 회로들은 내부 시스템 클록을 제공하기 위해 종종 집적 프로세서들 및 마이크로컨트롤러에 사용된다. 수정 또는 RC(저항기-커패시터) 컴포넌트와 같은 외부 혹은 내부 클록 결정 컴포넌트가 사용될 수 있다. 수정은 상대적으로 저 발진 주파수를 가질 수 있고, PLL 회로는 내부의 고주파 시스템 클록을 제공하기 위해 이 기본 주파수에 기본 주파수의 배수들을 곱하는데 사용된다. 하지만, PLL 회로들은 회로에 전력이 공급될 때에 즉시 안정화되지 않는다.

일부 애플리케이션들에서는, PLL이 언제 고정-온(안정화) 되는지를 아는 것이 바람직하다. 종래의 고정-온 검출기들에 의하면, PLL은 카운터들, 즉 입력 클록에 하나의 카운터 그리고 피드백 클록에 하나의 카운터의 사용을 통해 그리고 카운터들 둘 다 동일한 카운트임을 확인하여 고정 온 된 것으로 결정된다. 하지만, 하나의 카운트에 의한 누락은, 많은 상황에서는 고정-온 판정에 매우 완화된 기준이다: 희망하는 고정은 이것보다 훨씬 엄격하다.

일부 실시예에 따르면, 회로는 위상 고정 루프(PLL)의 출력 신호의 분주된 다운 버전이 언제 입력 기준 클록 신호의 주파수에 충분히 근접한 주파수를 가지는지를 표시하기 위해 제공되며, 여기서 상기 회로는 상기 PLL이 상기 입력 기준 클록에 얼마나 잘 고정 온되는지를 입증하기 위해 PLL 위상 주파수 검출기(PFD)의 출력 신호들을 평가한다.

일부 실시예에서, 상기 회로는 PFD 업 플러스 다운 펄스들(up-plus down-pulses)의 지속시간과 낫-업 플러스 낫-다운 펄스들(not-up-plus not-down-pulses)의 지속시간을 비교한다. 일부 실시예에서, 상기 회로는 상기 PFD 업 플러스 다운 펄스들이 언제 낫-업 플러스 낫-다운 펄스들의 소정 부분보다 더 작은지를 규명하도록 동작 가능하다. 일부 실시예에서, 상기 부분 크기는 상기 회로에 사용된 상기 트랜지스터들의 크기를 통해 규명된다. 일부 실시예에서, 상기 부분 크기는 디지털 입력; 특히 프로그래밍에 의해 규명된다. 일부 실시예에서, 상기 회로는 바이어스 전압을 생성시키는 전류 입력과 커패시터들로 구성된 한 세트의 CMOS 트랜지스터들에 의해 제어되는 응답 속도를 가진다. 일부 실시예에서, 상기 회로는 특성 크기와 무관하게, 임의의 CMOS 기법에 의해 사용되도록 동작 가능하다. 일부 실시예에서, 상기 회로는 스피드-업 및 슬로우-다운 펄스들을 생성하기 위해 위상 주파수 검출기를 이용하는 임의의 PLL 아키텍처에 의해 사용되도록 동작 가능하다. 일부 실시예에서, 상기 회로는 PLL를 사용하는 시스템 칩의 스타트-업 시간의 감소를 용이하게 하도록 동작 가능하다. 일부 실시예에서, 상기 회로는 상기 PLL이 고정-온을 상실했음을 검출하도록 동작 가능하고, 이에 의해 시스템 보안성을 개선한다.

실시예에 따르면, 고정 위상 루프 회로는 제1 업 및 다운 출력들을 가지는 제1 위상 검출 회로망; 제2 업 및 다운 출력들을 가지는 제2 위상 검출 회로망; 및 상기 제1 업 및 다운 출력들 및 상기 제2 업 및 다운 출력들을 수신하고, 그리고 상기 제1 업 및 다운 출력들 및 상기 제2 업 및 다운 출력들로부터 상기 위상 고정 루프가 기준 클록에 얼마나 잘 고정 온되는지를 결정하도록 구성된 고정 온 회로를 포함한다.

일부 실시예에서, 상기 제1 업 및 다운 출력들은 업 및 다운 펄스들이고 그리고 상기 제2 업 및 다운 출력들은 낫-업 및 낫-다운 펄스들이다. 일부 실시예에서, 상기 고정 온 회로는 업 플러스 다운 펄스들의 지속시간과 낫-업 플러스 낫-다운 펄스들의 지속시간을 비교하도록 구성된다. 일부 실시예에서, 상기 고정 온 회로는 상기 지속시간이 상기 기준 클록의 미리 결정된 부분보다 작을 때에는 고정이 발생했음을 결정한다. 일부 실시예에서, 상기 부분 값은 (Tvub + Tvdb) x (1 + 1xA0b + 1xA1b + 1xA2b)/8 = (Tvuu + Tvdn) x 8에 의해 결정된다. 일부 실시예에서, 정밀도 설정이 높을 때에는 제1 지속시간 동안 고정 온이 표시되는 것을 차단하고, 정밀도 설정이 낮을 때에는 제2의, 더 긴 지속시간 동안 고정 온이 표시되는 것을 차단하도록 구성된 입력 클록 사이클 카운터를 포함한다.

실시예들에 따르면, 위상 고정 루프를 위한 고정 온 검출 회로는, 하나 이상의 위상 검출기로부터 제1 업 및 다운 출력들 및 제2 업 및 다운 출력들을 수신하고, 그리고 상기 제1 업 및 다운 출력들 및 상기 제2 업 및 다운 출력들로부터 상기 위상 고정 루프가 기준 클록에 얼마나 잘 고정 온되는지를 결정하도록 구성되는 회로망을 포함한다.

일부 실시예에서, 상기 제1 업 및 다운 출력들은 업 및 다운 펄스들이고 그리고 상기 제2 업 및 다운 출력들은 낫-업 및 낫-다운 펄스들이다. 일부 실시예에서, 상기 회로망은 업 플러스 다운 펄스들의 지속시간과 낫-업 플러스 낫-다운 펄스들의 지속시간을 비교하도록 구성된다. 일부 실시예에서, 상기 회로망은 상기 지속시간이 상기 기준 클록의 미리 결정된 부분보다 작을 때에는 고정이 발생했음을 결정한다. 일부 실시예에서, 상기 부분 값은 (Tvub + Tvdb) x (1 + 1xA0b + 1xA1b + 1xA2b)/8 = (Tvuu + Tvdn) x 8에 의해 결정된다. 일부 실시예에서, 입력 클록 사이클 카운터가 제공되어 정밀도 설정이 높을 때에는 제1 지속시간 동안 고정 온이 표시되는 것을 차단하고, 정밀도 설정이 낮을 때에는 제2의, 더 긴 지속시간 동안 고정 온이 표시되는 것을 차단하도록 구성된다.

실시예들에 따르면, 위상 고정 루프에서 고정 온이 발생했음을 결정하기 위한 방법은 업 플러스 다운 펄스들의 지속시간을 낫-업 플러스 낫-다운 펄스들의 지속시간과 비교하는 것; 및 상기 지속시간이 기준 클록의 미리 결정된 부분보다 더 작을 때에는 고정이 발생했음을 결정하는 것을 포함한다.

일부 실시예에서, 상기 부분 값은 (Tvub + Tvdb) x (1 + 1xA0b + 1xA1b + 1xA2b)/8 = (Tvuu + Tvdn) x 8에 의해 결정된다. 일부 실시예에서, 상기 방법은 정밀도 설정이 높을 때에는 제1 지속시간 동안 고정 온이 표시되는 것을 차단하고, 정밀도 설정이 낮을 때에는 제2의, 더 긴 지속시간 동안 고정 온이 표시되는 것을 차단하는 것을 포함한다.

본 개시의 이들 및 다른 특징들은 첨부 도면들과 결합한 이하의 설명을 참조하면 더욱 잘 인식되고 이해될 것이다. 하지만, 다음의 설명은, 본 개시의 다양한 실시예들 및 이들의 다수의 특정 세부 사항들을 나타내지만, 예시로서 주어지고 한정하고자 하는 것이 아니라고 이해해야 한다. 많은 대체들, 수정들, 추가들 및/또는 재배열들이 본 개시의 사상을 벗어나지 않고 본 개시의 범위 내에서 행해질 수 있으며, 본 개시는 모든 이러한 대체들, 수정들, 추가들 및/또는 재배열들을 포함한다.

첨부되고 본 명세서의 일부를 형성하는 도면들은 본 개시의 특정 측면들을 묘사하기 위해 포함된다. 도면들에 도시된 특징들은 반드시 일정한 비례(scale)로 도시된 것은 아님을 유의해야 한다. 본 개시 및 그 이점들은 첨부 도면들과 결합한 이하의 설명을 참조하면 보다 완전하게 이해될 수 있을 것이며, 도면들에서 같은 참조 번호들은 동일한 기능들을 가리킨다.
도 1은 전형적인 PLL 회로의 예시의 블록도이다.
도 2는 예시의 클록 정밀 기준을 도시한다.
도 3은 실시예들에 따른 업/다운 평가부를 포함하는 예시의 PLL 회로의 블록도이다.
도 4는 실시예들에 따른 예시적인 PLL 회로의 블록도이다.
도 5는 실시예들에 따른 예시의 고정-온 회로의 블록도이다.
도 6은 실시예들에 따른 카운터 및 고정-온 블록 회로의 예시이다.
도 7은 실시예들에 따른 바이어스 생성기 회로의 예시이다.
도 8은 실시예들에 따른 고정-온 회로의 예시의 블록도이다.
도 9는 실시예들에 따른 바이어스 생성기를 구비한 예시의 고정-온 회로이다.

본 개시 및 다양한 특징들과 본 개시의 유리한 세부 사항들은 예시적이고 따라서 비제한적인, 첨부된 도면에 도시되어 있고 이하의 상세한 설명에서 열거된 실시예들을 참조하여 완전하게 설명된다. 하지만, 상세한 설명 및 특정 예시들은 바람직한 실시예들을 나타내지만, 한정을 위해서가 아니라 단지 설명을 위해서 제공되는 것으로 이해해야 한다. 알고 있는 프로그래밍 기법들, 컴퓨터 소프트웨어, 하드웨어, 운영 플랫폼들 및 프로토콜들의 설명은 상세한 개시를 불필요하게 불분명하지 않도록 생략될 수 있다. 기본적인 발명의 개념의 정신 및/또는 범위 내에서 다양한 대체, 수정, 부가 및/또는 재배열들은 본 개시로부터 동일 기술분야에서 통상의 지식을 가진 자에게는 명백해질 것이다.

다양한 실시예들에 의하면, 목적 주파수에서의 출력 클록 도착과 안정성을 표시하기 위해 출력 신호가 PLL 회로에 제공된다. 그러므로 다양한 실시예들에 의하면, 위상 고정 루프가 언제 목표 주파수에 도달했는지를 검출하고 표시하는 회로가 제공될 수 있다. 이 회로는 실제 PLL 안정화 시간보다 더 긴 지속시간으로 설정되고 그리고 또 하나의 발진기에 의해 클록킹되어야 하는 카운터를 채용하는 시스템의 필요를 제거한다. 이것은 효과적으로 시스템이 고(high) 실행 동작들에 도달하는데 필요로 하는 시간을 최소화시키고 그리고 종래의 디바이스들보다 개선된 디바이스를 제공한다.

다양한 실시예들에 따르면, 위상 고정 루프(PLL)를 사용하여 생성되는 클록이 언제 충분히 "좋은"지, 즉, 생성된 클록이 언제 충분히 안정한지와, 그리고 언제 입력 클록의 목표 배수에 충분히 가까운지가 결정된다. 이 안정성과 허용 오차 기준은 클록이 어떻게 사용되어야 하는지에 의존한다.

예시의 클록 정밀 기준이 도 2를 참고하여 보여준다. 특히, 도 2에는 클록 주기 대 시간의 플롯이 도시되어 있다. 클록 주기의 변화 값이 최종 변화 값 위의 소정의 임계 값에 도달하는 시간에, 회로들은 클록 온된 것으로 간주된다.

다양한 실시예들에 의하면, 위상 고정 루프(PLL)의 출력 주파수가 목표 출력 주파수와 얼마나 잘 매칭되는지를 평가하는 회로가 제공될 수 있다. 이것은, (스피드) 업 및 (슬로우) 다운 신호들의 크기가 정반대의 PFD 신호들(스피드 업하지 않고 슬로우 다운하지 않음)과 비교되도록 PLL의 위상 주파수 검출기(PFD) 모듈의 출력 신호들을 평가함으로써 행해질 수 있고, 그리고 나서 비율이 언제 충분히 작은 지를 평가할 수 있다. 이런 접근책은 클록 지터와 잡음이 언제 충분히 적은 지를 가늠하는 방식이다.

도 3은 실시예들에 따른 고정 검출 시스템을 구비하는 PLL 회로를 도식적으로 보여주는 간략화된 다이어그램이다. 특히 시스템(300)은 PLL(302), 업/다운 평가를 위한 고정 온 회로(305)(이하에서 보다 상세하게 설명됨) 및 필터(306)를 포함한다. 이하에서 보다 상세하게 설명되듯이, 고정 온 회로(305)는 정밀도 및 반응도 제어 입력들과 그리고 PFD(302)로부터의 업 및 다운 신호들을 수신한다.

도 4는 고정 검출 시스템을 포함하는 예시적인 PLL 회로(400)를 보다 상세하게 도시하는 도면이다. 회로(400)는 도 3의 회로(300)의 하나의 구현일 수 있다 특히, 도 4는 도 1의 위상 고정 루프 회로에 일반적으로 유사한 위상 고정 루프 회로(400)를 도시하지만, 제1 및 제2 PFD 모듈들(402a, 402b)과 같은 제1 및 제2 PFD 회로망과 고정 온 회로(405)를 포함한다. 그러므로 회로(400)에서는, PFD 모듈(402a)의 출력들이 충전 펌프(404) 및 이후에 루프 필터(405)에 제공되며, 루프 필터(405)의 출력은 VCO(408)에 제공된다. 주파수 분주기는 다시 피드백 경로에 제공될 수 있다. 이하에 보다 상세하게 설명되듯이, PFD 모듈(402a)의 업-다운 출력들(U1, D1)은 고정을 가늠하기 위해 고정 온 회로(405)에서 PFD 모듈(402b)의 업-다운 출력들(U2, D2)과 비교된다.

도 5는 예시적인 고정 온 회로(405)를 보다 상세하게 도시한다. 이 회로(405)는 고정 비교 모듈(502) 및 정밀도 모듈(504)을 포함하며, 그리고 필터(506), 히스테리시스 모듈(508) 및 출력 버퍼(510)를 포함할 수 있다.

일반적으로, 이 회로는 정밀한 값의 설정을 가능케 하고, PFD 모듈(402a)(vub, vdb) 및 PFD 모듈(402b)(vuu, vdn)의 출력들을 입력으로 수신한다. 이 출력들은 OR되고 비교된다. 즉, vuu+vdn은 고정 온을 가늠하기 위해 vub+vdb와 비교된다.

고정 온은 업/다운 펄스들(vub, vdb)의 지속시간(T)이 입력 클록 주기의 작은 부분(fraction)보다 더 작을 때에 일어나며, 이는 vuu + vdn이 vub + vdb의 작은 부분보다 더 작을 때에 일어난다.

이 회로는 제어된 전류들을 생성하는 전류 입력 모듈들(502, 504)과 커패시터들로서 구성되는 CMOS 트랜지스터들(511)에 의해 제어되는 응답 속도를 가진다. 이 회로는 고정 온 신호를 트리거하는 히스테리시스 비교기(508)를 위한 바이어스 전압을 설정한다.

일부 실시예에서, 이 부분은 accuracy<2:0> 입력을 이용하여 설정된다.

예를 들어, 일부 실시예에서, 이 부분은 (8-정밀도)/128이다. 그래서 정밀도가 6이면, 이 부분은 1/64; 즉 4MHz 입력을 위해서는 업/다운 펄스들의 평균 지속 시간이 3.9ns일 수 있다. 이하에 보다 상세하게 설명되듯이, 정확도 입력은 고정 온 검출기의 감도를 조정하는데 사용된다.

다음 수식이 적용된다:

즉, PLL은 부분 지속시간들이 일치할 때에 고정된 것으로 결정된다. 특히, 수식 1은 도 5의 캐스케이드 전류 미러의 트랜지스터들(모듈(504))로 구현된다. 이 전류들은 모듈(502)이 8:1이기 때문에, 1:1, 1:2, 1:4로 배급된다. 정밀도 비트들(A0, A1 및 A2)이 (111)일 때에는 좌측의 값이 (Tvub + Tvdb) x (1 + 1 + 2 + 4)/8 = Tvub + T vdb와 같다. 비트들이 턴오프(000)일 때에는 그 결과가 (Tvub + Tvdb) x 1/8이다. 전체 전류의 1/8이 충전하는데 더 긴 시간이 필요한 필터 커패시터 내로 흐를 것이다.

도시된 바와 같이, 회로(405)는 vub, vdb 입력들(즉, PFD 모듈(402a)(도 4)로부터의 U1, D1 입력들)과 vuu, vdn 입력들(즉, PFD2 모듈(402b)(도 4)로부터의 U2, D2 입력들)을 수신한다. 출력들 vub + vdb와 vuu + vdn은, 정밀도 회로(504)에 의해 설정된 수식 3을 구현하기 위해 회로(502)를 이용하여 비교된다.

수식 (1)의 피승수 (1 + 1xA0b + 2xA1b + 4xA2b)/8은 회로(512)를 이용하여 구현된다. 추가의 필터링(506), 히스테리시스(508), 및 버퍼링(510)이 제공될 수 있다. 도시된 실시예에서, 고정 온 출력은 고정을 표시하는 값들을 테이크온(take on)한다.

필터(모듈(506))의 출력은 아날로그 신호이다. 이 신호를 히스테리시스 비교기(508)에 인가한 후에, PLL 회로의 상태를 표시하는 디지털 고정 온 신호(lockon)가 얻어진다. 일부 실시예에서, 히스테리시스 비교기(508)는 1V보다 약간 높게 설정된 트리거 레벨(예를 들어, 트랜지스터들의 임계 전압의 약 1.5배)를 갖는다.

전압-잡음 시스템에서는, PLL은 결과적인 주기-잡음을 수정하려고 노력할 것이고, 이로써 정밀도가 너무 높게 설정되면 고정 온 회로가 고정 손실을 표시하게 할 수 있다. 달리 말하면, 고정 온 검출기는 PLL 지터 플러스 주파수 잡음이 충분히 낮음을 평가하는 회로이므로, VCO에 들어가는 전압 잡음은 고정 온 검출기로 하여금 PLL이 고정되지 않은 것으로 간주하도록 하는데 충분한 주파수 변동들을 야기할 수 있다. 이 영역에서 유연해지기 위해서, 고정 온 검출기를 덜 민감해지게 하는 것을 허용하도록 정밀도 입력이 제공될 수 있다.

특히, 정밀도 설정(즉, 곱셈 인자(A))이 낮을 때에, PLL이 고정 온을 달성하도록 슬립되면 일부 거짓의 고정 온 표시들이 얻어질 수 있다. 하지만, 곱셈 인자가 높고 그리고 PFD로의 피드백이 느릴 때에는 내부 아날로그 고정 온 신호는 "웨이베리"(wavery), 즉 천이하는 동안에 업 및 다운으로 움직일 수 있으며, 그 결과 부적당한 고정 온 표시가 될 수 있다.

좀 더 구체적으로 말하면, 위에서 논의한 바와 같이, 고정 온 검출이 일어나면, 위상 검출기 출력들의 펄스 폭이 비교되고, 그리고 이 값이 PLL 입력 클록(Fref)의 소정 부분보다 작을 때에는 그 회로는 "고정"된다. 부분 값을 결정하는 수식은 다음과 같다:

A0, A1, 및 A2는 정밀도 설정 비트들이다. 4MHz 입력 클록에 있어서 모든 비트들이 턴온(111)일 때, PLL 고정 온이 발생하기 위해서 업/다운 펄스들 폭이 3.9ns보다 작아야 한다. 지터 및 주파수 잡음 때문에, 정밀도가 너무 낮게(000) 설정되면 거짓의 PLL 고정 검출이 일어날 수 있다.

다양한 실시예들에 의하면, 이것을 극복하기 위해서, 정밀도 설정이 높을 때에는 제1 지속시간 동안 고정 온이 표시되는 것을 차단하고 그리고 정밀도 설정이 낮을 때에는 제2의, 즉 더 긴 지속시간 동안 고정 온이 표시되는 것을 차단하는 입력 클록 사이클 카운터가 제공될 수 있다. 일부 실시예에서는, 정밀도 설정이 높을 때에는 고정 온이 64 클록 사이클 동안 차단되고, 정밀도 설정이 낮을 때에는 고정 온이 128 클록 사이클 동안 차단된다.

카운터는 도 6에 도시된 바와 같이 4개의 비트 리플 카운터(602)로서 구현될 수 있다. 특히, 리플 카운터(602)는 스테이지들(604, 606, 608, 610)을 포함하고 입력들로서 recklin, reset, vdd16rc 및 vssrc를 수신한다. 이 회로는 입력들로서 acc2 정밀도 신호와 locka 신호를 더 수신한다. D 플립플롭(604)(리셋/클록 모드에서 데이터 = 1임)은 차단 신호를 제공하는데 사용된다. 정밀도 신호(acc2)의 최상위 비트(MSB)(A)는 고정 온 신호를 차단하는데 어느 카운트가 사용될지를 선택하기 위해 사용된다.

도 6의 회로(601)는 입력에서 2개의 고정 온 신호들, 즉 도 5의 회로에 의해 생성되는 아날로그 신호(locka)와 내장된 리플 카운터(602)의 출력 신호를 비교한다. 도시된 실시예에서, 리플 카운터(602)는 정밀도 설정의 MSB(최상위 비트) 비트 A2에 근거하여 디지털 고정 신호를 생성할 것이다. 일부 실시예에서, 이 비트가 "1"로 설정되면, 입력 클록(Fref)이 128에 의해 분주된 후에 이 신호가 생성될 것이고, 이 비트가 "0"로 설정되면, 입력 클록(Fref)이 256에 의해 분주된 후에 이 신호가 생성될 것이다. 추가로, 신호 bypassctr(bypo88ctr)로 인해, 사용자는 내장된 카운터를 사용할 것인지 아닌지를 판정할 수 있으며, 이 경우에 아날로그 신호(locka)만이 PLL의 고정 온 상태를 결정할 것이다.

이제 도 7을 보면, 일부 실시예는 내부의 PLL 서브-모듈들, 즉 충전 펌프(404) 및 고정 온 검출 회로(405)에 전류들을 제공하기 위한 바이어스 생성기(700)를 제공할 수 있다. 도시된 실시예에서, 바이어스 생성기는 좌측에 스타트-업 회로, 즉 I36 저항기 및 #2a, #2b 트랜지스터들을 이용하는 NMOS 캐스코드 셀프-바이어스 생성기와, 우측에는 #1a, #1b 트랜지스터를 이용하는 PMOS 캐스코드 전류 미러를 포함하여, 출력 전류들(vnbias 및 vnbiasio)을 생성한다. 이들 출력 전류는 동일 트랜지스터 비율을 가지므로, 동일 값을 가진다. 셀프-바이어스된 전류 생성기는 쌍-안정(bi-stable)이어서 그러므로 소망하는 모드에서 동작을 보증하기 위해 스타트-업 회로를 필요로 한다. 저항기(I37)는 출력 PMOS 캐스코드 미러가 필요로 하는 바이어스 전압을 제공한다. 추가로, 도시된 실시예에서, 칩의 스탠바이 전류 소비를 최소화하기 위해 PLL이 사용되지 않을 때에 이 모듈의 완전한 턴오프를 가능케 하도록, 이 회로는 2개의 상보성의 전력-다운 신호들(pdwnhb 및 pdwnh)을 갖는다.

도 8은 실시예들에 따른 위상 고정 루프를 보다 상세하게 도시한다. 도시된 바와 같이, 위상 고정 루프(800)는 PFD1(802a), PFD2(802b), 고정 온 회로(805), 리플 카운터(806), 충전 펌프 및 필터(804), VCO(808), 주파수 분주기(810)뿐만 아니라 바이어스 생성기(814), 바이어스 생성기(814)를 바이패스 또는 턴오프하는데 사용될 수 있는 추가 회로망(812)을 포함한다.

마지막으로, 도 9는 바이어스 생성기를 위한 추가의 전류원 구성을 보여주는 고정 온 회로의 또 하나의 구현을 도시한다.

본 발명은 그 특정 실시예들에 관하여 개시되었지만, 이 실시예들은 단지 예로서, 본 발명을 한정하지 않는다. 식별항목 [요약서] 및 [과제의 해결 수단]의 설명을 포함하는 본 발명의 개시된 실시예들의 설명은 총망라하려는 것이 아니고 또한 본 명세서에 개시된 정확한 형태들로 본 발명을 제한하려는 것은 아니다(그리고 특히, 식별항목 [요약서] 및 [과제의 해결 수단] 내에 임의의 특정 실시예, 특징 또는 기능을 포함시키는 것은 본 발명의 범위를 이러한 실시예, 특징 또는 기능으로 한정하려는 것은 아니다). 오히려, 그러한 설명은 식별항목 [요약서] 및 [과제의 해결 수단]에 설명된 임의의 이러한 실시예, 특징 또는 기능을 포함하는 임의의 개시된 특정 실시예, 특징 또는 기능으로 본 발명을 한정함 없이, 이 기술분야의 당업자에게 본 발명을 이해할 자료(context)를 제공하기 위하여 예시적인 실시예들, 특징들 또는 기능들을 설명하려는 것이다.

본 발명의 특정 실시예들 및 예들은 여기서는 단지 예시의 목적으로 본 명세서에 설명되었지만, 관련 기술분야의 당업자들이라면 인식하고 이해할 다양한 균등적 개량들이 본 발명의 사상 및 범위 내에서 가능하다. 나타낸 바와 같이, 이 개량들은 본 발명의 예시적인 실시예들의 전술한 설명을 고려하여 본 발명에 대해 행해질 수 있으며, 본 발명의 사상 및 범위 내에 포함되어야 한다. 따라서, 본 발명은 그 특정 실시예들을 참조하여 여기에 설명되었지만, 일정 범위의 개량, 다양한 변경들 및 대체들이 전술한 개시들 내에서 이루어지며, 그리고 일부 경우들에는 본 발명의 실시예들의 몇몇 특징들은 개시된 본 발명의 범위 및 사상을 벗어나지 않고 다른 특징들을 대응하여 사용하지 않고 채용될 것이라고 인식될 것이다. 그러므로, 많은 개량들이, 특정 상황 또는 재료를 본 발명의 본질적인 범위 및 사상에 맞추어 이루어질 수 있다.

본 명세서 전체에 걸쳐, "일 실시예", "실시예", 또는 "특정 실시예" 또는 유사한 용어를 언급하는 것은 상기 실시예와 관련하여 기술된 특정한 특징, 구조, 또는 특성이 적어도 하나의 실시예에 포함되며 모든 실시예들에 반드시 존재하는 것은 아님을 의미한다. 따라서, 본 명세서 전체에 걸쳐 여러 곳에 "일 실시예에서", "실시예에서", 또는 "특정 실시예에서"의 문구들 또는 유사한 용어가 각각 사용되는 것은 반드시 동일한 실시예를 언급하는 것은 아니다. 게다가, 임의의 특정 실시예의 특정한 특징들, 구조들, 또는 특성들은 임의의 적당한 방법으로 하나 이상의 다른 실시예들과 결합될 수 있다. 본 명세서에서 설명되고 예시된 실시예들의 다른 변경들 및 개량들이 본 개시의 교시들을 고려하여 가능하고 그리고 본 발명의 사상 및 범위의 일부분으로 여겨져야 한다고 이해해야 한다.

본 명세서의 설명에서, 본 발명의 실시예들의 완전한 이해를 제공하기 위해 컴포넌트들 및/또는 방법들의 예들과 같은 다수의 특정한 상세가 제공된다. 하지만, 관련 기술의 통상의 지식을 가진 자는 하나 이상의 특정한 상세 없이도 실시예가 실시될 수 있거나, 또는 다른 장치들, 시스템들, 조립체들, 방법들, 컴포넌트들, 재료들, 및/또는 일부분들 등을 써서 실시될 수 있다고 인식할 것이다. 다른 예들에 있어서는, 잘 알려진 구조들, 컴포넌트들, 시스템들, 재료들, 또는 동작들은 본 발명의 실시예들의 특징들을 애매하게 하지 않기 위해 구체적으로 제시되지 않거나 상세하게 설명되지 않는다. 본 발명은 특정 실시예를 이용하여 예시될 수 있지만, 이 예시는 본 발명을 임의의 특정 실시예로 한정하지 않으며, 또한 이 기술 분야의 당업자는 추가 실시예들이 쉽게 이해될 수 있고 또한 본 발명의 일부이다고 인식할 것이다.

본 명세서에서 사용된 바와 같은, "포함한다", "포함하는", "가진다", "갖는" 또는 이들의 임의의 다른 변형의 용어들은 비-배타적으로 포함(non-exclusive inclusion)하는 것을 의미한다. 예를 들어, 컴포넌트들의 리스트를 포함하는 프로세스, 제품, 물건, 또는 장치는 반드시 그 컴포넌트들만으로 제한되는 것은 아니라, 명시적으로 나열되지 않았거나 이러한 프로세스, 제품, 물건, 또는 장치에 고유한 다른 컴포넌트들을 포함할 수 있다.

또한, 본 명세서에 사용된 "또는"의 용어는 달리 지적되지 않는다면 일반적으로 "및/또는"을 의미한다. 예를 들어, 조건 A 또는 B는 다음 중 어느 하나에 의해 만족된다: A가 참이고(또는 존재하고) B는 거짓이다(또는 존재하지 않는다), A가 거짓이고(또는 존재하지 않고) B가 참이다(또는 존재한다), 및 A와 B는 둘 다 참이다(또는 존재한다). 다음에 오는 청구범위를 포함하여 본 명세서에서 사용된 바와 같은, 선행 용어의 부정관사 "a" 또는 "an"(그리고 선행 기초가 "a"나 "an"일 때의 정관사 "the(상기)")는 청구범위 내에서 분명하게 달리 지적되지 않는다면 (즉, 참조 기호 "a" 또는 "an"이 단지 단수만을 혹은 복수만을 명확하게 가리킨다고 지적되지 않는다면) 이러한 용어의 단수 및 복수를 둘 다 포함한다. 또한, 본 명세서의 상세한 설명에서 그리고 다음의 청구범위 전체에 걸쳐 사용된 바와 같은, "in(내(內))"의 의미는 문맥이 명확하게 달리 표시하지 않는 한 "in" 및 "on(상(上))"을 포함한다.

도면들/도표들에 도시된 하나 이상의 요소들은 더 분리되거나 집적되는 방식으로 또한 구현될 수 있고 특정 애플리케이션에 따라 유용하며, 또는 특정 경우들에서는 작동 불능으로 제거되거나 렌더링될 수 있다고 인식될 것이다. 또한, 도면들에 도시된 임의의 신호 화살표들은 달리 특별히 언급되지 않는 한, 단지 예시로서 고려되어야 하고 이들로 한정되지 않는다.

Claims

위상 고정 루프(PLL)의 출력 신호의 분주된 다운 버전이 언제 입력 기준 클록 신호의 주파수에 충분히 근접한 주파수를 가지는지를 표시하는 회로로서,
상기 회로는 상기 PLL이 상기 입력 기준 클록에 얼마나 잘 고정 온되는지를 입증하기 위해 PLL 위상 주파수 검출기(PFD)의 출력 신호들을 평가하는, 회로.
제1항에 있어서,
상기 회로는 PFD 업 플러스 다운 펄스들(up-plus down-pulses)의 지속시간과 낫-업 플러스 낫-다운 펄스들(not-up-plus not-down-pulses)의 지속시간을 비교하는, 회로.
제1항에 있어서,
상기 회로는 상기 PFD 업 플러스 다운 펄스들이 언제 낫-업 플러스 낫-다운 펄스들의 소정 부분보다 더 작은지를 규명하도록 동작 가능한, 회로.
제3항에 있어서,
상기 부분 크기는 상기 회로에 사용된 상기 트랜지스터들의 크기를 통해 규명되는, 회로.
제3항에 있어서,
상기 부분 크기는 디지털 입력; 특히 프로그래밍에 의해 규명되는, 회로.
제1항에 있어서,
상기 회로는 바이어스 전압을 생성시키는 전류 입력 및 커패시터들로 구성된 한 세트의 CMOS 트랜지스터들에 의해 제어되는 응답 속도를 가지는, 회로.
제1항에 있어서,
상기 회로는 특성 크기와 무관하게, 임의의 CMOS 기법에 의해 사용되도록 동작 가능한, 회로,
제1항에 있어서,
상기 회로는 스피드-업 및 슬로우-다운 펄스들을 생성하기 위해 위상 주파수 검출기를 이용하는 임의의 PLL 아키텍처에 의해 사용되도록 동작 가능한, 회로.
제1항에 있어서,
상기 회로는 PLL를 사용하는 시스템 칩의 스타트-업 시간의 감소를 용이하게 하도록 동작 가능한, 회로.
제1항에 있어서,
상기 회로는 상기 PLL이 고정-온을 상실했음을 검출하도록 동작 가능하고, 이에 의해 시스템 보안성을 개선하는, 회로.
제1 업 및 다운 출력들을 가지는 제1 위상 검출 회로망;
제2 업 및 다운 출력들을 가지는 제2 위상 검출 회로망; 및
상기 제1 업 및 다운 출력들 및 상기 제2 업 및 다운 출력들을 수신하고, 그리고 상기 제1 업 및 다운 출력들 및 상기 제2 업 및 다운 출력들로부터 상기 위상 고정 루프가 기준 클록에 얼마나 잘 고정 온되는지를 결정하도록 구성된 고정 온 회로를 포함하는, 고정 위상 루프 회로.
제11항에 있어서,
상기 제1 업 및 다운 출력들은 업 및 다운 펄스들이고 그리고 상기 제2 업 및 다운 출력들은 낫-업 및 낫-다운 펄스들인, 고정 위상 루프 회로.
제12항에 있어서,
상기 고정 온 회로는 업 플러스 다운 펄스들의 지속시간과 낫-업 플러스 낫-다운 펄스들의 지속시간을 비교하도록 구성되는, 고정 위상 루프 회로.
제11항에 있어서,
상기 고정 온 회로는 상기 지속시간이 상기 기준 클록의 미리 결정된 부분보다 작을 때에는 고정이 발생했음을 결정하는, 고정 위상 루프 회로.
제14항에 있어서,
상기 부분 값은 다음에 의해 결정되는, 고정 위상 루프 회로.
제11항에 있어서,
정밀도 설정이 높을 때에는 제1 지속시간 동안 고정 온이 표시되는 것을 차단하고, 정밀도 설정이 낮을 때에는 제2의, 더 긴 지속시간 동안 고정 온이 표시되는 것을 차단하도록 구성된 입력 클록 사이클 카운터를 더 포함하는, 고정 위상 루프 회로.
위상 고정 루프를 위한 고정 온 검출 회로로서,
하나 이상의 위상 검출기로부터 제1 업 및 다운 출력들 및 제2 업 및 다운 출력들을 수신하고, 그리고 상기 제1 업 및 다운 출력들 및 상기 제2 업 및 다운 출력들로부터 상기 위상 고정 루프가 기준 클록에 얼마나 잘 고정 온되는지를 결정하도록 구성되는 회로망을 포함하는, 고정 온 검출 회로.
제17항에 있어서,
상기 제1 업 및 다운 출력들은 업 및 다운 펄스들이고 그리고 상기 제2 업 및 다운 출력들은 낫-업 및 낫-다운 펄스들인, 고정 온 검출 회로.
제18항에 있어서,
상기 회로망은 업 플러스 다운 펄스들의 지속시간과 낫-업 플러스 낫-다운 펄스들의 지속시간을 비교하도록 구성되는, 고정 온 검출 회로.
제17항에 있어서,
상기 회로망은 상기 지속시간이 상기 기준 클록의 미리 결정된 부분보다 작을 때에는 고정이 발생했음을 결정하는, 고정 온 검출 회로.
제20항에 있어서,
상기 부분 값은 다음에 의해 결정되는, 고정 온 검출 회로.
제17항에 있어서,
정밀도 설정이 높을 때에는 제1 지속시간 동안 고정 온이 표시되는 것을 차단하고, 정밀도 설정이 낮을 때에는 제2의, 더 긴 지속시간 동안 고정 온이 표시되는 것을 차단하도록 구성된 입력 클록 사이클 카운터를 더 포함하는, 고정 온 검출 회로.
위상 고정 루프에서 고정 온이 발생했음을 결정하기 위한 방법으로서,
업 플러스 다운 펄스들의 지속시간을 낫-업 플러스 낫-다운 펄스들의 지속시간과 비교하는 것; 및
상기 지속시간이 기준 클록의 미리 결정된 부분보다 더 작을 때에는 고정이 발생했음을 결정하는 것을 포함하는, 고정 온 발생 결정 방법.
제23항에 있어서,
상기 부분 값은 다음에 의해 결정되는, 고정 온 발생 결정 방법.
제23항에 있어서,
정밀도 설정이 높을 때에는 제1 지속시간 동안 고정 온이 표시되는 것을 차단하고, 정밀도 설정이 낮을 때에는 제2의, 더 긴 지속시간 동안 고정 온이 표시되는 것을 차단하는 것을 더 포함하는, 고정 온 발생 결정 방법.