CN108566197B - 一种双反馈的延迟锁相环 - Google Patents

Abstract

本发明公开了一种双反馈的延迟锁相环，包括相位检测模块、延迟模块、控制模块和选择模块；所述相位检测模块的三个输入端口分别连接参考时钟、反馈时钟Ⅰ和反馈时钟Ⅱ，相位状态输出端口连接所述控制模块的输入端口；所述控制模块的输出端口连接所述选择模块的输入端口Ⅰ；所述延迟模块的输入端口连接所述参考时钟，所述延迟模块的输出端口连接所述选择模块的输入端口Ⅱ；所述选择模块的输出端口输出选择后的时钟。本发明提供的一种双反馈的延迟锁相环，基于2π相位时钟和2π滞后相位时钟作为双反馈时钟的新型相位检测结构，提高了相位检测模块的抗错误能力，从而提高了延迟锁相环的可靠性。

Description

一种双反馈的延迟锁相环

技术领域

本发明涉及集成电路涉及领域，具体涉及一种双反馈的延迟锁相环。

背景技术

随着CMOS集成电路工艺的发展，时钟电路在数字和模拟集成电路设计中都具有非常重要的作用。但PLL(Phasel Locked Loop)锁相环基本上都是采用模拟电路设计完成的，电路的噪声问题较大，而且电路设计难度大，可复用性差。DLL(Delay Locked Loop)延迟锁定回路尤其是全数字的DLL电路由于其基于数字逻辑完成，电路噪声性能较好，而且电路可复用性强，应用越来越广泛。

而且在一些电路设计中，不仅对时钟频率提出严格要求更对时钟的相位也十分关注。比如，在TDC中等相位差时钟是进行时间测量的一个重要部分；在SDRAM中，要求输入时钟和输出时钟的相位严格相等。在对相位有要求的领域，延迟锁相环的作用就越发突出。但延迟锁相环电路中的延迟模块受外界影响，在传输过程中占空比受到影响，极易导致延迟锁相环失锁，延迟锁相环不能正常工作。

发明内容

本发明所要解决的技术问题为提供一种双反馈的延迟锁相环，针对相位检测模块进行了改进，提出基于2π相位时钟和2π滞后相位时钟作为双反馈时钟的新型相位检测结构，基于双反馈结构提高了相位检测模块的抗错误能力，从而提高了延迟锁相环的可靠性。

为了实现上述目的，本发明采用如下技术方案：一种双反馈的延迟锁相环，包括相位检测模块、延迟模块、控制模块和选择模块；所述相位检测模块包括三个输入端口和相位状态输出端口，其中，所述相位检测模块的三个输入端口分别连接参考时钟、反馈时钟Ⅰ和反馈时钟Ⅱ，其中，反馈时钟Ⅰ为2π相位时钟，反馈时钟Ⅱ为2π相位滞后时钟，相位状态输出端口连接所述控制模块的输入端口；所述控制模块的输出端口连接所述选择模块的输入端口Ⅰ，用于向所述选择模块输出控制字；所述延迟模块的输入端口连接所述参考时钟，所述延迟模块的输出端口连接所述选择模块的输入端口Ⅱ，用于向所述选择模块输出延迟时钟；所述选择模块的输出端口输出选择后的时钟；控制模块根据相位检测模块的输出结果调整各个相位对应的控制字，选择模块根据控制模块输出的控制字将对应的延时时钟选择为对应相位的结果输出。

进一步地，所述相位检测模块包括相位检测单元Ⅰ、相位检测单元Ⅱ和相位控制单元，所述相位检测单元Ⅰ的输入口分别连接参考时钟和反馈时钟Ⅰ，所述相位检测单元Ⅰ的输出口连接所述相位控制单元，输出参考时钟和反馈时钟Ⅰ的相位状态；所述相位检测单元Ⅱ的输入口分别连接参考时钟和反馈时钟Ⅱ，所述相位检测单元Ⅱ的输出口连接所述相位控制单元，输出参考时钟和反馈时钟Ⅱ的相位状态；所述相位检测单元输出反馈时钟Ⅰ和参考时钟的准确相位状态。

进一步地，所述相位检测单元输出三种相位检测结果，分别对应反馈时钟Ⅰ延后于参考时钟、反馈时钟Ⅰ超前于参考时钟、反馈时钟Ⅰ与参考时钟同步。

进一步地，当所述相位检测单元Ⅰ检测到反馈时钟Ⅰ和参考时钟同相，且相位检测单元Ⅱ检测到反馈时钟Ⅱ滞后于参考时钟或者与参考时钟同相，则所述相位控制单元输出结果为反馈时钟Ⅰ与参考时钟同步。

进一步地，当所述相位检测单元Ⅰ检测到反馈时钟Ⅰ和参考时钟同相，且相位检测单元Ⅱ检测到反馈时钟Ⅱ超前于参考时钟，则所述相位控制单元输出结果为反馈时钟Ⅰ超前于参考时钟，此时，所述控制模块输出的控制字减小。

进一步地，当所述相位检测单元Ⅰ检测到反馈时钟Ⅰ超前于参考时钟则所述相位控制单元输出结果为反馈时钟Ⅰ超前于参考时钟，此时，所述控制模块输出的控制字减小。

进一步地，当所述相位检测单元Ⅰ检测到反馈时钟Ⅰ滞后于参考时钟，则所述相位控制单元输出结果为反馈时钟Ⅰ滞后于参考时钟，此时，所述控制模块输出的控制字增大。

进一步地，所述反馈时钟Ⅰ和反馈时钟Ⅱ为相邻的相位时钟。

进一步地，所述参考时钟为外部输入的标准稳定频率的周期方波信号。

进一步地，所述延迟模块中包括N个相同的延迟单元，所述相位检测单元的精度调节可以通过改变延迟单元数量或者调整延迟单元的供电电压进行调节，其中，N为大于等于1的整数。

本发明的有益效果为：现有技术中由于延迟锁相环中延时模块在不同环境下传输过程中时钟的占空比会发生变化，导致相位检测模块相位检测出错，导致延迟锁相环无法正常工作。本专利针对这种情况，提出一种双反馈高可靠的新型延迟锁相环结构，主要是针对相位检测模块进行了改进，提出基于2π相位时钟和2π滞后相位时钟作为双反馈时钟的新型相位检测结构，基于双反馈结构提高了相位检测模块的抗错误能力，从而提高了延迟锁相环的可靠性。

附图说明

图1为本发明一种双反馈的延迟锁相环的框架示意图。

图2为本发明相位检测模块的结构示意图。

图3为本发明实施例1中一种双反馈的延迟锁相环对应的结构图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明的具体实施方式做进一步的详细说明。

如附图1所示，本发明提供的一种双反馈的延迟锁相环，包括相位检测模块、延迟模块、控制模块和选择模块；相位检测模块包括三个输入端口和相位状态输出端口，其中，相位检测模块的三个输入端口分别连接参考时钟CLK_REF、反馈时钟ⅠCLK_FB-1和反馈时钟ⅡCLK_FB-2，反馈时钟ⅠCLK_FB-1为2π相位时钟，反馈时钟ⅡCLK_FB-1为2π相位滞后时钟，且反馈时钟Ⅰ和反馈时钟Ⅱ为相邻的相位时钟，参考时钟为外部输入的标准稳定频率的周期方波信号；相位状态输出端口连接控制模块的输入端口，相位检测单元输出三种相位检测结果，分别对应反馈时钟Ⅰ延后于参考时钟、反馈时钟Ⅰ超前于参考时钟、反馈时钟Ⅰ与参考时钟同步。控制模块的输出端口连接选择模块的输入端口Ⅰ，用于向选择模块输出至少一个控制字；延迟模块的输入端口连接参考时钟，延迟模块的输出端口连接选择模块的输入端口Ⅱ，用于向选择模块输出至少一个延迟时钟；选择模块的输出端口输出选择后的时钟，包括反馈时钟ⅠCLK_FB-1、反馈时钟ⅡCLK_FB-2和其余相位时钟；控制模块根据相位检测模块的输出结果调整各个相位对应的控制字，选择模块根据控制模块输出的控制字将对应的延时时钟选择为对应相位的结果输出。

其中，本发明中延迟模块中包括N个相同的延迟单元，相位检测单元的精度调节可以通过改变延迟单元数量或者调整延迟单元的供电电压进行调节，其中，N为大于等于1的整数。

值得说明的是：本发明中相位检测模块有三个输入端口和三个输出端口，一个输入端口与参考时钟相连，其中参考时钟为外部输入的标准稳定频率的周期方波信号，另外两个输入端口与反馈时钟ⅠCLK_FB-1和反馈时钟ⅡCLK_FB-2连接，反馈时钟ⅠCLK_FB-1为2π相位时钟，反馈时钟ⅡCLK_FB-1为2π相位滞后时钟，且反馈时钟Ⅰ和反馈时钟Ⅱ为相邻的相位时钟。其中相位检测模块主要比较参考时钟和反馈时钟Ⅰ的相位相对状态，而参考时钟和反馈时钟Ⅱ的比较结果作为辅助状态。

如附图2所示，本发明中相位检测模块包括相位检测单元Ⅰ、相位检测单元Ⅱ和相位控制单元，相位检测单元Ⅰ的输入口分别连接参考时钟和反馈时钟Ⅰ，相位检测单元Ⅰ的输出口连接相位控制单元，输出参考时钟和反馈时钟Ⅰ的相位状态，其中，参考时钟和反馈时钟Ⅰ的相位状态包括三种：反馈时钟Ⅰ超前于参考时钟，反馈时钟Ⅰ与参考时钟同相，反馈时钟Ⅰ滞后于参考时钟；相位检测单元Ⅱ的输入口分别连接参考时钟和反馈时钟Ⅱ，相位检测单元Ⅱ的输出口连接相位控制单元，输出参考时钟和反馈时钟Ⅱ的相位状态，其中，参考时钟和反馈时钟Ⅱ的相位状态包括三种：反馈时钟Ⅱ超前于参考时钟，反馈时钟Ⅱ与参考时钟同相，反馈时钟Ⅱ滞后于参考时钟；相位控制单元包括6个输入端口和3个输出端口，6个输入端口分别于相位检测单元Ⅰ和相位检测单元Ⅱ的输出口连接，通过对比6个输入端口的输入结果得到准确的2π相位时钟和参考时钟的相位状态结果。

具体来说，当相位检测单元Ⅰ和相位检测单元Ⅱ得到的状态分别为：反馈时钟Ⅰ即2π相位时钟与反馈时钟同相，且反馈时钟Ⅱ及2π相位滞后时钟滞后于参考时钟或者和参考时钟同相，则说明反馈时钟Ⅰ即2π相位时钟与反馈时钟确实同相。当相位控制单元检测到上述两种情况对应的相位检测单元输出结果时，最终整个相位检测单元输出锁定状态，整个延迟锁相环的控制模块控制字保持不变，整个延迟锁相环的所有节点保持稳定不变。

当相位检测单元Ⅰ和相位检测单元Ⅱ得到的状态分别为：反馈时钟Ⅰ即2π相位时钟与反馈时钟同相，且反馈时钟Ⅱ即2π相位滞后时钟超前于参考时钟，则说明2π相位时钟与反馈时钟由于占空比问题出现鉴相错误，此时正确的相位状态为2π相位时钟超前于反馈时钟。当相位控制模块检测到这种情况对应的相位检测子模块输出结果时，整个相位检测模块输出超前状态指示，整个延迟锁相环结构的控制模块控制字减小。

当相位检测单元Ⅰ和相位检测单元Ⅱ得到的状态分别为：反馈时钟Ⅰ即2π相位时钟超前于反馈时钟，无论2π相位滞后时钟与参考时钟是哪种相位状态，都说明2π相位时钟超前于反馈时钟。当相位控制模块检测到这种情况对应的相位检测子模块输出结果时，整个相位检测模块输出超前状态指示，整个延迟锁相环结构的控制模块控制字减小。

当相位检测单元Ⅰ和相位检测单元Ⅱ得到的状态分别为：反馈时钟Ⅰ即2π相位时钟滞后于反馈时钟，都说明2π相位时钟滞后于反馈时钟。当相位控制模块检测到这种情况对应的相位检测子模块输出结果时，整个相位检测模块输出滞后状态指示，整个延迟锁相环结构的控制模块控制字增大。

实施例1

附图3给出了一个基于图1的i＝4，k＝300，m＝7的4相位的DLL结构示意图，其中所有模块的触发沿均为上升沿，本实施例中我们采用Ci[m:0]表示Ci对应的的二进制表述，且m+1表示Ci对应的二进制表述的位数，当i-4时，本实施例取m＝7。。

延迟时间由大到小对应的时钟依次为CLK_OUT[4]、CLK_OUT[3]、CLK_OUT[2]和CLK_OUT[1]，这4个时钟对应的控制字依次为C4[7:0]、C3[7:0]、C2[7:0]和C1[7:0]，则CLK[4]即为反馈时钟Ⅰ，也就是2π相位时钟CLK_FB-1，CLK[3]即为反馈时钟Ⅱ，也就是2π相位滞后时钟CLK_FB-2。

其中C4[7:0]、C3[7:0]、C2[7:0]和C1[7:0]始终保持以下关系：

C1[7:0]＝C4[7:0]/4；

C2[7:0]＝(2*C4[7:0])/4；

C2[7:0]＝(3*C4[7:0])/4。

其中选择模块的输入输出始终保持以下关系：

CLK_OUT[4]＝CLK_D[a4]；

CLK_OUT[3]＝CLK_D[a3]；

CLK_OUT[2]＝CLK_D[a2]；

CLK_OUT[1]＝CLK_D[a1]；

其中a4、a3、a2和a1始终满足以下关系：

a1＝C1[7:0]；

a2＝C2[7:0]；

a3＝C3[7:0]；

a4＝C4[7:0]；

且a4、a3、a2和a1均满足a4、a3、a2和a1∈[0,300].

请继续参阅图2，CLK_FB-1为2π相位时钟，CLK_FB-2为2π相位滞后时钟，CLK_REF为参考时钟。

相位检测单元Ⅰ的相位检测结果依次为UP0、DN0和LOCK0，相位检测单元Ⅱ的相位检测结果依次为UP1、DN1和LOCK1，其中UP0和UP1为CLK_FB-1和CLK_FB-2滞后于CLK_REF，DN0和DN1为CLK_FB-1和CLK_FB-2超前于CLK_REF，LOCK0和LOCK1为CLK_FB-1和CLK_FB-2和CLK_REF同相。

在DLL工作时，相位检测模块所有的可能情况对应的DLL工作模式如下：

当UP0＝1，DN0＝0时，只可能CLK_FB-1滞后于CLK_REF，此时不管UP1、DN1和LOCK1为何种情况，CLK_FB-1都没有达到2π相位。当检测到UP0＝0，相位控制单元控制最终的相位检测结果UP＝1，DN＝0，LOCK＝0。此时，CTRL模块将C4[7:0]增大，相应的C1[7:0]、C2[7:0]、C3[7:0]也会增大，选择模块根据增大后的C4[7:0]、C3[7:0]、C2[7:0]和C1[7:0]选择输出对应的CLK[4]、CLK[3]、CLK[2]和CLK[1]。

当DN0＝1，UP0＝0时，CLK_FB-1超前于CLK_REF，此时不管UP1、DN1和LOCK1为何种情况，CLK_FB-1都没有达到2π相位。当检测到DN0＝0，相位控制单元控制最终的相位检测结果DN＝1，UP＝0，LOCK＝0。此时，控制模块将C4[7:0]减小，相应的C1[7:0]、C2[7:0]、C3[7:0]也会减小，选择模块根据减小后的C4[7:0]、C3[7:0]、C2[7:0]和C1[7:0]选择输出对应的CLK[4]、CLK[3]、CLK[2]和CLK[1]。

当DN0＝1,UP1＝1时，CLK_FB-1和CLK_REF的状态无法确定，此种情况出现在CLK_FB-1的相位为π时。由于CLK_FB-2滞后于CLK_FB-1，则CLK_FB-2的相位小于π，相位检测单元Ⅱ的输出结果只能是DN1＝1，UP1＝0，LOCK1＝0，此时相位控制单元判定CLK_FB-1超前于CLK_REF，输出DN＝1，UP＝0，LOCK＝0。

当LOCK0＝1，存在以下2种情况：

CLK_FB-1和CLK_REF同相；

CLK_FB-1相位接近π且占空比小于50％。

此时需要分别判断相位检测单元的相位检测结果UP1、DN1和LOCK1。

当UP1＝1时，说明CLK_FB-2滞后于CLK_REF即CLK_FB-2滞后于CLK_FB-1，而此时LOCK0＝1只能对应CLK_REF0与CLK_REF同相，可以认为CLK_FB-1达到2π相位，此时相位控制单元输出结果LOCK＝1，UP＝0，DN＝0，相应的C1[7:0]、C2[7:0]、C3[7:0]保持不变。

当LOCK1＝1时，说明CLK_FB-2和CLK_REF同相，CLK_FB-2和CLK_FB-1之间的延时小于相位检测模块的分辨率时，会出现这种情况，此时也可以判断CLK_FB-2达到2π相位，此时相位控制单元输出结果LOCK＝1，UP＝0，DN＝0，相应的C1[7:0]、C2[7:0]、C3[7:0]保持不变。

当DN1＝1时，说明CLK_FB-2超前于CLK_REF，而CLK_RB1滞后于CLK_FB-1，此时只可能CLK_FB-1相位接近π且占空比小于50％。此时，CTRL模块将C4[7:0]减小，相应的C1[7:0]、C2[7:0]、C3[7:0]也会减小，选择模块根据减小后的C4[7:0]、C3[7:0]、C2[7:0]和C1[7:0]选择输出对应的CLK[4]、CLK[3]、CLK[2]和CLK[1]。

以上所述仅为本发明的优选实施例，所述实施例并非用于限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明所附权利要求的保护范围内。

Claims (8)

1.一种双反馈的延迟锁相环，其特征在于，包括相位检测模块、延迟模块、控制模块和选择模块；所述相位检测模块包括三个输入端口和相位状态输出端口，其中，所述相位检测模块的三个输入端口分别连接参考时钟、反馈时钟Ⅰ和反馈时钟Ⅱ，其中，反馈时钟Ⅰ为2π相位时钟，反馈时钟Ⅱ为2π相位滞后时钟，所述反馈时钟Ⅰ和反馈时钟Ⅱ为相邻的相位时钟；相位状态输出端口连接所述控制模块的输入端口；所述控制模块的输出端口连接所述选择模块的输入端口Ⅰ，用于向所述选择模块输出控制字；所述延迟模块的输入端口连接所述参考时钟，所述延迟模块的输出端口连接所述选择模块的输入端口Ⅱ，用于向所述选择模块输出延迟时钟；所述选择模块的输出端口输出选择后的时钟；控制模块根据相位检测模块的输出结果调整各个相位对应的控制字，选择模块根据控制模块输出的控制字将对应的延时时钟选择为对应相位的结果输出；所述相位检测模块包括相位检测单元Ⅰ、相位检测单元Ⅱ和相位控制单元，所述相位检测单元Ⅰ的输入口分别连接参考时钟和反馈时钟Ⅰ，所述相位检测单元Ⅰ的输出口连接所述相位控制单元，输出参考时钟和反馈时钟Ⅰ的相位状态；所述相位检测单元Ⅱ的输入口分别连接参考时钟和反馈时钟Ⅱ，所述相位检测单元Ⅱ的输出口连接所述相位控制单元，输出参考时钟和反馈时钟Ⅱ的相位状态；所述相位检测模块输出反馈时钟Ⅰ和参考时钟的准确相位状态。

2.根据权利要求1所述的一种双反馈的延迟锁相环，其特征在于，所述相位检测单元输出三种相位检测结果，分别对应反馈时钟Ⅰ延后于参考时钟、反馈时钟Ⅰ超前于参考时钟、反馈时钟Ⅰ与参考时钟同步。

3.根据权利要求1所述的一种双反馈的延迟锁相环，其特征在于，当所述相位检测单元Ⅰ检测到反馈时钟Ⅰ和参考时钟同相，且相位检测单元Ⅱ检测到反馈时钟Ⅱ滞后于参考时钟或者与参考时钟同相，则所述相位控制单元输出结果为反馈时钟Ⅰ与参考时钟同步。

4.根据权利要求1所述的一种双反馈的延迟锁相环，其特征在于，当所述相位检测单元Ⅰ检测到反馈时钟Ⅰ和参考时钟同相，且相位检测单元Ⅱ检测到反馈时钟Ⅱ超前于参考时钟，则所述相位控制单元输出结果为反馈时钟Ⅰ超前于参考时钟，此时，所述控制模块输出的控制字减小。

5.根据权利要求1所述的一种双反馈的延迟锁相环，其特征在于，当所述相位检测单元Ⅰ检测到反馈时钟Ⅰ超前于参考时钟则所述相位控制单元输出结果为反馈时钟Ⅰ超前于参考时钟，此时，所述控制模块输出的控制字减小。

6.根据权利要求1所述的一种双反馈的延迟锁相环，其特征在于，当所述相位检测单元Ⅰ检测到反馈时钟Ⅰ滞后于参考时钟，则所述相位控制单元输出结果为反馈时钟Ⅰ滞后于参考时钟，此时，所述控制模块输出的控制字增大。

7.根据权利要求1-6任一项所述的一种双反馈的延迟锁相环，其特征在于，所述参考时钟为外部输入的标准稳定频率的周期方波信号。

8.根据权利要求1-6任一项所述的一种双反馈的延迟锁相环，其特征在于，所述延迟模块中包括N个相同的延迟单元，所述相位检测单元的精度调节可以通过改变延迟单元数量或者调整延迟单元的供电电压进行调节，其中，N为大于等于1的整数。

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