CN104702273A - 一种防止错锁的延迟锁相环及其锁相方法 - Google Patents

一种防止错锁的延迟锁相环及其锁相方法 Download PDF

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Abstract

本发明公开一种防止错锁的延迟锁相环及其锁相方法，延迟锁相环包括延迟链、第一鉴相器、逻辑控制电路、反馈电路、固定延时单元和第二鉴相器；输入时钟信号线连接延迟链、第一鉴相器和第二鉴相器；延迟链的输出端连接输出时钟信号线；反馈电路的输入端连接延迟链的输出端，反馈电路的输出端直接连接第一鉴相器，反馈电路的输出端通过固定延迟单元连接第二鉴相器；第一鉴相器和第二鉴相器的输出端连接逻辑控制电路，逻辑控制电路的输出端连接延迟链。本发明能有效的防止输入时钟错误的锁定在反馈时钟的下降沿。

Description

一种防止错锁的延迟锁相环及其锁相方法
【技术领域】
本发明属于锁相环技术领域，特别涉及一种防止错锁的延迟锁相环及其锁相方法。
【背景技术】
请参阅图1至图2所示，延迟锁相环(Delay-Locked Loop，DLL)的工作原理：
输入时钟进入DLL延迟链，经过延迟后产生输出时钟，输出时钟经过反馈电路后产生反馈时钟，输入时钟与反馈时钟在DLL鉴相器进行相位比较后输出UP或DN的信号到DLL逻辑控制电路去控制DLL延迟链的增加或减少，直到输入时钟与反馈时钟的相位对齐。输入时钟采样到反馈时钟的高电平时，up＝1，dn＝0；输入时钟采样到反馈时钟的低电平时，dn＝1，up＝0。
DLL逻辑控制电路的有限状态机(FSM)开始检测DLL鉴相器输出的Up信号是否为0，如果Up＝0；请参阅图2所示，有限状态机的状态0：
Up＝0；
td0＝tdllmin+tfb；
强制增加tdll；
状态机继续检测up；
其中，td0为输入时钟和反馈时钟的初始相位差；dllmin为初始时刻dll延迟链的延迟时间；tfb为反馈电路的延迟时间；tdll为dll延迟链的延迟时间。
DLL逻辑控制电路的有限状态机(FSM)继续检测DLL鉴相器输出的Up信号，如果Up＝1；请参阅图3所示，有限状态机从状态0进入状态1：
td1＝tdll+tfb；
强制增加tdll；
状态机检测dn；
其中，td1为有限状态机处于状态1时输入时钟和反馈时钟的相位差。
DLL逻辑控制电路的有限状态机(FSM)检测DLL鉴相器输出的dn信号，如果dn＝1；请参阅图4所示，有限状态机从状态1进入状态2：
td2＝tdll+tfb＝TCK；
DLL锁定。在状态2，如果dn＝1，减少tdll；如果up＝1，增加tdll；以此来保证反馈时钟的上升沿和输入时钟的上升沿一直是对齐的。
其中，td2为有限状态机处于状态2时输入时钟和反馈时钟的相位差；TCK为时钟周期；
然而现有DLL锁定方法存在的问题：
由状态1跳变到状态2的条件是up＝1跳变到dn＝1，即输入时钟从采样反馈时钟的高电平变到采样反馈时钟的低电平。如果输入时钟的上升沿或者反馈时钟的下降沿有抖动，如图5所示，up出现了错误的由1跳变到0，dn由0跳变到1，状态机也会错误的由状态1跳变到状态2，那么就是输入时钟的上升沿和反馈时钟的下降沿对齐，而DLL的目标是输入时钟的上升沿和反馈时钟的上升沿对齐。
【发明内容】
本发明的目的在于提供一种防止错锁的延迟锁相环及其锁相方法，以防止延迟锁相环锁错。
为了实现上述目的，本发明采用如下技术方案：
一种防止错锁的延迟锁相环，包括延迟链、第一鉴相器、逻辑控制电路、反馈电路、固定延时单元和第二鉴相器；输入时钟信号线连接延迟链、第一鉴相器和第二鉴相器；延迟链的输出端连接输出时钟信号线；反馈电路的输入端连接延迟链的输出端，反馈电路的输出端直接连接第一鉴相器，反馈电路的输出端通过固定延迟单元连接第二鉴相器；第一鉴相器和第二鉴相器的输出端连接逻辑控制电路，逻辑控制电路的输出端连接延迟链。
优选的，固定延迟单元用于对输入的反馈时钟进行固定延迟后产生反馈时钟_1。
优选的，反馈时钟和反馈时钟_1之间的延迟固定或者可调。
优选的，第二鉴相器用于比较输入时钟与反馈时钟_1之间的相位。
优选的，输入时钟同时对反馈时钟和反馈时钟_1采样，对反馈时钟采样后第一鉴相器输出up和dn，对反馈时钟_1采样后第二鉴相器输出up_1和dn_1：输入时钟采样到反馈时钟的高电平时，up＝1，dn＝0；输入时钟采样到反馈时钟的低电平时，dn＝1，up＝0；输入时钟采样到反馈时钟_1的高电平时，up_1＝1，dn_1＝0；输入时钟采样到反馈时钟_1的低电平时，dn_1＝1，up_1＝0。
一种防止错锁的延迟锁相方法，包括：
1)、逻辑控制电路开始检测第一鉴相器输出的Up信号是否为0，如果Up＝0；有限状态机的状态0：
Up＝0；
td0＝tdllmin+tfb；
强制增加tdll；
其中，td0为输入时钟和反馈时钟的初始相位差；dllmin为初始时刻延迟链的延迟时间；tfb为反馈电路的延迟时间；tdll为延迟链的延迟时间；
2)、逻辑控制电路继续检测第一鉴相器输出的Up信号，如果Up＝1；有限状态机从状态0进入状态1：
td1＝tdll+tfb；
强制增加tdll；
其中，td1为有限状态机处于状态1时输入时钟和反馈时钟的相位差；
3)、逻辑控制电路接着检测第二鉴相器输出的dn_1信号，如果dn_1＝1，有限状态机从状态1进入状态2：
td2＝tdll+tfb；
DLL处于即将锁定状态；
其中，td2为有限状态机处于状态2时输入时钟和反馈时钟的相位差；
4)、逻辑控制电路接着检测第一鉴相器输出的up信号和dn信号：
如果up＝1，增加tdll；
如果dn＝1，有限状态机从状态2进入状态3：
td3＝tdll+tfb＝tck；DLL锁定；
其中，td3为有限状态机处于状态3时输入时钟和反馈时钟的相位差。
优选的，DLL锁定之后逻辑控制电路继续检测第一鉴相器输出的up信号和dn信号：如果up＝1，增加tdll；如果dn＝1，减少tdll，以保证输入时钟的上升沿和反馈时钟的上升沿始终对齐。
优选的，输入时钟同时对反馈时钟和反馈时钟_1采样，对反馈时钟采样后第一鉴相器输出up和dn，对反馈时钟_1采样后第二鉴相器输出up_1和dn_1：输入时钟采样到反馈时钟的高电平时，up＝1，dn＝0；输入时钟采样到反馈时钟的低电平时，dn＝1，up＝0；输入时钟采样到反馈时钟_1的高电平时，up_1＝1，dn_1＝0；输入时钟采样到反馈时钟_1的低电平时，dn_1＝1，up_1＝0。
相对于现有技术，本发明具有有益效果：
本发明一种防止错锁的延迟锁相环及其锁相方法，在状态1强制增加tdll但检测dn_1，当输入时钟的上升沿和反馈时钟的下降沿相遇时，输入时钟的上升沿离反馈时钟_1的低电平至少有δ的距离，不会出现错误的dn_1＝1；只有当tdll强制增加，直到输入时钟的上升沿和反馈时钟_1的上升沿相遇，才可能出现dn_1＝1,即状态机由状态1进入状态2；本发明能有有效的防止输入时钟错误的锁定在反馈时钟的下降沿。
【附图说明】
图1为现有DLL电路结构的示意图；
图2为现有DLL电路结构的有限状态机的状态0的示意图；
图3为现有DLL电路结构的有限状态机的状态1的示意图；
图4为现有DLL电路结构的有限状态机的状态2的示意图；
图5为Up错误的由1跳变到0的示意图；
图6为本发明一种防止错锁的延迟锁相环的示意图；
图7为本发明的有限状态机的状态0的示意图；
图8为本发明的有限状态机的状态1的示意图；
图9为本发明的有限状态机的状态2的示意图；
图10为本发明的有限状态机的状态3的示意图。
【具体实施方式】
请参阅图6所示，本发明一种防止错锁的延迟锁相环，包括延迟链、第一鉴相器、逻辑控制电路、反馈电路、固定延时单元和第二鉴相器。
输入时钟信号线连接延迟链、第一鉴相器和第二鉴相器；延迟链的输出端连接输出时钟信号线；反馈电路的输入端连接延迟链的输出端，反馈电路的输出端直接连接第一鉴相器，反馈电路的输出端通过固定延迟单元连接第二鉴相器；第一鉴相器和第二鉴相器的输出端连接逻辑控制电路，逻辑控制电路的输出端连接延迟链。固定延迟单元用于对输入的反馈时钟进行固定延迟后产生反馈时钟_1，反馈时钟和反馈时钟_1之间的延迟是δ。第二鉴相器用于比较输入时钟与反馈时钟_1之间的相位。
本发明一种防止错锁的延迟锁相方法，包括：
反馈时钟经过固定延时单元延迟后产生反馈时钟_1，反馈时钟和反馈时钟_1之间的延迟是δ。输入时钟同时对反馈时钟和反馈时钟_1采样，对反馈时钟采样后第一鉴相器输出up和dn，对反馈时钟_1采样后第二鉴相器输出up_1和dn_1：输入时钟采样到反馈时钟的高电平时，up＝1，dn＝0；输入时钟采样到反馈时钟的低电平时，dn＝1，up＝0；输入时钟采样到反馈时钟_1的高电平时，up_1＝1，dn_1＝0；输入时钟采样到反馈时钟_1的低电平时，dn_1＝1，up_1＝0。
请参阅图7所示，逻辑控制电路的有限状态机(FSM)开始检测第一鉴相器输出的Up信号是否为0，如果Up＝0；有限状态机的状态0：
Up＝0；
td0＝tdllmin+tfb；
强制增加tdll；
逻辑控制电路的有限状态机(FSM)继续检测第一鉴相器输出的Up信号，如果Up＝1；有限状态机从状态0进入状态1(请参阅图8所示)：
Td1＝tdll+tfb；
强制增加tdll；
逻辑控制电路的有限状态机(FSM)接着检测第二鉴相器输出的dn_1信号，如果dn_1＝1，有限状态机从状态1进入状态2(请参阅图9所示)：
Td2＝tdll+tfb；
DLL处于即将锁定状态；
逻辑控制电路的有限状态机(FSM)接着检测第一鉴相器输出的up信号和dn信号：
如果up＝1，增加tdll；
如果dn＝1，有限状态机从状态2进入状态3(请参阅图10所示)：
td3＝tdll+tfb＝tck；DLL锁定。之后逻辑控制电路的有限状态机(FSM)继续检测第一鉴相器输出的up信号和dn信号：如果up＝1，增加tdll；如果dn＝1，减少tdll，以保证输入时钟的上升沿和反馈时钟的上升沿始终对齐。其中，td3为有限状态机处于状态3时输入时钟和反馈时钟的相位差。
本发明防止错误锁定的DLL增加了一个状态。以前的DLL在状态1强制增加tdll并检测dn，如果dn＝1，则状态机从状态1跳变到状态2。从图5可以看到，当输入时钟的上升沿和反馈时钟的下降沿相遇时，由于抖动的存在，很容易出现错误的up和dn，从而导致DLL错误的锁定在反馈时钟的下降沿。新的防止错误锁定的DLL在状态1强制增加tdll但检测dn_1，从图8可以看出，当输入时钟的上升沿和反馈时钟的下降沿相遇时，输入时钟的上升沿离反馈时钟_1的低电平至少有δ的距离，不会出现错误的dn_1＝1。只有当tdll强制增加，直到输入时钟的上升沿和反馈时钟_1的上升沿相遇，才可能出现dn_1＝1,即状态机由状态1进入状态2。

Claims (8)

1.一种防止错锁的延迟锁相环，其特征在于，包括延迟链、第一鉴相器、逻辑控制电路、反馈电路、固定延时单元和第二鉴相器；输入时钟信号线连接延迟链、第一鉴相器和第二鉴相器；延迟链的输出端连接输出时钟信号线；反馈电路的输入端连接延迟链的输出端，反馈电路的输出端直接连接第一鉴相器，反馈电路的输出端通过固定延迟单元连接第二鉴相器；第一鉴相器和第二鉴相器的输出端连接逻辑控制电路，逻辑控制电路的输出端连接延迟链。
2.根据权利要求1所述的一种防止错锁的延迟锁相环，其特征在于，固定延迟单元用于对输入的反馈时钟进行固定延迟后产生反馈时钟_1。
3.根据权利要求2所述的一种防止错锁的延迟锁相环，其特征在于，反馈时钟和反馈时钟_1之间的延迟固定或者可调。
4.根据权利要求2所述的一种防止错锁的延迟锁相环，其特征在于，第二鉴相器用于比较输入时钟与反馈时钟_1之间的相位。
5.根据权利要求2所述的一种防止错锁的延迟锁相环，其特征在于，输入时钟同时对反馈时钟和反馈时钟_1采样，对反馈时钟采样后第一鉴相器输出up和dn，对反馈时钟_1采样后第二鉴相器输出up_1和dn_1：输入时钟采样到反馈时钟的高电平时，up＝1，dn＝0；输入时钟采样到反馈时钟的低电平时，dn＝1，up＝0；输入时钟采样到反馈时钟_1的高电平时，up_1＝1，dn_1＝0；输入时钟采样到反馈时钟_1的低电平时，dn_1＝1，up_1＝0。
6.一种防止错锁的延迟锁相方法，其特征在于，包括：
1)、逻辑控制电路开始检测第一鉴相器输出的Up信号是否为0，如果Up＝0；有限状态机的状态0：
Up＝0；
td0＝tdllmin+tfb；
强制增加tdll；
其中，td0为输入时钟和反馈时钟的初始相位差；dllmin为初始时刻延迟链的延迟时间；tfb为反馈电路的延迟时间；tdll为延迟链的延迟时间；
2)、逻辑控制电路继续检测第一鉴相器输出的Up信号，如果Up＝1；有限状态机从状态0进入状态1：
td1＝tdll+tfb；
强制增加tdll；
其中，td1为有限状态机处于状态1时输入时钟和反馈时钟的相位差；
3)、逻辑控制电路接着检测第二鉴相器输出的dn_1信号，如果dn_1＝1，有限状态机从状态1进入状态2：
td2＝tdll+tfb；
DLL处于即将锁定状态；
其中，td2为有限状态机处于状态2时输入时钟和反馈时钟的相位差；
4)、逻辑控制电路接着检测第一鉴相器输出的up信号和dn信号：
如果up＝1，增加tdll；
如果dn＝1，有限状态机从状态2进入状态3：
td3＝tdll+tfb＝tck；DLL锁定；
其中，td3为有限状态机处于状态3时输入时钟和反馈时钟的相位差。
7.根据权利要求6所述的一种防止错锁的延迟锁相方法，其特征在于，DLL锁定之后逻辑控制电路继续检测第一鉴相器输出的up信号和dn信号：如果up＝1，增加tdll；如果dn＝1，减少tdll，以保证输入时钟的上升沿和反馈时钟的上升沿始终对齐。
8.根据权利要求7所述的一种防止错锁的延迟锁相方法，其特征在于，输入时钟同时对反馈时钟和反馈时钟_1采样，对反馈时钟采样后第一鉴相器输出up和dn，对反馈时钟_1采样后第二鉴相器输出up_1和dn_1：输入时钟采样到反馈时钟的高电平时，up＝1，dn＝0；输入时钟采样到反馈时钟的低电平时，dn＝1，up＝0；输入时钟采样到反馈时钟_1的高电平时，up_1＝1，dn_1＝0；输入时钟采样到反馈时钟_1的低电平时，dn_1＝1，up_1＝0。
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