KR20030039994A - 지연 고정 루프의 정확한 동작 개시 및 위상 고정을보장하는 장치 - Google Patents

지연 고정 루프의 정확한 동작 개시 및 위상 고정을보장하는 장치 Download PDF

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Abstract

위상 검출 시스템 및 방법은, 기준 클럭 신호와 피드백 클럭 신호의 위상 관계에 따라서 지연 고정 루프가 초기화되므로, 지연 고정 루프가 언제 동작을 시작하더라도 정확하게 동작한다. 상기 시스템은 제 1 클럭 신호와 제 2 클럭 신호 간의 위상 차를 보상하기 위한 지연 고정 루프용 위상 검출기를 포함한다. 상기 위상 검출기는, 제 1 리셋 신호에 의해서 리셋되며 제 1 클럭 신호를 받아들이고 제 1 출력 신호를 발생하는 제 1 플립플롭을 포함한다. 제 2 플립플롭은 제 2 리셋 신호에 의해 리셋되며 기준 클럭 신호를 받아들이고, 제 2 출력 신호를 발생한다. 상기 제 1 및 제 2 리셋 신호들은 분리된 로직 패스들에 의해서 제공된다. 리셋 회로는, 상기 제 1 및 제 2 출력 신호들과 제 1 초기화 신호의 조합에 근거해서 상기 제 1 리셋 신호를 발생하고, 상기 제 1 및 제 2 출력 신호들과 제 2 초기화 신호의 조합에 근거해서 상기 제 2 리셋 신호를 발생한다.

Description

지연 고정 루프의 정확한 동작 개시 및 위상 고정을 보장하는 장치{APPARATUS FOR ENSURING THE CORRECT START-UP AND LOCKING OF A DELAY LOCKED LOOP}
본 발명은 입력 기준 클럭 신호를 미리 설정된 시간만큼 지연시키는 지연 고정 루프(delay locked loop)에 구비되는 위상 검출기에 관한 것으로, 좀 더 구체적으로는 지연 고정 루프의 동작이 어느 시점에 개시되더라도 항상 정확하게 동작하는 위상 검출기에 관한 것이다.
지연 고정 루프(delay locked loop; DLL)는 아날로그 회로 설계 분야에 널리 사용되고 있다. 최근, 고성능 컴퓨터와 통신 시스템에서의 정확한 타이밍의 요구가 증대됨에 따라 DLL은 디지털 회로 설계 분야(예를 들면, 컴퓨터 마더보드, 고성능 멀티미디어 보드, 반도체 메모리 장치 등)에서도 사용된다. 특히, DDR DRAM과 같은 반도체 메모리 장치에서는 입력 기준 클럭 신호와 내부 클럭 신호의 위상을 일치시키기 위하여 DLL을 사용하고 있다.
도 1은 일반적인 지연 고정 루프를 보여주는 도면이다. 도 1을 참조하면,지연 고정 루프(1)는 전압 제어 지연 라인(voltage controlled delay line; VCDL)(10), 위상 검출기(phase detector)(20), 챠지 펌프(charge pump)(30), 필터로 동작하는 커패시터(C1), 그리고 선택 지연 유닛(40)을 포함한다. 이하, 지연 유닛(40)은 지연 고정 루프(delay locked loop)에 포함되는 것으로 가정한다.
위상 검출기(20)는 입력 기준 클럭 신호(REFCLK)와 상기 지연 유닛(40)으로부터 출력되는 피드백 클럭 신호(FBCLK) 사이의 위상 차를 측정하고, 위상차 검출 신호들(UP, DOWN)을 출력한다. 챠지 펌프(30)는 상기 위상 검출기(20)로부터의 위상차 검출 신호들(UP, DOWN)에 응답해서 출력 전류(Ic)의 양을 조절한다. 커패시터(C1)는 상기 차지 펌프(30)로부터 출력되는 전류(Ic)에 대응하는 제어 전압(Vc)을 상기 VCDL(10)로 제공한다. VCDL(10)은 제어 전압(Vc)에 대응하는 시간의 양만큼 기준 클럭 신호(REFCLK)를 지연시켜서 클럭 신호(OUTCLK)를 출력한다. 지연 유닛(40)은 상기 VCDL(10)로부터 출력되는 클럭 신호(OUTCLK)와 상기 기준 클럭 신호(REFCLK) 사이의 위상차를 보상하기 위해서, 상기 VCDL(10)로부터 출력되는 클럭 신호(OUTCLK)를 소정시간 지연시켜 출력한다.
상술한 바와 같이 구성되는 DLL(1)은 마스터 리셋 신호(RESETB)가 활성화되면 다음과 같이 동작한다. 먼저, 상기 위상 검출기(20)는 입력 기준 클럭 신호(REFCLK)와 상기 선택 지연 유닛(40)으로부터 출력되는 피드백 클럭 신호(FBCLK) 사이의 위상차를 검출한다. 검출 결과, 상기 피드백 클럭 신호(FBCLK)의 위상이 기준 클럭 신호(REFCLK)의 위상보다 뒤지면(또는, 상기 기준 클럭 신호(REFCLK)의 위상이 상기 피드백 클럭 신호(FBCLK)의 위상보다 앞서면),상기 위상차 검출 신호(UP)가 활성화된다. 그에 따라 상기 챠지 펌프(30)는 출력 전류(Ic)의 양을 증가시키고 이는 VCDL(10)의 지연 시간을 단축시킨다. 반면, 상기 피드백 클럭 신호(FBCLK)의 위상이 기준 클럭 신호(REFCLK)의 위상보다 앞서면(또는, 상기 기준 클럭 신호(REFCLK)의 위상이 상기 피드백 클럭 신호(FBCLK)의 위상보다 뒤지면), 상기 위상차 검출 신호(DOWN)가 활성화된다. 그에 따라 상기 챠지 펌프(30)는 출력 전류(Ic)의 양을 감소시키고 이는 VCDL(10)의 지연 시간을 증가시킨다. 그 결과, DLL(1)은 기준 클럭 신호(REFCLK)를 원하는 시간만큼 지연시켜 출력 클럭 신호(OUTCLK)를 출력할 수 있게 된다.
도 2는 도 1에 도시된 위상 검출기의 종래 기술에 따른 회로 구성을 보여주는 도면이다. 도 2를 참조하면, 상기 위상 검출기(20)는 두 개의 D-플립플롭들(21, 22)과 리셋 제어 회로(23)를 포함한다.
D-플립플롭(21)은 전원 전압(VCC)과 연결된 입력 단자(D), 위상차 검출 신호(UP)를 출력하는 출력 단자(Q), 기준 클럭 신호(REFCLK)를 받아들이는 클럭 단자(CK), 그리고 상기 리셋 제어 회로(23)로부터 출력되는 제어 신호(A0)를 받아들이는 리셋 단자(RST)를 포함한다.
D-플립플롭(22)은 상기 전원 전압(VCC)과 연결된 입력 단자(D), 위상차 검출 신호(DOWN)를 출력하는 출력 단자(Q), 피드백 클럭 신호(FBCLK)를 받아들이는 클럭 단자(CK), 그리고 상기 리셋 제어 회로(23)로부터 출력되는 제어 신호(A0)를 받아들이는 리셋 단자(RST)를 포함한다.
상기 리셋 제어 회로(23)는 상기 위상차 검출 신호들(UP, DOWN)을 받아들여부정논리곱 (NAND) 연산을 수행하는 낸드 게이트(25)와 상기 낸드 게이트(25)의 출력 신호와 외부로부터 입력되는 마스터 리셋 신호(RESETB)를 받아들여 부정논리곱(NAND) 연산을 수행하는 낸드 게이트(24)로 구성된다.
상술한 바와 같이 구성되는 종래의 위상 검출기(20)의 동작을 첨부된 도면 도 3a 내지 도 3b 그리고 도 4a 내지 4d에 도시된 타이밍 도들을 참조하여 설명한다.
도 3a 및 도 3b는 도 1에 도시된 DLL(1)이 안정된 상태(steady state)로 동작하고 있는 동안 도 2에 도시된 위상 검출기(20)의 동작 상태를 보여주는 타이밍 도들이다. 특히, 도 3a는 상기 피드백 클럭 신호(FBCLK)의 위상이 상기 기준 클럭 신호(REFCLK)의 위상보다 앞설 때 상기 위상 검출기(20)로부터 출력되는 위상차 검출 신호들(UP, DOWN)의 상태를 보여주는 타이밍 도이다.
도 2 및 도 3a를 참조하면, 상기 마스터 리셋 신호(RESETB)가 하이 레벨인 상태에서, 상기 피드백 클럭 신호(FBCLK)의 위상이 상기 기준 클럭 신호(REFCLK)의 위상보다 앞서는 경우, 상기 위상 검출 신호(DOWN)가 상기 피드백 클럭 신호(FBCLK)에 동기되어 먼저 활성화된다. 다음, 위상 검출 신호(UP)가 상기 기준 클럭 신호(REFCLK)에 동기되어 활성화된다. 상기 위상 검출 신호들(UP, DOWN)이 모두 활성화되면, 상기 리셋 제어 로직(23)내의 상기 낸드 게이트(25)는 로우 레벨의 신호를 출력하고, 그에 따라 낸드 게이트(24)로부터 출력되는 신호(A0)는 하이 레벨로 된다. 따라서, 상기 D-플립플롭들(21, 22)은 모두 리셋되어서 상기 위상차 검출 신호들(UP, DOWN)은 모두 로우 레벨로 된다. 이와 같이, 위상 검출기(20)로부터 출력되는 상기 위상차 검출 신호들(UP, DOWN)은 동시에 활성화되는 구간이 존재한다. 그러나, 위상차 검출 신호(DOWN)가 활성화되는 구간이 위상차 검출 신호(UP)에 비해 길기 때문에 챠지 펌프(30)는 상기 VCDL(10)의 지연 시간이 두 신호들(UP, DOWN)의 차에 대응하는 시간만큼 증가하도록 출력 전류(Ic)를 제공한다.
도 3b는 상기 피드백 클럭 신호(FBCLK)의 위상이 상기 기준 클럭 신호(REFCLK)의 위상보다 뒤질 때 상기 위상 검출기(20)로부터 출력되는 위상차 검출 신호들(UP, DOWN)의 상태를 보여주는 타이밍 도이다. 도 2 및 도 3b를 참조하면, 상기 마스터 리셋 신호(RESETB)가 하이 레벨인 상태에서, 상기 피드백 클럭 신호(FBCLK)의 위상이 상기 기준 클럭 신호(REFCLK)의 위상보다 뒤지는 경우, 상기 위상 검출 신호(UP)가 상기 기준 클럭 신호(REFCLK)에 동기되어 먼저 활성화된다. 다음, 위상 검출 신호(DOWN)가 상기 피드백 클럭 신호(FBCLK)에 동기되어 활성화된다. 상기 위상 검출 신호들(UP, DOWN)이 모두 활성화되면, 상기 리셋 제어 회로(23)내의 상기 낸드 게이트(25)는 로우 레벨의 신호를 출력한다. 그에 따라 낸드 게이트(24)로부터 출력되는 신호(A0)는 하이 레벨로 된다. 로우 레벨의 신호(A0)에 응답해서 상기 D-플립플롭들(21, 22)이 모두 리셋됨에 따라 상기 위상차 검출 신호들(UP, DOWN)은 모두 로우 레벨로 된다. 이와 같이 위상 검출기(20)로부터 출력되는 상기 위상차 검출 신호들(UP, DOWN)은 동시에 활성화되는 구간이 존재한다. 그렇지만, 위상차 검출 신호(UP)가 활성화되는 구간이 위상차 검출 신호(DOWN)에 비해 길기 때문에 챠지 펌프(30)는 상기 VCDL(10)의 지연 시간이 두 신호들(UP, DOWN)의 차에 대응하는 시간만큼 단축되도록 출력 전류(Ic)를 제공한다.
도면에 도시되지는 않았으나, 만일 상기 피드백 클럭 신호(FBCLK)와 상기 기준 클럭 신호(REFCLK)의 위상이 완전하게 일치하면, 상기 위상차 검출 신호들(UP, DOWN)이 활성화되는 구간이 동일하게 되므로 VCDL(10)의 지연 시간은 조절되지 않는다.
이와 같이, 상기 위상 검출기(20)는 상기 VCDL(10)의 지연 시간을 증가 또는 감소시키거나 또는 그대로 유지시키기 위한 위상 검출 신호들(DOWN, UP)을 출력하므로, 삼상태 위상 검출기(three-state phase detector)라 불린다.
도 4a 내지 도 4d는 도 1에 도시된 DLL(1)이 비동작 상태에서 동작 상태로 변화될 때(또는, 초기화될 때) 도 2에 도시된 위상 검출기의 동작 상태를 보여주는 타이밍 도이다.
먼저, 도 4a는 상기 피드백 클럭 신호(FBCLK)의 위상이 기준 클럭 신호(REFCLK)보다 앞서는 경우에 있어서, 상기 피드백 클럭 신호(FBCLK)가 활성화되기 전에 상기 마스터 리셋 신호(RESETB)가 활성화되는 경우의 상기 위상 검출기(20)로부터 출력되는 신호들의 타이밍 도이다.
도 4a를 참조하면, 상기 마스터 리셋 신호(RESETB)가 로우 레벨인 동안(즉, 상기 DLL(1)이 비동작 상태인 동안), 상기 리셋 제어 로직(23) 내의 낸드 게이트(24)로부터 출력되는 신호(A0)는 하이 레벨로 되어서, 상기 D-플립플롭(21, 22)들로부터 출력되는 위상차 검출 신호들(DOWN, UP)은 모두 로우 레벨로 유지된다. 상기 마스터 리셋 신호(RESETB)가 로우 레벨에서 하이 레벨로 변화되면(즉, DLL(1)이 동작 상태로 변화되면), 상기 리셋 제어 로직(23) 내의 낸드 게이트(24)가 로우 레벨의 신호(A0)를 출력하므로, 상기 D-플립플롭들(21, 22)은 각각 피드백 클럭 신호(FBCLK)와 기준 클럭 신호(REFCLK)에 동기화된다.
도 4a에 도시된 바와 같이, 상기 마스터 리셋 신호(RESETB)가 하이 레벨로 천이된 이후 상기 피드백 클럭 신호(FBCLK)가 상기 기준 클럭 신호(REFCLK)보다 먼저 하이 레벨로 천이하므로, 상기 D-플립플롭(22)으로부터 출력되는 위상차 검출 신호(DOWN)가 하이 레벨로 활성화된다. 그리고 나서, 상기 기준 클럭 신호(REFCLK)가 하이 레벨로 천이할 때 상기 D-플립플롭(21)으로부터 출력되는 상기 위상차 검출 신호(UP)가 하이 레벨로 활성화된다. 상기 위상차 검출 신호들(UP, DOWN)이 모두 활성화되면, 상기 리셋 제어 회로(23) 내의 낸드 게이트(24)로부터 출력되는 신호(A0)는 하이 레벨로 된다.
도 4c는 피드백 클럭 신호(FBCLK)의 위상이 기준 클럭 신호(REFCLK)보다 뒤지는 경우에 있어서, 상기 기준 클럭 신호(REFCLK)가 활성화되기 전에 상기 마스터 리셋 신호(RESETB)가 활성화되는 경우의 상기 위상 검출기(20)에서 사용되는 신호들의 타이밍 도이다.
도 4C를 참조하면, 상기 마스터 리셋 신호가 로우 레벨인 동안, 상기 낸드 게이트(24)로부터 출력되는 신호(A0)는 하이 레벨이므로, 상기 D-플립플롭들(21, 22)로부터 출력되는 위상차 검출 신호들(UP, DOWN)은 모두 로우 레벨로 유지된다. 상기 마스터 리셋 신호(RESETB)가 로우 레벨에서 하이 레벨로 천이하면, 상기 낸드 게이트(24)로부터 출력되는 신호는 하이 레벨에서 로우 레벨로 천이한다. 상기 마스터 리셋 신호(RESETB)가 하이 레벨로 천이된 후, 상기 기준 클럭 신호(REFCLK)가피드백 클럭 신호(FBCLK)보다 먼저 하이 레벨로 천이하므로, 상기 D-플립플롭(21)으로부터 출력되는 위상차 검출 신호(UP)가 먼저 하이 레벨로 활성화된다. 다음 상기 피드백 클럭 신호(FBCLK)가 활성화되면 위상차 검출 신호(DOWN)가 활성화된다. 상기 두 위상차 검출 신호들(UP, DOWN)이 모두 활성화되면 상기 낸드 게이트(24)로부터 출력되는 신호(A0)는 하이 레벨로 된다.
상술한 바와 같이, 상기 마스터 클럭 신호가 활성화되는 시점이, 두 개의 클럭 신호들(REFCLK, FBCLK) 가운데 위상이 앞서는 클럭 신호가 활성화되기 이전이면 상기 위상 검출기(20)는 정상적으로 동작한다. 그러나, 만일 마스터 클럭 신호(RESTB)가, 위상이 앞서는 신호의 활성화 시점과 위상이 뒤지는 클럭 신호의 활성화 시점 사이에 인에이블되면, 위상 검출기(20)는 오동작하고, 그 결과 출력은 틀린 값이 된다.
도 4b는 피드백 클럭 신호(FBCLK)의 위상이 기준 클럭 신호(REFCLK)보다 앞서는 경우에 있어서, 상기 마스터 리셋 신호(RESETB)가 활성화될 때 도 2에 도시된 종래의 위상 검출기(20)가 오동작하는 경우를 보여주기 위한 타이밍 도이다. 도 2 및 도 4b를 참조하면, 피드백 클럭 신호(FBCLK)의 위상이 기준 클럭 신호(REFCLK)보다 앞서는 경우에 있어서, 상기 마스터 리셋 신호(RESETB)가 상기 두 클럭 신호들(FBCLK, REFCLK) 각각의 상승 에지(rising edges) 사이에 활성화되면, 상기 D-플립플롭(21)으로부터 출력되는 위상차 검출 신호(UP)가 상기 기준 클럭 신호(REFCLK)에 동기되어 활성화된다. 그리고 나서, 상기 피드백 클럭 신호(FBCLK)가 활성화될 때 상기 D-플립플롭(22)으로부터 출력되는 위상차 검출 신호(DOWN)가 활성화된다.
이와 같이, 상기 피드백 클럭 신호(FBCLK)의 위상이 기준 클럭 신호(REFCLK)보다 앞서는 경우에는 상기 위상차 검출 신호(DOWN)가 먼저 활성화되어야 함에도 불구하고, 종래의 위상 검출기(20)에서는 위상차 검출 신호(UP)가 먼저 활성화되어서 위상 검출기(20)는 지연 시간을 증가시키는 대신에 감소시키는 오동작을 수행하게 된다.
도 4d는 도 2에 도시된 위상 검출기가 오동작하는 경우를 보여주기 위한 타이밍 도이다. 피드백 클럭 신호(FBCLK)의 위상이 기준 클럭 신호(REFCLK)보다 뒤지는 경우에 있어서, 상기 기준 클럭 신호(REFCLK)가 활성화되고 나서부터 상기 피드백 클럭 신호(FBCLK)가 활성화되기 전 사이에 상기 마스터 리셋 신호(RESETB)가 활성화되면, 상기 D-플립플롭(22)으로부터 출력되는 위상차 검출 신호(DOWN)는 상기 피드백 클럭 신호(FBCLK)에 동기되어 활성화된다. 그리고 나서, 상기 기준 클럭 신호(REFCLK)가 활성화될 때 상기 D-플립플롭(21)으로부터 출력되는 위상차 검출 신호(UP)가 활성화된다.
이와 같이, 상기 피드백 클럭 신호(FBCLK)의 위상이 기준 클럭 신호(REFCLK)보다 뒤지는 경우에는 상기 위상차 검출 신호(UP)가 먼저 활성화되어야 함에도 불구하고, 종래의 위상 검출기(20)에서는 위상차 검출 신호(DOWN)가 먼저 활성화되어서 DLL(1)은 오동작을 수행하게 된다. 도 4d에 도시된 종래의 위상 검출기(20)에서, 만일 위상차 검출 신호(DOWN)가 먼저 활성화되면, 위상 검출기(20)는 지연 시간을 감소시키는 대신에 증가시키는 오동작을 수행한다.
따라서, 본 발명의 목적은 상술한 바와 같은 문제점들을 해결하기 위한 것으로, 기준 클럭 신호의 위상과 피드백 클럭 신호의 위상을 고려하여 지연 고정 루프의 동작이 초기화됨으로서 지연 고정 루프의 동작이 어느 시점에 개시되더라도 항상 정확하게 동작하는 위상 검출기 시스템 및 방법을 제공하는데 있다.
도 1은 일반적인 지연 고정 루프를 보여주는 도면;
도 2는 도 1에 도시된 위상 검출기의 종래 기술에 따른 회로 구성을 보여주는 도면;
도 3a 및 도 3b는 도 1에 도시된 DLL이 안정된 상태로 동작하고 있는 동안 도 2에 도시된 위상 검출기(20)의 동작 상태를 보여주는 타이밍도들;
도 4a 내지 도 4d는 도 1에 도시된 DLL이 비동작 상태에서 동작 상태로 변화될 때 도 2에 도시된 위상 검출기의 동작 상태를 보여주는 타이밍도들;
도 5는 본 발명의 바람직한 실시예에 따른 위상 검출기의 구성을 보여주는 도면;
도 6a 내지 도 6d는 도 5에 도시된 본 발명의 일 실시예에 따른 위상 검출기가 동작할 때 상기 위상 검출기의 동작 상태를 보여주기 위한 타이밍도들; 그리고
도 7은 본 발명의 다른 실시예에 따른 위상 검출기의 회로 구성을 보여주는 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
1 : 지연 고정 루프(DLL)10 : 전압 제어 지연 라인(VCDL)
20, 100, 200 : 위상 검출기21, 22, 110, 120, 210, 220 : D-플립플롭
23 : 리셋 제어 회로130, 230 : 리셋 제어 로직
140, 240 : 초기 상태 설정 회로30 : 챠지 펌프
40 : 선택 지연 유닛
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 본 발명의 시스템은: 제 1 클럭 신호와 제 2 클럭 신호 사이의 위상차를 보상하기 위한 지연 고정 루프용 위상 검출기를 포함한다. 상기 위상 검출기는, 제 1 리셋 신호에 의해 리셋되며, 상기 제 1 클럭 신호를 받아들이고, 제 1 출력 신호를 발생하는 제 1 플립플롭을 포함한다. 제 2 플립플롭은 제 2 리셋 신호에 의해 리셋되며, 상기 제 2 클럭 신호를 받아들인다. 상기 제 1 및 제 2 리셋 신호들은 분리된 로직 패스들에 의해 제공된다. 리셋 회로는, 상기 제 1 및 제 2 출력 신호들과 제 1 초기화 신호의 조합에 근거해서 상기 제 1 리셋 신호를 발생하고, 상기 제 1 및 제 2 출력 신호들과 제 2 초기화 신호의 조합에 근거해서 상기 제 2 리셋 신호를 발생한다.
일 실시예에서, 상기 제 1 및 제 2 초기화 신호들은 초기화 과정 동안 공급된다. 상기 제 1 클럭 신호는 기준 클럭 신호를 포함하고, 상기 제 2 클럭 신호는 피드백 클럭 신호를 포함한다. 상기 제 1 출력 신호는, 상기 지연 고정 루프에서 상기 제 1 클럭 신호의 지연을 감소시키기 위한 제 1 위상차 검출 신호(UP)를 포함하고, 상기 제 2 출력 신호는 상기 지연 고정 루프에서 상기 제 1 클럭 신호의 지연을 증가시키기 위한 제 2 위상차 검출 신호(DOWN)를 포함한다.
다른 실시예에서, 상기 리셋 회로는 제 1 중간 신호를 제공하기 위해 상기 제 1 및 제 2 출력 신호들을 논리 연산하는 제 1 논리 회로를 포함한다. 제 2 논리 회로는 상기 제 1 리셋 신호를 발생하기 위해 상기 제 1 중간 신호와 상기 제 1 초기화 신호를 논리 연산한다. 제 3 논리 회로는, 상기 제 2 리셋 신호를 발생하기 위해 상기 제 1 중간 신호와 상기 제 2 초기화 신호를 논리 연산한다.
또다른 실시예에서, 상기 제 1 및 제 2 초기화 신호들을 발생하는 초기화 회로를 더 포함한다. 제 3 플립플롭은 상기 제 1 및 제 2 클럭 신호들을 받아들이고, 제 2 중간 신호를 발생한다. 제 4 논리 회로는 상기 제 1 초기화 신호를 발생하기 위해 상기 제 2 중간 신호와 외부에서 발생된 마스터 리셋 신호를 논리 연산한다. 제 5 논리 회로는 상기 제 2 초기화 신호를 발생하기 위해 상기 제 2 중간 신호와 상기 외부에서 발생된 마스터 리셋 신호를 논리 연산한다. 상기 제 1, 제 2 및 제 3 플립플롭들은 D-플립플롭을 포함한다. 상기 제 1 클럭 신호는 상기 제 3 D-플립플롭의 입력 단자에 연결될 수 있고, 상기 제 2 클럭 신호는 상기 제 3 D-플립플롭의 클럭 입력 단자에 연결될 수 있다. 대체적인 방식으로, 상기 제 2 클럭 신호는 상기 제 3 D-플립플롭의 입력 단자에 연결되고, 상기 제 1 클럭 신호는 상기 제 3 D-플립플롭의 클럭 입력 단자에 연결될 수 있다.
상기 제 1 클럭 신호는 상기 제 1 D-플립플롭의 클럭 입력 단자에 연결될 수 있고, 상기 제 2 클럭 신호는 상기 제 2 D-플립플롭의 클럭 입력에 연결될 수 있다. 상기 제 1 및 제 2 D-플립플롭들의 입력 단자들은 이진수 1로 표현되는 전원 소스에 각각 연결된다.
(실시예)
이하 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
도 5는 본 발명의 바람직한 실시예에 따른 위상 검출기의 구성을 보여주는 도면이다. 도 5를 참조하면, 상기 위상 검출기(100)는 위상 검출 신호들(UP, DOWN)을 각각 출력하는 D-플립플롭들(110, 120), 상기 D-플립플롭들(110, 120)의 리셋을 제어하기 위한 신호로서 서로 독립적이고 분리된 리셋 신호들(A2, A3)을 출력하는 리셋 제어 로직(130) 그리고 상기 D-플립플롭들(110, 120)로부터 출력되는 위상 검출 신호들(UP, DOWN)의 초기 상태를 설정하기 위한 초기 상태 설정 신호들(INTL1, INTL2)을 출력하는 초기 상태 설정 로직(140)을 포함한다. 특히, 상기 리셋 제어 로직(130)은 낸드 게이트들(131, 132, 133)로 구성되고, 상기 초기 상태 설정 로직(140)은 D-플립플롭(141)과 낸드 게이트들(143, 145) 그리고 인버터(142, 144)를 포함한다.
각 D-플립플롭들(110, 120)은 도 2에 도시된 종래의 위상 검출기(20)에 구비되는 D-플립플롭들(21, 22)과 동일한 구성을 각각 갖는다. 즉, 상기 D-플립플롭(110)은 전원 전압(VCC)과 연결된 입력 단자(D), 위상차 검출 신호(UP)를 출력하는 출력 단자(Q), 상기 기준 클럭 신호(REFCLK)를 받아들이는 클럭 단자(CK), 그리고 상기 리셋 제어 로직(130)으로부터 출력되는 신호(A2)를 받아들이는 리셋 단자(RST)를 포함한다.
D-플립플롭(120)은 상기 전원 전압(VCC)과 연결된 입력 단자(D), 위상차 검출 신호(DOWN)를 출력하는 출력 단자(Q), 피드백 클럭 신호(FBCLK)를 받아들이는 클럭 단자(CK), 그리고 상기 리셋 제어 로직(130)으로부터 출력되는 신호(A3)를 받아들이는 리셋 단자(RST)를 포함한다.
D-플립플롭(141)은 상기 기준 클럭 신호(REFCLK)를 받아들이는 입력 단자(D), 출력 단자(Q), 그리고 상기 피드백 클럭 신호(FBCLK)를 받아들이는 클럭 단자(CK)를 포함한다. 상기 D-플립플롭(141)의 출력 단자(Q)로부터 출력되는 신호(A1)는 인버터(142)를 통해 반전된다. DLL(1)을 리셋시키기 위해 외부로부터 제공되는 마스터 클럭 신호(RESETB)는 인버터(144)를 통해 반전된다. 낸드 게이트(143)는 상기 인버터들(142, 144)로부터 출력되는 신호들 받아들여 부정논리곱(NAND) 연산을 수행해서 제 1 초기 상태 설정 신호(INTL1)를 출력한다. 낸드 게이트(145)는 상기 D-플립플롭(141)의 출력 단자(Q)로부터 출력되는 신호(A1)와 상기 인버터(144)로부터 출력되는 신호를 받아들여 부정논리곱 연산을 수행해서 제 2 초기 상태 설정 신호(INTL2)를 출력한다.
낸드 게이트(132)는 상기 D-플립플롭들(110, 120)로부터 출력되는 위상 검출 신호들(UP, DOWN)을 받아들여 부정논리곱 연산을 수행한다. 낸드 게이트(131)는 상기 낸드 게이트들(132, 143)로부터 출력되는 신호들을 받아들여서 부정논리곱 연산을 수행하고, 신호(A2)를 출력한다. 낸드 게이트(133)는 상기 낸드 게이트들(132, 145)로부터 출력되는 신호들(INTL1, INTL2)을 받아들여 부정논리곱연산을 수행해서 신호(A3)를 출력한다. 상기 낸드 게이트(131)로부터 출력되는 신호(A2)는 상기 D-플립플롭(110)의 리셋 단자(RST)로 인가되고, 상기 낸드 게이트(133)로부터 출력되는 신호(A3)는 상기 D-플립플롭(120)의 리셋 단자(RST)로 인가된다. 상술한 바와 같이 구성되는 본 발명의 일 실시예에 따른 위상 검출기(100)의 동작을 첨부된 도면 도 6a 및 도 6d를 참조하여 상세히 설명한다.
도 6a 내지 도 6d는 도 5에 도시된 본 발명의 일 실시예에 따른 위상 검출기(100)에서 사용되는 신호들의 상태를 보여주기 위한 타이밍 도이다. 먼저 도 6a는 상기 피드백 클럭 신호(FBCLK)의 위상이 상기 기준 클럭 신호(REFCLK)보다 앞설 때, 상기 피드백 클럭 신호(FBCLK)가 활성화되기 전에 상기 마스터 클럭 신호(RESETB)가 활성화되는 경우의 상기 위상 검출기(100)로부터 출력되는 신호들의 타이밍 도이다.
도 5 및 도 6a를 참조하면, 상기 마스터 리셋 신호(RESETB)가 비활성 상태(즉, 로우 레벨 또는 논리 '0')이면, 상기 인버터(144)로부터 출력되는 신호는 하이 레벨(논리 '1')이다. 상기 피드백 클럭 신호(FBCLK)의 위상이 상기 기준 클럭 신호(REFCLK)보다 앞설 때, 상기 피드백 클럭 신호(FBCLK)의 라이징 에지에서 상기 기준 클럭 신호(REFCLK)가 로우 레벨이므로 상기 D-플립플롭(141)으로부터 출력되는 신호(A1)는 로우 레벨이고, 인버터(142)로부터 출력되는 신호는 하이 레벨로 된다. 상기 인버터들(142, 144)로부터 출력되는 신호들이 각각 하이 레벨이므로, 상기 낸드 게이트(143)는 로우 레벨의 제 1 초기 상태 설정 신호(INTL1)를 출력한다. 따라서, 상기 낸드 게이트(131)를 통해 출력되는 신호(A2)는 상기 낸드게이트(132)의 출력 신호와 무관하게 하이 레벨로 된다. 그러므로, 상기 피드백 클럭 신호(FBCLK)의 위상이 상기 기준 클럭 신호(REFCLK)보다 앞서고, 상기 마스터 리셋 신호(RESETB)가 로우 레벨인 동안 상기 D-플립플롭(110)은 로우 레벨의 위상차 검출 신호(UP)를 출력하게 된다.
한편, 낸드 게이트(145)는 상기 D-플립플롭(141)으로부터 출력되는 로우 레벨의 신호(A1)와 인버터(144)로부터 출력되는 하이 레벨의 신호를 받아들여 하이 레벨의 제 2 초기 상태 설정 신호(INTL2)를 출력한다. 상술한 동작에 의해서 상기 위상차 검출 신호(UP)가 로우 레벨이므로 낸드 게이트(132)는 하이 레벨의 신호를 출력한다. 상기 낸드 게이트(132)로부터 출력되는 신호와 NAND 게이트(145)로부터 출력되는 신호(INTL2)가 모두 하이 레벨이므로, 낸드 게이트(133)는 로우 레벨의 신호(A3)를 출력한다. 그러므로, D-플립플롭(120)은 상기 피드백 클럭 신호(FBCLK)에 동기되어서 하이 레벨의 위상차 검출 신호(DOWN)를 출력한다. 이와 같은 본 발명의 위상 검출기(100)는 피드백 클럭 신호(FBCLK)의 위상이 기준 클럭 신호(REFCLK)보다 앞서는 경우에 있어서, 상기 마스터 리셋 신호(RESETB)가 로우 레벨인 동안, 상기 위상차 검출 신호들(UP, DOWN)을 각각 로우 레벨과 하이 레벨로 설정한다.
계속해서, 상기 마스터 리셋 신호(RESETB)가 하이 레벨로 활성화되면, 상기 인버터(144)의 출력은 로우 레벨로 되어 상기 낸드 게이트들(143, 145)은 각각 하이 레벨의 제 1 및 제 2 초기 상태 설정 신호들(INTL1, INTL2)을 출력한다. 그에 따라, 상기 낸드 게이트들(131, 133)은 상기 낸드 게이트(132)의 출력 신호에 의존해서 동작하게 된다. 초기에, 상기 위상 검출 신호들(UP, DOWN)이 각각 로우 및 하이 레벨로 설정되었으므로, 낸드 게이트(132)로부터 출력되는 신호는 하이 레벨이다. 따라서, 낸드 게이트들(131)로부터 출력되는 신호(A2)는 하이 레벨에서 로우 레벨로 변화되고, 낸드 게이트(133)로부터 출력되는 신호(A3)는 로우 레벨을 유지한다. 그에 따라 상기 D-플립플롭들(110, 120)은 모두 동작한다.
초기에 상기 위상차 검출 신호(DOWN)는 하이 레벨로 설정되어 있으므로, 상기 마스터 리셋 신호(RESETB)가 활성화된 이후 처음 만나는 피드백 클럭 신호(FBCLK)의 라이징 에지에서 상기 위상차 검출 신호(DOWN)는 하이 레벨로 유지된다. 다음, 기준 클럭 신호(REFCLK)의 라이징 에지에서 상기 위상차 검출 신호(UP)는 하이 레벨로 활성화된다. 상기 위상차 검출 신호들(UP, DOWN)이 모두 하이 레벨이면, 상기 낸드 게이트(132)로부터 출력되는 신호는 로우 레벨로 되어서 상기 낸드 게이트들(131, 133)은 각각 하이 레벨의 신호들(A2, A3)을 출력한다. 따라서, 상기 D-플립플롭들(110, 120)은 각각 리셋되고, 그들로부터 출력되는 위상차 검출 신호들(DOWN, UP)은 모두 로우 레벨로 변환된다. 상기 마스터 리셋 신호(RESETB)가 활성화된 이후 두 번째 만나는 피드백 클럭 신호(FBCLK)의 라이징 에지에서 상기 위상차 검출 신호(DOWN)는 하이 레벨로 활성화되고, 기준 클럭 신호(REFCLK)의 라이징 에지에서 상기 위상차 검출 신호(UP)가 하이 레벨로 활성화된다. 상기 두 위상차 검출 신호들(UP, DOWN)이 모두 활성화됨에 따라 상기 낸드 게이트들(131, 133)로부터 출력되는 신호들(A2, A3)이 모두 하이 레벨로 된다. 그에 따라 상기 D-플립플롭들(110, 120)은 리셋되고, 그들로부터 출력되는 위상차 검출 신호들(UP, DOWN)은 모두 로우 레벨로 비활성화된다.
그 결과, 상기 위상차 검출 신호들(UP, DOWN)의 위상차에 대응하는 제어 전압(Vc)이 VCDL(10)로 인가되고, 상기 VCDL(10)는 상기 제어 전압(Vc)에 대응하는 시간만큼 기준 클럭 신호(REFCLK)를 더 지연시켜 출력하게 된다.
도 6b는 상기 피드백 클럭 신호(FBCLK)의 위상이 상기 기준 클럭 신호(REFCLK)보다 앞서는 경우에 있어서, 상기 피드백 클럭 신호(FBCLK)가 활성화되고 나서부터 기준 클럭 신호(REFCLK)가 활성화되기 전에 상기 마스터 클럭 신호(RESETB)가 활성화되는 경우의 상기 위상 검출기(100)로부터 출력되는 신호들의 타이밍 도이다.
도 5 및 도 6b를 참조하면, 도 6a를 참조하여 설명한 바와 같이, 상기 마스터 리셋 신호(RESETB)가 비활성 상태(즉, 로우 레벨)인 동안, 상기 낸드 게이트들(131, 133)로부터 출력되는 신호들(A2, A3)은 각각 하이 및 로우 레벨로 설정된다. 따라서, 상기 D-플립플롭(110)은 리셋되어 로우 레벨의 위상차 검출 신호(UP)를 출력하고, 상기 D-플립플롭(120)은 피드백 클럭 신호(FBCLK)에 동기되어 하이 레벨의 위상차 검출 신호(DOWN)를 출력한다.
상기 마스터 리셋 신호(RESETB)가 하이 레벨로 활성화되면, 상기 인버터(144)의 출력은 로우 레벨로 된다. 그에 따라, 상기 낸드 게이트들(143, 145)은 각각 하이 레벨의 제 1 및 제 2 초기 상태 설정 신호들(INTL1, INTL2)을 출력한다. 그에 따라, 상기 낸드 게이트들(131, 133)은 상기 낸드 게이트(132)의 출력 신호에 의존해서 동작하게 된다. 초기에, 상기 위상 검출 신호들(UP, DOWN)이각각 로우 및 하이 레벨로 설정되었으므로, 낸드 게이트(132)로부터 출력되는 신호는 하이 레벨이다. 따라서, 낸드 게이트들(131)로부터 출력되는 신호(A2)는 로우 레벨에서 하이 레벨로 변화되고, 낸드 게이트(133)로부터 출력되는 신호(A3)는 로우 레벨을 유지한다. 그에 따라 상기 D-플립플롭들(110, 120)은 비-리셋 상태(non-reset state)에서 동작한다.
초기에 상기 위상차 검출 신호(DOWN)는 하이 레벨로 설정되어 있으므로, 상기 마스터 리셋 신호(RESETB)가 활성화된 이후 기준 클럭 신호(REFCLK)의 첫번째 라이징 에지에서 상기 위상차 검출 신호(UP)는 하이 레벨로 활성화된다. 상기 두 위상차 검출 신호들(UP, DOWN)이 모두 활성화됨에 따라 상기 낸드 게이트들(131, 133)로부터 출력되는 신호들(A2, A3)이 모두 하이 레벨로 되어 상기 D-플립플롭들(110, 120)은 각각 리셋되고, 그들로부터 출력되는 위상차 검출 신호들(UP, DOWN)은 모두 로우 레벨로 비활성화된다.
상기 마스터 리셋 신호(RESETB)가 활성화된 이후 피드백 클럭 신호(FBCLK)의 첫 번째 라이징 에지에서 상기 위상차 검출 신호(DOWN)는 하이 레벨로 활성화되고, 기준 클럭 신호(REFCLK)의 라이징 에지에서 상기 위상차 검출 신호(UP)가 하이 레벨로 활성화된다. 상기 두 위상차 검출 신호들(UP, DOWN)이 모두 활성화됨에 따라 상기 낸드 게이트들(131, 133)로부터 출력되는 신호들(A2, A3)이 모두 하이 레벨로 되어 상기 D-플립플롭들(110, 120)은 리셋되고, 그들로부터 출력되는 위상차 검출 신호들(UP, DOWN)은 모두 로우 레벨로 비활성화된다.
따라서, 상기 위상차 검출 신호들(UP, DOWN)의 위상차에 대응하는 제어전압(Vc)이 VCDL(10)로 인가되고, 상기 VCDL(10)는 상기 제어 전압(Vc)에 대응하는 시간만큼 기준 클럭 신호(REFCLK)를 더 지연시켜 출력하게 된다.
상술한 바와 같이, 본 발명의 위상 검출기(110)는, 피드백 클럭 신호(FBCLK)가 기준 클럭 신호보다 앞설 때, 두 클럭 신호들(REFCLK, FBCLK)의 위상 관계에 따라 상기 위상차 검출 신호들(UP, DOWN)을 발생한다. 도 6A 및 도 6B에서, 본 발명의 위상 검출기(100)는 마스터 리셋 신호(RESETB)가 언제 활성화되더라도 올바르게 동작한다.
다음, 도 6c는 상기 피드백 클럭 신호(FBCLK)의 위상이 상기 기준 클럭 신호(REFCLK)보다 뒤지는 경우에 있어서, 상기 기준 클럭 신호(REFCLK)가 활성화되기 전에 상기 마스터 클럭 신호(RESETB)가 활성화되는 경우의 상기 위상 검출기(100)로부터 출력되는 신호들의 타이밍 도이다.
도 5 및 도 6c를 참조하면, 상기 마스터 리셋 신호(RESETB)가 비활성 상태(즉, 로우 레벨)이면, 상기 인버터(144)로부터 출력되는 신호는 하이 레벨이다. 상기 피드백 클럭 신호(FBCLK)의 위상이 상기 기준 클럭 신호(REFCLK)보다 뒤지는 동안, 상기 피드백 클럭 신호(FBCLK)의 라이징 에지에서 상기 기준 클럭 신호(REFCLK)가 하이 레벨이다. 그러므로 상기 D-플립플롭(141)으로부터 출력되는 신호(A1)는 하이 레벨이고, 인버터(142)로부터 출력되는 신호는 로우 레벨로 된다. 따라서, 상기 낸드 게이트(143)로부터 출력되는 제 1 초기 상태 설정 신호(INTL1)는 로우 레벨 그리고 상기 낸드 게이트(145)로부터 출력되는 제 2 초기 상태 설정 신호(INTL2)는 하이 레벨로 된다. 그러므로, 상기 낸드 게이트(133)를 통해 출력되는 신호(A3)는 상기 낸드 게이트(132)의 출력 신호와 무관하게 하이 레벨로 되어서, 상기 D-플립플롭(120)은 리셋된다. 상기 D-플립플롭(120)으로부터 출력되는 위상 검출 신호(DOWN)가 로우 레벨로 됨에 따라 상기 낸드 게이트(132)로부터 출력되는 신호는 하이 레벨로 되어서 상기 낸드 게이트(131)는 로우 레벨의 신호를 출력하게 된다. 이와 같이, 상기 피드백 클럭 신호(FBCLK)의 위상이 상기 기준 클럭 신호(REFCLK)보다 뒤지고, 상기 마스터 리셋 신호(RESETB)가 로우 레벨인 동안 상기 위상차 검출 신호(UP)는 하이 레벨로 설정되고, 위상차 검출 신호(DOWN)는 로우 레벨로 설정된다.
계속해서, 상기 마스터 리셋 신호(RESETB)가 하이 레벨로 활성화되면, 상기 인버터(144)의 출력은 로우 레벨로 되어 상기 낸드 게이트들(143, 145)은 각각 하이 레벨의 제 1 및 제 2 초기 상태 설정 신호들(INTL1, INTL2)을 출력한다. 그에 따라, 상기 낸드 게이트들(131, 133)은 상기 낸드 게이트(132)의 출력 신호에 의존해서 동작하게 된다. 초기에, 상기 위상 검출 신호들(UP, DOWN)이 각각 하이 레벨 및 로우 레벨로 설정되었으므로, 낸드 게이트(132)로부터 출력되는 신호는 하이 레벨이다. 따라서, 낸드 게이트들(133)로부터 출력되는 신호(A3)는 하이 레벨에서 로우 레벨로 변화되고, 낸드 게이트(131)로부터 출력되는 신호(A2)는 로우 레벨을 유지한다. 이는 D-플립플롭들(110, 120)이 비-리셋 상태에서 동작하도록 한다.
초기에 상기 위상차 검출 신호(UP)는 하이 레벨로 설정되어 있으므로, 상기 마스터 리셋 신호(RESETB)가 활성화된 이후 처음 만나는 기준 클럭 신호(REFCLK)의 라이징 에지에서 상기 위상차 검출 신호(UP)는 하이 레벨로 유지된다. 다음, 피드백 클럭 신호(FBCLK)의 라이징 에지에서 상기 위상차 검출 신호(DOWN)는 하이 레벨로 활성화된다. 상기 위상차 검출 신호들(UP, DOWN)이 모두 하이 레벨이면, 상기 낸드 게이트(132)로부터 출력되는 신호는 로우 레벨로 된다. 그러므로, 낸드 게이트(131)는 하이 레벨의 신호(A2)를 출력하고, NAND 게이트(132)는 하이 레벨의 신호(A3)를 출력한다. 따라서, 상기 D-플립플롭들(110, 120)은 각각 리셋되고, 그들로부터 출력되는 위상차 검출 신호들(DOWN, UP)은 모두 로우 레벨로 변환된다. 상기 마스터 리셋 신호(RESETB)가 활성화된 이후 기준 클럭 신호(REFCLK)의 두 번째 라이징 에지에서, 상기 위상차 검출 신호(UP)는 하이 레벨로 활성화되고, 피드백 클럭 신호(FBCLK)의 라이징 에지에서 상기 위상차 검출 신호(DOWN)가 하이 레벨로 활성화된다. 상기 두 위상차 검출 신호들(UP, DOWN)이 모두 활성화됨에 따라 상기 낸드 게이트들(131, 133)로부터 출력되는 신호들(A2, A3)이 모두 하이 레벨로 되어 상기 D-플립플롭들(110, 120)은 리셋되고, 그들로부터 출력되는 위상차 검출 신호들(UP, DOWN)은 모두 로우 레벨로 비활성화된다.
따라서, 상기 위상차 검출 신호들(UP, DOWN)의 위상차에 대응하는 제어 전압(Vc)이 VCDL(10)로 인가되고, 상기 VCDL(10)는 상기 제어 전압(Vc)에 대응하는 시간만큼 지연 시간을 단축한다.
도 6d는 상기 피드백 클럭 신호(FBCLK)의 위상이 상기 기준 클럭 신호(REFCLK)보다 뒤지는 경우에 있어서, 상기 기준 클럭 신호(REFCLK)가 활성화되고 나서부터 피드백 클럭 신호(FBCLK)가 활성화되기 전에 상기 마스터 클럭 신호(RESETB)가 활성화되는 경우의 상기 위상 검출기(100)로부터 출력되는 신호들의 타이밍 도이다.
도 5 및 도 6d를 참조하면, 앞서 도 6c를 참조하여 설명한 바와 같이, 상기 마스터 리셋 신호(RESETB)가 비활성 상태(즉, 로우 레벨)인 동안, 상기 낸드 게이트들(131, 133)로부터 출력되는 신호들(A2, A3)은 각각 로우 레벨과 하이 레벨로 설정된다. 따라서, 상기 D-플립플롭(120)은 리셋되어 로우 레벨의 위상차 검출 신호(DOWN)를 출력하고, 상기 D-플립플롭(110)은 피드백 클럭 신호(FBCLK)에 동기되어 하이 레벨의 위상차 검출 신호(UP)를 출력한다.
상기 마스터 리셋 신호(RESETB)가 하이 레벨로 활성화되면, 상기 인버터(144)의 출력은 로우 레벨로 되어 상기 낸드 게이트들(143, 145)은 각각 하이 레벨의 제 1 및 제 2 초기 상태 설정 신호들(INTL1, INTL2)을 출력한다. 그에 따라, 상기 낸드 게이트들(131, 133)은 상기 낸드 게이트(132)의 출력 신호에 의존해서 동작하게 된다. 초기에, 상기 위상 검출 신호들(UP, DOWN)이 각각 하이 레벨 및 로우 레벨로 설정되었으므로, 낸드 게이트(132)로부터 출력되는 신호는 하이 레벨이다. 따라서, 낸드 게이트들(131)로부터 출력되는 신호(A2)는 로우 레벨을 유지하고, 낸드 게이트(133)로부터 출력되는 신호(A3)는 로우 레벨로 변화된다. 그에 따라 상기 D-플립플롭들(110, 120)은 모두 비-리셋 상태에서 동작한다.
초기에 상기 위상차 검출 신호(UP)가 하이 레벨로 설정되어 있으므로, 상기 마스터 리셋 신호(RESETB)가 활성화된 이후 피드백 클럭 신호(FBCLK)의 첫 번째 라이징 에지에서 상기 위상차 검출 신호(DOWN)는 하이 레벨로 활성화된다. 상기 두 위상차 검출 신호들(UP, DOWN)이 모두 활성화됨에 따라 상기 낸드 게이트들(131,133)로부터 출력되는 신호들(A2, A3)이 모두 하이 레벨로 되어 상기 D-플립플롭들(110, 120)은 각각 리셋되고, 그들로부터 출력되는 위상차 검출 신호들(UP, DOWN)은 모두 로우 레벨로 비활성화된다.
계속해서, 기준 클럭 신호(REFCLK)의 라이징 에지에서 상기 위상차 검출 신호(UP)는 하이 레벨로 활성화되고, 피드백 클럭 신호(FBCLK)의 라이징 에지에서 상기 위상차 검출 신호(DOWN)가 하이 레벨로 활성화된다. 상기 두 위상차 검출 신호들(UP, DOWN)이 모두 활성화됨에 따라 상기 낸드 게이트들(131, 133)로부터 출력되는 신호들(A2, A3)이 모두 하이 레벨로 되어 상기 D-플립플롭들(110, 120)은 리셋되고, 그들로부터 출력되는 위상차 검출 신호들(UP, DOWN)은 모두 로우 레벨로 비활성화된다.
따라서, 상기 위상차 검출 신호들(UP, DOWN)의 위상차에 대응하는 제어 전압(Vc)이 VCDL(10)로 인가되고, 상기 VCDL(10)는 상기 제어 전압(Vc)에 대응하는 시간만큼 지연 시간을 단축시킨다.
상술한 바와 같이, 본 발명의 위상 검출기(110)는, 기준 클럭 신호(REFCLK)가 피드백 클럭 신호(FBCLK)보다 앞설 때, 두 클럭 신호들(REFCLK, FBCLK)의 위상 관계에 따라 상기 위상차 검출 신호들(UP, DOWN)을 미리 설정함으로서, 마스터 리셋 신호(RESETB)가 기준 클럭 신호(REFCLK)와 피드백 클럭 신호(FBCLK)의 주기 중에 언제 활성화되더라도 올바르게 동작한다.
도 7은 본 발명의 다른 실시예에 따른 위상 검출기의 회로 구성을 보여주는 도면이다. 도 7을 참조하면, 상기 위상 검출기(200)는 D-플립플롭들(210, 220)과리셋 제어 로직(230) 그리고 초기 상태 설정 로직(240)을 포함한다. 상기 D-플립플롭들(210, 220)과 리셋 제어 로직(230)은 도 5에 도시된 D-플립플롭들(110, 120) 및 리셋 제어 로직(130)과 동일한 회로 구성을 가지며 동일하게 동작한다. 상기 초기 상태 설정 로직(240)은 도 5에 도시된 초기 상태 설정 로직(140)과 동일하게 D-플립플롭(241), 낸드 게이트들(243, 245) 그리고 인버터들(242, 244)을 포함한다. 그러나, 초기 상태 설정 로직(140)과 달리, 피드백 클럭 신호(FBCLK)는 입력 단자(D)로 인가되고, 기준 클럭 신호(REFCLK)는 클럭 단자(CK)로 인가된다. 또한, 낸드 게이트(243)로부터 출력되는 신호는 제 2 초기 상태 설정 신호(INTL2)로서 낸드 게이트(233)의 입력으로 제공되고, 낸드 게이트(245)로부터 출력되는 신호는 제 1 초기 상태 설정 신호(INTL1)로서 낸드 게이트(231)의 입력으로 제공된다. 그러므로, 중복되는 설명을 피하기 위해서 도 5에 도시된 위상 검출기와 동일하게 동작하는 회로 구성들에 대한 상세한 설명은 생략한다.
도 7을 참조하면, 상기 피드백 클럭 신호(FBCLK)의 위상이 기준 클럭 신호(REFCLK)보다 앞설 때, D-플립플롭(241)으로부터 출력되는 신호(A1)는 하이 레벨로 된다. 그러므로, 상기 마스터 리셋 신호(RESETB)가 로우 레벨인 동안, 상기 낸드 게이트(243)로부터 출력되는 제 2 초기 상태 설정 신호(INTL2)는 하이 레벨이고, 낸드 게이트(245)로부터 출력되는 제 1 초기 상태 설정 신호(INTL1)는 로우 레벨이다. 따라서, 낸드 게이트(231)로부터 출력되는 신호(A2)는 하이 레벨로 되어서, D-플립플롭(210)이 리셋되고 위상차 검출 신호(UP)는 로우 레벨로 설정된다. 상기 위상차 검출 신호(UP)가 로우 레벨로 설정됨에 따라 낸드 게이트(232)로부터출력되는 신호는 하이 레벨로 되고, 낸드 게이트(233)로부터 출력되는 신호(A3)는 로우 레벨로 된다. 따라서, D-플립플롭(220)은 피드백 클럭 신호(FBCLK)에 동기된 하이 레벨의 위상차 검출 신호(DOWN)를 출력하게 된다.
다시 말하면, 상기 피드백 클럭 신호(FBCLK)의 위상이 기준 클럭 신호(REFCLK)보다 앞설 때, 마스터 리셋 신호(RESETB)가 로우 레벨인 동안, 상기 위상차 검출 신호들(UP, DOWN)은 각각 로우 및 하이 레벨로 설정된다. 따라서, 상기 마스터 리셋 신호(RESETB)가 어느 시점에 하이 레벨로 활성화되더라도 상기 위상 검출기(200)는 올바르게 동작하게 된다.
반면, 상기 피드백 클럭 신호(FBCLK)의 위상이 기준 클럭 신호(REFCLK)보다 뒤질 때, D-플립플롭(241)으로부터 출력되는 신호(A1)는 로우 레벨로 된다. 그러므로, 상기 마스터 리셋 신호(RESETB)가 로우 레벨인 동안, 상기 낸드 게이트(243)로부터 출력되는 신호(INTL2)는 로우 레벨이고, 상기 낸드 게이트(245)로부터 출력되는 신호(INTL1)는 하이 레벨이다. 따라서, 낸드 게이트(233)로부터 출력되는 신호(A3)는 하이 레벨로 되어서, D-플립플롭(220)이 리셋되고, 위상차 검출 신호(DOWN)는 로우 레벨로 설정된다. 상기 위상차 검출 신호(DOWN)가 로우 레벨로 설정됨에 따라 낸드 게이트(232)로부터 출력되는 신호는 하이 레벨로 되고, 낸드 게이트(231)는 로우 레벨의 신호(A2)를 출력하게 된다. 따라서, D-플립플롭(210)은 기준 클럭 신호(REFCLK)에 동기된 하이 레벨의 위상차 검출 신호(UP)를 출력하게 된다.
따라서, 상기 피드백 클럭 신호(FBCLK)의 위상이 기준 클럭 신호(REFCLK)보다 뒤질 때, 마스터 리셋 신호(RESETB)가 비활성 상태인 동안, 상기 위상차 검출 신호들(UP, DOWN)은 각각 하이 및 로우 레벨로 설정된다. 따라서, 상기 마스터 리셋 신호(RESETB)가 어느 시점에 하이 레벨로 활성화되더라도 상기 위상 검출기(200)는 올바르게 동작하게 된다.
예시적인 바람직한 실시예를 이용하여 본 발명의 설명하였지만, 본 발명의 범위는 개시된 실시예들에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형 예들 및 그 유사한 구성들을 모두 포함될 수 있도록 하려는 것이다. 따라서, 청구범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.
이상과 같은 본 발명에 의한 지연 고정 루프는, 마스터 리셋 신호가 활성화되기 전에 기준 클럭 신호와 피드백 클럭 신호의 위상 관계에 따라 위상차 검출 신호들 각각의 상태를 미리 설정한다. 위상차 검출 신호들(UP, DOWN)을 제공하기 위해 독립적이고 분리된 리셋 신호들이 플립플롭들(110, 120) 또는 플립플롭들(210, 220)로 제공된다. 그러므로, 마스터 리셋 신호가 언제 활성화되더라도 위상 검출기는 정확하게 동작할 수 있으며, 그 결과 정확한 위상 고정 동작을 수행할 수 있다.

Claims (24)

  1. 제 1 클럭 신호 및 제 2 클럭 신호 사이의 위상 차를 보상하기 위한 지연 고정 루프(delay-locked loop)용 위상 검출기에 있어서:
    제 1 리셋 신호에 의해 리셋되며, 상기 제 1 클럭 신호를 받아들이고, 제 1 출력 신호를 발생하는 제 1 플립플롭과;
    제 2 리셋 신호에 의해 리셋되며, 상기 제 2 클럭 신호를 받아들이고, 제 2 출력 신호를 발생하는 제 2 플립플롭과;
    상기 제 1 및 제 2 리셋 신호들은 분리된 로직 패스들에 의해 제공되고; 그리고
    상기 제 1 및 제 2 출력 신호들과 제 1 초기화 신호의 조합에 근거해서 상기 제 1 리셋 신호를 발생하고, 상기 제 1 및 제 2 출력 신호들과 제 2 초기화 신호의 조합에 근거해서 상기 제 2 리셋 신호를 발생하는 리셋 회로를 포함하는 것을 특징으로 하는 위상 검출기.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 초기화 신호들은 초기화 과정 동안 공급되는 것을 특징으로 하는 위상 검출기.
  3. 제 1 항에 있어서,
    상기 제 1 클럭 신호는 기준 클럭 신호를 포함하고, 상기 제 2 클럭 신호는 피드백 클럭 신호를 포함하는 것을 특징으로 하는 위상 검출기.
  4. 제 1 항에 있어서,
    상기 제 1 출력 신호는, 상기 지연 고정 루프에서 상기 제 1 클럭 신호의 지연을 감소시키기 위한 제 1 위상차 검출 신호(UP)를 포함하고, 상기 제 2 출력 신호는 상기 지연 고정 루프에서 상기 제 1 클럭 신호의 지연을 증가시키기 위한 제 2 위상차 검출 신호(DOWN)를 포함하는 것을 특징으로 하는 위상 검출기.
  5. 제 1 항에 있어서,
    상기 리셋 회로는,
    제 1 중간 신호를 제공하기 위해 상기 제 1 및 제 2 출력 신호들을 논리 연산하는 제 1 논리 회로와;
    상기 제 1 리셋 신호를 발생하기 위해 상기 제 1 중간 신호와 상기 제 1 초기화 신호를 논리 연산하는 제 2 논리 회로; 그리고
    상기 제 2 리셋 신호를 발생하기 위해 상기 제 1 중간 신호와 상기 제 2 초기화 신호를 논리 연산하는 제 3 논리 회로를 포함하는 것을 특징으로 하는 위상 검출기.
  6. 제 1 항에 있어서,
    상기 제 1 및 제 2 초기화 신호들을 발생하는 초기화 회로를 더 포함하되;
    상기 초기화 회로는,
    상기 제 1 및 제 2 클럭 신호들을 받아들이고, 제 2 중간 신호를 발생하는 제 3 플립플롭과;
    상기 제 1 초기화 신호를 발생하기 위해 상기 제 2 중간 신호와 외부에서 발생된 마스터 리셋 신호를 논리 연산하는 제 4 논리 회로; 그리고
    상기 제 2 초기화 신호를 발생하기 위해 상기 제 2 중간 신호와 상기 외부에서 발생된 마스터 리셋 신호를 논리 연산하는 제 5 논리 회로를 포함하는 것을 특징으로 하는 위상 검출기.
  7. 제 6 항에 있어서,
    상기 제 3 플립플롭은 D-플립플롭을 포함하는 것을 특징으로 하는 위상 검출기.
  8. 제 7 항에 있어서,
    상기 제 1 클럭 신호는 상기 제 3 D-플립플롭의 입력 단자에 연결되고, 상기 제 2 클럭 신호는 상기 제 3 D-플립플롭의 클럭 입력 단자에 연결되는 것을 특징으로 하는 위상 검출기.
  9. 제 7 항에 있어서,
    상기 제 2 클럭 신호는 상기 제 3 D-플립플롭의 입력 단자에 연결되고, 상기 제 1 클럭 신호는 상기 제 3 D-플립플롭의 클럭 입력 단자에 연결되는 것을 특징으로 하는 위상 검출기.
  10. 제 1 항에 있어서,
    상기 제 1 및 제 2 플립플롭들은 D-플립플롭들을 포함하는 것을 특징으로 하는 위상 검출기.
  11. 제 10 항에 있어서,
    상기 제 1 클럭 신호는 상기 제 1 D-플립플롭의 클럭 입력 단자에 연결되고, 상기 제 2 클럭 신호는 상기 제 2 D-플립플롭의 클럭 입력에 연결되고, 그리고 상기 제 1 및 제 2 D-플립플롭들의 입력 단자들은 이진수 1로 표현되는 전원 소스에 각각 연결되는 것을 특징으로 하는 위상 검출기.
  12. 제 1 클럭 신호 및 제 2 클럭 신호 사이의 위상 차를 보상하기 위한 지연 고정 루프(delay-locked loop)용 위상 검출기에 있어서:
    제 1 리셋 신호에 의해 리셋되며, 상기 제 1 클럭 신호를 받아들이고, 제 1 출력 신호를 발생하는 제 1 플립플롭과;
    제 2 리셋 신호에 의해 리셋되며, 상기 제 2 클럭 신호를 받아들이고, 제 2 출력 신호를 발생하는 제 2 플립플롭과;
    상기 제 1 및 제 2 리셋 신호들은 분리된 로직 패스들에 의해 제공되고; 그리고
    상기 제 1 및 제 2 출력 신호들과 제 1 초기화 신호의 조합에 근거해서 상기 제 1 리셋 신호를 발생하고, 상기 제 1 및 제 2 출력 신호들과 제 2 초기화 신호의 조합에 근거해서 상기 제 2 리셋 신호를 발생하는 리셋 회로를 포함하되;
    상기 리셋 회로는,
    제 1 중간 신호를 제공하기 위해 상기 제 1 및 제 2 출력 신호들을 논리 연산하는 제 1 논리 회로와;
    상기 제 1 리셋 신호를 발생하기 위해 상기 제 1 중간 신호와 상기 제 1 초기화 신호를 논리 연산하는 제 2 논리 회로; 그리고
    상기 제 2 리셋 신호를 발생하기 위해 상기 제 1 중간 신호와 상기 제 2 초기화 신호를 논리 연산하는 제 3 논리 회로를 포함하는 것을 특징으로 하는 위상 검출기.
  13. 제 12 항에 있어서,
    상기 제 1 및 제 2 초기화 신호들은 초기화 과정 동안 공급되는 것을 특징으로 하는 위상 검출기.
  14. 제 12 항에 있어서,
    상기 제 1 클럭 신호는 기준 클럭 신호를 포함하고, 상기 제 2 클럭 신호는피드백 클럭 신호를 포함하는 것을 특징으로 하는 위상 검출기.
  15. 제 12 항에 있어서,
    상기 제 1 출력 신호는, 상기 지연 고정 루프에서 상기 제 1 클럭 신호의 지연을 감소시키기 위해 사용되는 제 1 위상차 검출 신호(UP)를 포함하고, 상기 제 2 출력 신호는, 상기 지연 고정 루프에서 상기 제 2 클럭 신호의 지연 시간을 증가시키기 위해 사용되는 제 2 위상차 검출 신호(DOWN)를 포함하는 것을 특징으로 하는 위상 검출기.
  16. 제 12 항에 있어서,
    상기 제 1 및 제 2 초기화 신호들을 발생하는 초기화 회로를 더 포함하되;
    상기 초기화 회로는,
    상기 제 1 및 제 2 클럭 신호들을 받아들이고, 제 2 중간 신호를 발생하는 제 3 플립플롭과;
    상기 제 1 초기화 신호를 발생하기 위해 상기 제 2 중간 신호와 외부에서 발생된 마스터 리셋 신호를 논리 연산하는 제 4 논리 회로; 그리고
    상기 제 2 초기화 신호를 발생하기 위해 상기 제 2 중간 신호와 상기 외부에서 발생된 마스터 리셋 신호를 논리 연산하는 제 5 논리 회로를 포함하는 것을 특징으로 하는 위상 검출기.
  17. 제 16 항에 있어서,
    상기 제 3 플립플롭은 D-플립플롭을 포함하는 것을 특징으로 하는 위상 검출기.
  18. 제 17 항에 있어서,
    상기 제 1 클럭 신호는 상기 제 3 D-플립플롭의 입력 단자에 연결되고, 상기 제 2 클럭 신호는 상기 제 3 D-플립플롭의 클럭 입력 단자에 연결되는 것을 특징으로 하는 위상 검출기.
  19. 제 17 항에 있어서,
    상기 제 2 클럭 신호는 상기 제 3 D-플립플롭의 입력 단자에 연결되고, 상기 제 1 클럭 신호는 상기 제 3 D-플립플롭의 클럭 입력 단자에 연결되는 것을 특징으로 하는 위상 검출기.
  20. 제 12 항에 있어서,
    상기 제 1 및 제 2 플립플롭들은 D-플립플롭들을 포함하는 것을 특징으로 하는 위상 검출기.
  21. 제 20 항에 있어서,
    상기 제 1 클럭 신호는 상기 제 1 D-플립플롭의 클럭 입력 단자에 연결되고,상기 제 2 클럭 신호는 상기 제 2 D-플립플롭의 클럭 입력 단자에 연결되고, 그리고 상기 제 1 및 제 2 D-플립플롭들의 입력 단자들은 이진수 1로 표현되는 전원 소스에 각각 연결되는 것을 특징으로 하는 위상 검출기.
  22. 제 1 클럭 신호와 제 2 클럭 신호 사이의 위상차를 보상하기 위한 방법에 있어서:
    제 1 리셋 신호에 의해 리셋되는 제 1 플립플롭에서 상기 제 1 클럭 신호를 받아들이고, 제 1 출력 신호를 발생하는 단계와;
    제 2 리셋 신호에 의해 리셋되는 제 2 플립플롭에서 상기 제 2 클럭 신호를 받아들이고, 제 2 출력 신호를 발생하는 단계와;
    상기 제 1 및 제 2 리셋 신호들은 분리된 로직 패스들에 의해 제공되고; 그리고
    리셋 회로에서, 상기 제 1 및 제 2 출력 신호들과 제 1 초기화 신호의 조합에 근거해서 상기 제 1 리셋 신호를 발생하고 그리고 상기 제 1 및 제 2 출력 신호들과 제 2 초기화 신호의 조합에 근거해서 상기 제 2 리셋 신호를 발생하는 단계를 포함하는 것을 특징으로 하는 제 1 및 제 2 클럭 신호들 사이의 위상차 보상 방법.
  23. 제 22 항에 있어서,
    상기 제 1 및 제 2 리셋 신호들을 발생하는 단계를 더 포함하되;
    상기 제 1 및 제 2 리셋 신호들을 발생하는 단계는,
    제 1 중간 신호를 제공하기 위해 상기 제 1 및 제 2 출력 신호들을 논리 연산하는 단계와;
    상기 제 1 리셋 신호를 발생하기 위해 상기 제 1 중간 신호와 상기 제 2 초기화 신호를 논리 연산하는 단계; 그리고
    상기 제 2 리셋 신호를 발생하기 위해 상기 제 1 중간 신호와 상기 제 2 초기화 신호를 논리 연산하는 단계를 포함하는 것을 특징으로 하는 제 1 및 제 2 클럭 신호들 사이의 위상차 보상 방법.
  24. 제 23 항에 있어서,
    상기 제 1 및 제 2 초기화 신호들을 발생하는 단계를 더 포함하되;
    상기 제 1 및 제 2 초기화 신호들을 발생하는 단계는,
    제 3 플립플롭에서 상기 제 1 및 제 2 클럭 신호들을 받아들이고, 제 2 중간 신호를 발생하는 단계와;
    상기 제 1 초기화 신호를 발생하기 위해 상기 제 2 중간 신호와 외부로부터 발생된 마스터 리셋 신호를 논리 연산하는 단계; 그리고
    상기 제 2 초기화 신호를 발생하기 위해 상기 제 2 중간 신호와 상기 외부로부터 발생된 마스터 리셋 신호를 논리 연산하는 단계를 포함하는 것을 특징으로 하는 제 1 및 제 2 클럭 신호들 사이의 위상차 보상 방법.
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