KR20040027350A - 정상 상태 위상 오차를 줄인 위상 동기 루프 회로 - Google Patents

Abstract

위상 동기 루프 회로는 아날로그 PLL 회로에 앞서는 단에 DLL 회로를 구비한다. DLL 회로는 기준 클록 신호와 피드백 신호 사이의 위상차를 검출하고, 아날로그 PLL 회로가 갖는 정상 상태 위상 오차보다 더 크게 되도록 증가된 위상차로 상기 검출된 위상차를 변경하며, 이렇게 변경된 위상차를 아날로그 PLL 회로에 제공한다. 기준 클록 신호와 피드백 신호 사이의 위상차가 DLL 회로에 의해 검출되는 동안 아날로그 PLL 회로는 증가된 위상차를 정상 상태 위상 오차로 감소시키도록 동작한다. 결과적으로, 기준 클록 신호와 피드백 신호 사이의 위상차는 DLL 회로 내의 위상 비교기의 감도 한계로 감소된다.

Description

정상 상태 위상 오차를 줄인 위상 동기 루프 회로{PHASE-LOCKED LOOP CIRCUIT REDUCING STEADY STATE PHASE ERROR}

발명의 분야

본 발명은, 반도체 집적 회로 칩 등에 이용되는 아날로그 방식의 위상 동기 루프(PLL) 회로에 관한 것이다.

관련 기술의 설명

반도체 집적 회로 칩에는, 집적 회로 내부의 각 로직 회로에 공급되는 클록 신호를 집적 회로 칩 외부로부터 공급되는 기준 클록 신호와 동기시키기 위해 PLL 회로가 마련되어 있다.

도 1은 집적 회로 칩에 마련된 종래의 PLL 회로의 블록도이다. 도 1에 도시된 바와 같이, 아날로그 PLL 회로(52)의 한 입력 단자에는 외부로부터의 기준 클록 신호(53)가 입력되고, 다른 입력 단자에는 집적 회로 내의 각 로직 회로(57)에 공급되는 동기 클록 신호가 피드백 신호(54)로서 입력된다. 아날로그 PLL 회로(52)는 그 출력 클록 신호(55)의 위상이 제어하여 입력된 기준 클록 신호(53)와 피드백 신호(54)의 위상차를 제거한다.

위상 제어된 출력 클록 신호(55)는 출력 클록 신호(55)의 지연 시간을 각 로직 회로의 입력 단자에서 균등화 시키기 위해 트리 형상으로 배치·배선된 CTS(Clock Tree Synthesis) 회로(56)를 통하여 각 로직 회로(57)에 동기 클록 신호로서 공급된다. 따라서, 아날로그 PLL 회로(52)로부터 제공되는 출력 클록 신호(55)의 위상은, CTS 회로(56)에 의한 지연 시간분을 사전에 공제한 위상이 되도록 제어된다.

아날로그 PLL 회로(52)는, 예를 들면, CTS 회로(56)로부터 제공되는 동기 클록 신호인 피드백 신호(54)의 위상과 기준 클록 신호(53)의 위상을 비교하는 위상 비교기와, 상기 위상 비교기의 비교 결과에 대응하는 제어 전압을 발생하는 로우패스 필터를 포함하는 제어 전압 발생 수단 및, 이 제어 전압에 의해 그 발진 주파수가 제어되는 전압 제어 발진기(VCO)를 포함한다. 이러한 아날로그 PLL 회로(52)의 구성은 당업자에게는 잘 알려져 있기 때문에 그 상세 설명은 생략한다.

하기에 상세히 설명된 일본 특개2001-111415호 공보에는 반도체 집적 회로의 PLL 회로의 위상 동기의 정확성을 향상시키고 집적 회로의 배선 상태와 제조 오차에 의한 위상 비교 정밀도의 저하를 방지하는 기술이 개시되어 있다. 반도체 집적 회로의 기준 클록 입력 단자로부터 PLL 회로의 위상 비교기의 입력 단자까지의 제 1의 경로와, PLL 회로로부터 제공되고 CTS 회로를 통하여 로직 회로에 입력되는 클록 신호의 귀환 경로인 위상 비교기의 다른 입력 단자까지의 제 2의 경로에, 각각, 지연 시간이 가변으로 설정 가능한 제 1 및 제 2의 가변 지연 소자가 삽입된다.

제 1의 경로 및 제 2의 경로와 각각 등가로 형성된 제 3의 경로 및 제 4의 경로에서의 지연 시간차의 측정 결과에 의거하여, 상기 제 1 및 제 2의 가변 지연소자의 지연 시간을 설정한다. 이렇게 함으로써, 상기 제 1의 경로와 제 2의 경로의 지연 시간을 서로 동등하게 하여, 제 1 및 제 2의 경로의 지연 시간차로 인해 발생할 수도 있는 위상 오차를 보정하게 된다.

이들의 구성을 갖는 PLL 회로를 구비함으로써, 예를 들면, CTS 회로(56)에 연결되는 각 로직 회로(57)에 입력되는 동기 클록 신호(피드백 신호(54))의 위상을, 외부로부터의 기준 클록 신호(53)의 위상과 동기시킬 수 있게 된다. 또한, 일본 특개2001-111415호 공보에 개시된 바와 같이, 위상 비교기에 제공되는 기준 클록 신호의 경로와 출력 클록 신호의 귀환 경로의 경로차에 의거한 위상 오차를 해소하여 위상 동기의 정밀도를 향상하는 것이 가능하게 되지만, 실제로는, 아날로그 PLL 회로를 구성하는 내부 회로의 상대 오차, 또는 리크 등에 의해 아날로그 PLL 회로의 위상 비교기에 입력되는 기준 클록 신호와 피드백 신호 사이에 정상 상태 위상 오차(steady state phase error)가 있기 때문에, 각 로직 회로에 공급되는 동기 클록 신호(피드백 신호)와 외부로부터의 기준 신호의 위상차를 이 정상 상태 위상 오차 이하로 할 수는 없다.

따라서 도 1 또는 일본 특개2001-111415호 공보에 도시한 구성에서는, 위상 비교기의 입력 단자에 인가되는 기준 클록 신호(기준 신호(53))와 각 로직 회로에 제공되는 동기 클록 신호(피드백 신호(54))의 위상은 완전하게는 일치하지 않고, 이들 신호의 위상이 일치하지 않는 상태에서도 PLL 회로는 안정 상태로 되어 버린다. 즉, 아날로그 회로에서의 편차, 리크 등에 수반하는 정상 상태 위상 오차의 저감에는 한계가 존재하고, 각 로직 회로에 제공되는 동기 클록 신호의 위상을 기준클록 신호와 완전하게 일치시키는 것은 곤란하다.

동기 클록 신호의 주파수가 낮은 경우에는, 이 정상 상태 위상 오차가 어느 정도의 허용 범위 내에 있으면, PLL 회로의 동작에 큰 영향을 끼치지는 않는다. 그러나, 동기 클록 신호의 주파수가 높아지면, 정상 상태 위상 오차에 대한 허용 범위가 엄격해지고, 정상 상태 위상 오차가 PLL 회로의 동작에서 무시할 수 없게 된다.

도 2는 정상 상태 위상 오차를 줄이기 위해 디자인 된 종래의 회로의 블록도를 도시한다. 도시된 종래의 회로는 아날로그 PLL 회로의 후단에 독립적으로 배치된 DLL(Delay Locked Loop) 회로를 구비한다. DLL 회로는 아날로그 PLL 회로에서 발생하는 정상 상태 위상 오차를 감소하는 기능을 하여 각 로직 회로에 제공되는 동기 클록 신호와 외부로부터 제공되는 기준 클록 신호를 동기화시킨다.

도 2에 있어서, 아날로그 PLL 회로(61)의 위상 비교기는 외부로부터의 기준 클록 신호(63)와 위상 비교기로부터의 출력 클록 신호인 피드백 신호(65)를 제공받고, 기준 클록 신호(63)와의 위상차가 정상 상태 위상 오차의 범위 내의 값으로 감소된 출력 클록 신호(65)를 DLL 회로(62)에 출력한다.

DLL 회로(62)는 아날로그 PLL 회로(61)로부터 제공되는 출력 클록 신호(65)를 적어도 한 주기동안 지연시키기 위한 다수의 버퍼를 포함하는 가변 지연 회로와, 기준 클록 신호(63)와 CTS 회로(66)로부터 제공되는 동기 클록 신호(68)를 제공받아 양자의 위상차를 검출하고, 검출된 위상차에 따라 상기 가변 지연 회로에 의한 지연을 제어하는 지연 시간 제어 회로를 포함한다.

구체적으로는, DLL 회로(62)는 기준 클록 신호(63)의 위상을 동기 클록 신호(68)의 위상과 비교하고, 기준 클록 신호(63)와 동기 클록 신호(68) 사이의 위상차를 제거하기 위해 가변 지연 회로에 의한 지연을 제어한다. DLL 회로(62)는 그 지연이 제어된 출력 클록 신호(64)를 CTS 회로(66)에 제공한다. 따라서, CTS 회로(66)로부터 제공되는 동기 클록 신호(68)는 기준 클록 신호(63)와 동기되고, 그 결과 로직 회로(67)에는 기준 클록 신호와 동기된 동기 클록 신호가 제공된다.

일반적으로, 아날로그 PLL 회로는 디지털 PLL 회로보다 전원의 노이즈에 덜 민감하고 설계하기가 용이하다. 그러나, 아날로그 PLL 회로에서의 리크와 오차에 의한 정상 상태 오차를 감소시키는데는 한계가 있기 때문에, 각 로직 회로에 제공되는 클록 신호를 기준 클록 신호와 완전하게 동기시키는 것은 어렵다.

도 2에 도시된 회로에 따르면, 아날로그 PLL 회로의 후단에 독립적으로 배치된 DLL 회로는 도 1 도시되거나 또는 일본 특개2001-111415호 공보에 개시된 아날로그 PLL 회로에서 발생하는 정상 상태 위상 오차의 문제점을 해결할 수 있다. 그러나, 출력 클록 신호의 위상의 정확도를 증가시키면, PLL 회로의 크기가 증가하고, 그 결과 점유 면적이 증가하고 PLL 회로를 내장하는 집적 회로의 소비 전력이 증가하게 된다.

또한, 독립적으로 동작하는 DLL 회로에서는, 전원으로부터의 노이즈가 축적되고 DLL 회로에서 생성된 지터를 제공한다는 점에서 문제가 있다. DLL 회로의 가변 지연 회로는 통상적으로 각각이 단위 지연을 갖는 CMOS 인버터와 같은 다수의 종속 접속된 버퍼를 포함한다. CMOS 인버터는 지터로서 전파되는 디지털 전원의 노이즈에 영향을 받기 쉽다.

또한, 도 2에 도시된 DLL 회로는 가변 지연 회로가 입력 신호를 적어도 한 주기동안 지연시키기 위해 필요하다. 한편, 동기 클록 신호의 동기 정밀도를 증가시키려면, 각 버퍼의 단위 지연 시간이 감소되어야 한다. 결과적으로, 입력 신호를 한 주기동안 지연시키고 동시에 동기 클록 신호의 동기 정밀도를 증가시키려면, 종속 접속된 버퍼의 수가 증가되고, 회로 크기가 증가된다. 예를 들면, 클록 신호의 주파수가 300㎒이면, 클록 신호는 3.3㎱의 주기를 갖는다. 버퍼가 10㎰의 단위 지연 시간을 가지면, 가변 지연 회로가 입력 신호를 적어도 한 주기동안 지연시키기 위해서는 적어도 330개의 버퍼가 종속 접속되어야 한다.

본 발명의 목적은, 아날로그 PLL 회로의 출력 신호 정밀도를 유지한 채로, 아날로그 회로에서의 편차 및 리크에 의한 정상 상태 위상 오차가 감소된 아날로그 PLL 회로를 포함하는 PLL 회로를 제공하는 것이다.

본 발명의 다른 목적은, 전원으로부터의 노이즈의 영향에 의한 지터를 감소시키기고 회로 규모를, 단독의 DLL 회로에 의해 구성한 경우보다도 작게하는 것이 가능한 PLL 회로를 제공하는 것이다.

본 발명에 따른 위상 동기 루프 회로는 아날로그 PLL 회로에 앞서는 단에 DLL 회로를 구비한다. DLL 회로는 기준 클록 신호와 피드백 신호 사이의 위상차를 검출하고, 아날로그 PLL 회로에 의한 정상 상태 위상 오차보다 검출된 위상차가 더 크게 되도록 증가된 위상차로 변경하며, 아날로그 PLL 회로에 증가된 위상차를 갖는 출력 클록 신호를 제공한다. 기준 클록 신호와 피드백 신호 사이의 위상차가 DLL 회로에 의해 검출되는 동안, 아날로그 PLL 회로는 증가된 위상차를 정상 상태 위상 오차로 줄이도록 동작한다. 결과적으로, 기준 클록 신호와 피드백 신호 사이의 위상차는 DLL 회로의 위상 비교기의 감도 한계로 감소된다.

본 발명에 따르면, 기준 클록 신호와 피드백 신호 사이의 위상 오차는 아날로그 PLL 회로에 의한 정상 상태 위상 오차보다 더 작은 값으로 감소될 수 있다.

또한, 본 발명에 따르면, DLL 회로의 지연 회로가 다수의 종속 접속된 버퍼를 포함하면, 버퍼는 기준 클록 신호의 한주기만큼 많이 필요없고, 지연 회로는 아날로그 PLL 회로의 정상 상태 위상 오차에 대응하는 지연시간을 가질 것이다.

또한, 본 발명에 따르면, DLL 회로에서 지터가 발생되더라도, 후속단의 아날로그 PLL 회로에 의해 지터가 흡수되기 때문에, 지터에 의한 악영향은 감소된다.

본 발명의 상기 및 다른 목적, 특징 및 이점은 본 발명의 예를 도시하는 첨부된 도면과 연계한 하기의 상세한 설명으로부터 명확해질 것이다.

도 1은 종래의 PLL 회로의 블록도.

도 2는 정상 상태 위상 오차를 감소시키도록 설계된 종래의 다른 PLL 회로의 블록도.

도 3은 본 발명의 실시예에 따른 PLL 회로의 블록도.

도 4는 본 발명의 실시예에 따른 PLL 회로의 내부 DLL 회로의 블록도.

도 5는 본 발명의 실시예에 따른 PLL 회로가 동작하는 방식을 도시하는 타이밍도.

도 6은 본 발명의 실시예에 따른 PLL 회로가 동작하는 방식을 도시하는 클록 펄스의 파형도.

♠도면의 주요 부분에 대한 부호의 설명♠

2 : 내부 DLL 회로3 : 내부 아날로그 PLL 회로

4, 56, 66 : CTS5, 57, 67 : 로직 회로

11, 53, 63 : 기준 클록 신호12 : 기준 클록 지연 신호

13, 54, 65 : 피드백 신호14 : 피드백 지연 신호

15 : 제어 신호16, 55, 64 : 출력 클록 신호

21 : 위상 비교기22 : 제어 회로

23, 24 : 가제어 지연 회로25, 26 : 지연 제어 신호

52, 61 : 아날로그 PLL 회로62 : DLL 회로

도 3은 본 발명의 실시예에 따른 PLL 회로의 블록도이다. 본 발명의 실시예에 따른 PLL 회로는 집적 회로 칩내에 내장된다.

도 3에 도시된 바와 같이, PLL 회로는 집적 회로 칩의 로직 회로(5) 각각에 제공되는 동기 클록 신호인 피드백 신호(13)의 위상을 집적 회로 칩 외부에서 제공되는 기준 클록 신호(11)의 위상과 비교하기 위한 내부 DLL 회로(2)를 구비한다. 피드백 신호(13)의 위상과 기준 클록 신호(11)의 위상의 비교의 결과로서 내부 DLL회로(2)가 위상차를 검출하면, 내부 DLL 회로(2)는 검출된 위상차에 소정의 위상차를 더하여 위상차가 더 증가된 기준 클록 지연 신호(12)와 피드백 지연 신호(14)를 생성하고, 기준 클록 지연 신호(12)와 피드백 지연 신호(14)를 내부 아날로그 PLL 회로(3)에 공급한다.

내부 DLL 회로(2)가 동작을 시작하는 시간은 내부 아날로그 PLL 회로(3)가 동작을 시작하고 소정의 기간이 경과한 후의 시간으로 설정되거나, 또는 내부 아날로그 PLL 회로(3)가 록(lock)된 이후의 시간으로 설정된다. 내부 DLL 회로(2)는 예를 들면 자신에게 입력되는 제어 신호(15)가 L 레벨에서 H 레벨로 변경될 때 위상차 검출 프로세스를 시작하도록 제어된다.

내부 아날로그 PLL 회로(3)는 기준 클록 지연 신호(12)와 피드백 지연 신호(14)를 제공받는다. 내부 아날로그 PLL 회로(3)는 기준 클록 지연 신호(12)와 피드백 지연 신호(14) 사이의 위상차가 내부 아날로그 PLL 회로(3)가 갖는 정상 상태 위상 오차와 동일하게 되도록 출력 클록 신호(16)의 위상을 제어할 때 안정하게 된다. 내부 아날로그 PLL 회로(3)는 이 위상 제어 출력 클록 신호(16)를 CTS 회로(4)에 제공한다. 내부 아날로그 PLL 회로(3)는 도 1에 도시된 아날로그 PLL 회로(52)와 동일한 회로 구성을 갖는다.

CTS 회로(4)는 내부 아날로그 PLL 회로(3)로부터 제공되는 출력 클록 신호(16)를 균등하게 지연하고, 지연된 출력 클록 신호(16)를 동기 클록 신호로서 집적 회로 칩의 다수의 로직 회로(5)에 제공한다. 동기 클록 신호는 피드백 신호(13)로서 내부 DLL 회로(2)의 입력 단자에 제공된다.

도 4는 내부 DLL 회로(2)의 블록도를 도시한다.

도 4에 도시된 바와 같이, 내부 DLL 회로(2)는 외부로부터 제공되는 기준 클록 신호(11)와 동기 클록 신호인 피드백 신호(11) 사이의 위상차를 검출하기 위한 위상 비교기(21)와, 위상 비교기921)로부터 위상차 정보를 수신하고 가제어 지연 회로(controllabel delay circuit; 23, 24)에 의해 야기되는 지연을 제어하기 위한 제어 회로(22)와, 기준 클록 지연 신호(12)로서 그 지연 시간이 제어 회로(22)로부터의 제어 신호(25)에 의해 제어되는 기준 클록 신호(11)를 제공하기 위한 가제어 지연 회로(23), 및 피드백 지연 신호(14)로서 그 지연 시간이 제어 회로(22)로부터의 제어 신호(26)에 의해 제어되는 피드백 신호(13)를 제공하기 위한 가제어 지연 회로(24)를 포함한다.

기준 클록 신호(1)의 클록 주파수가 300㎒이면, 아날로그 PLL 회로(3)는 약 ±200㎰의 정상 상태 위상 오차를 갖는다. 따라서, 가제어 지연 회로(23, 24)는 약 ±100㎰의 가변 지연을 갖도록 설계된다. 구체적으로는, 가제어 지연 회로(23, 24)는 각각의 전체 지연이 아날로그 PLL 회로(3)의 정상 상태 위상 오차가 될 것으로 예상되는 값(절대값)과 거의 동일한 값을 갖도록 설계된다. 예를 들면, 가제어 지연 회로(23, 24) 각각이 10㎰의 단위 지연 시간을 각각 갖는 다수의 종속 접속된 버퍼를 포함하면, 가제어 지연 회로(23, 24) 각각은 종속 접속된 20개의 버퍼로 구성될 수 있다. 따라서, 가제어 지연 회로(23, 24) 각각의 지연 버퍼의 수는 종래의 DLL 회로에서의 버퍼의 수보다 훨씬 적게 될 수 있다. 가제어 지연 회로(23, 24)에 의한 지연은 디지털 비트 데이터를 각각 나타내는 지연 제어 신호(25, 26)에 의해제어된다.

가제어 지연 회로(23)는 고정 지연 회로에 의해 구성하고, 가제어 지연 회로(24)의 지연 시간만 제어 회로(22)에 의해 제어하도록 구성할 수도 있다. 제어 회로(22)에는 동작 클록 신호(27)로서 기준 클록 신호(11)가 입력되고, 이 동작 클록 신호(27)에 의해 제어 동작이 실행된다.

도 5 및 도 6은 본 발명의 실시예에 따른 PLL 회로가 동작하는 방식을 도시하는 타이밍도 및 파형도이다. 본 발명의 실시예에 따른 PLL 회로의 동작이 도 3 내지 도 6을 참도로 설명될 것이다.

내부 아날로그 PLL 회로(3)는 기준 클록 지연 신호(12)와 피드백 지연 신호(14)의 위상차를 검출한다. 기준 클록 지연 신호(12)의 위상보다도 피드백 지연 신호(14)의 위상이 느린 경우, 내부 아날로그 PLL 회로(3)는 출력 클록 신호(16)의 위상을 진전시킨다. 역으로, 기준 클록 지연 신호(12)의 위상보다도 피드백 지연 신호(14)의 위상이 빠른 경우, 내부 아날로그 PLL 회로(3)는 출력 클록 신호(16)의 위상을 지연시킨다.

상기 제어 프로세스에 의해 그 위상이 변경된 출력 클록 신호(16)는 CTS 회로(4)를 통해 피드백 신호(13)로서 내부 DLL 회로(2)로 전송된다. 피드백 신호(13)는 내부 DLL 회로(2)에 의해 처리되어 피드백 지연 신호(14)로서 내부 아날로그 PLL 회로(3)에 제공된다. 내부 아날로그 PLL 회로(3)는 기준 클록 지연 신호(12)와 피드백 지연 신호(14) 사이의 위상차를 다시 검출하고, 상기 상술된 것과 동일한방식으로 출력 클록 신호(16)의 위상을 변경시킨다. 이 프로세스는 출력 클록 신호(16)의 위상을 제어하도록 반복된다.

가제어 지연 회로(23, 24)의 지연 시간이 동일한 값을 가지면, PLL 회로는 정상 상태로 되고 출력 클록 신호(16)는 기준 클록 신호(11)와 피드백 신호(13) 사이의 위상차가 0일 때 위상 변경을 중지하지만, 내부 아날로그 PLL 회로(3)에 의한 정상 상태 위상 오차로 인해, 출력 클록 신호(16)는 기준 클록 신호(11)와 피드백 신호(13) 사이의 위상차가 0이 아닐 때 위상 변경을 중지하고, PLL 회로는 정상 상태로 된다.

상기의 문제점을 피하기 위해, 내부 DLL 회로(2)의 위상 비교기(21)는 외부로부터 제공되는 기준 클록 신호(11)와 피드백 신호(13) 사이의 위상차를 검출한다. 만약 이들 신호 사이에 위상차가 존재하면, 가제어 지연 회로(23, 24)의 지연 시간은 기준 클록 신호(11)에서 기준 클록 지연 신호(12)까지의 지연 시간과 피드백 신호(13)에서 피드백 지연 신호(14)까지의 지연 시간을 변경하도록 제어되어, 기준 클록 신호(11)와 피드백 신호(13) 사이의 위상차보다 내부 아날로그 PLL 회로(3)에 제공되는 기준 클록 지연 신호(12)와 피드백 지연 신호(14) 사이의 위상차를 더 크게 한다. 결과적으로, 기준 클록 신호(11)와 피드백 신호(13) 사이의 위상차는 0이되도록 제어된다.

본 발명의 실시예에 따른 PLL 회로의 동작이 도 5를 참조로 보다 상세히 설명될 것이다. 도 5는 가제어 지연 회로(23)의 지연이 고정되고, 가제어 지연 회로(24)의 지연 시간만이 제어 회로(22)에 의해 가변적으로 제어되며, 지연 제어프로세스가 기준 클록 신호(11)의 각 클록 주기에서 수행되는 동작 모드를 도시한다.

<시각 t0 이전>

제어 신호(15)가 L레벨인 때 제어 회로(22)는 불활성 상태이다. 이 때 제어 회로(22)는 미리 설정된 정보에 의거하여 지연 데이터 (0, 0)를 나타내는 지연 제어 신호(25, 26)를 가제어 지연 회로(23, 24)에 제공한다. 예를 들면, 지연 데이터 (O, 0)는, 각 가제어 지연 회로(23, 24)의 10번째의 버퍼 회로가 그들의 신호를 기준 클록 지연 신호(12) 및 피드백 지연 신호(14)로서 출력하도록 하는 데이터이다. 초기 상태에서, 가제어 지연 회로(23, 24)의 지연량은 가변 지연량의 중간값으로 설정된다.

내부 아날로그 PLL 회로(3)는 이 기간에서 내부에 포함된 정상 상태 위상 오차와 록되는 출력 클록 신호(16)를 제공한다. 도 5에 있어서, 기준 클록 신호(11)와 출력 클록 신호(16)는 동일한 주파수를 갖는 것으로 도시된다. 그러나, 출력 클록 신호(16)는 피드백 루프(피드백 신호(13)에 선행하는 단)에 분주기를 삽입함으로써 기준 클록 신호(11)에 대해 체배된(multilplied) 주파수를 가질 수도 있다.

<시각 t0에서>

제어 신호(15)가 하이 레벨이 되면, 제어 회로(22)는 활성 상태로 되어, 그 제어 프로세스를 시작한다. 위상 비교기(21)는 이 시각에서 기준 클록 신호(11)와 피드백 신호(13) 사이의 위상차를 검출하고, 검출된 위상차를 제어 회로(22)에 제공한다. 도 5에 있어서, 피드백 신호(13)의 위상은 기준 클록 신호(11)의 위상보다더 진전된 것으로 도시된다. 검출된 위상차에 응답하여, 제어 회로(22)는 피드백 신호(13)의 위상을 진전시켜 기준 클록 신호(11)와 피드백 신호(13) 사이의 위상차를 더 크게 하기 위해 지연 데이터 (0, -1)를 준비한다. 지연 데이터 (0, -1)에서 "-1"은 지연량이 하나의 버퍼에 대응하는 값만큼 초기 상태에서 감소됨을 의미한다. 지연량은 하나의 버퍼보다는 p개(p≥ 2) 단위만큼 제어될 수도 있다.

기준 클록 신호(11)의 상승 에지에 응답하여, 제어 회로(22)는 지연 제어 신호(25, 26)로서 데이터 (0, -1)을 가제어 지연 회로(23, 24) 각각에 제공한다. 지연 제어 신호(26)에 응답하여, 가제어 지연 회로(24)는 그 지연량을 "-1"만큼 감소한다. 가제어 지연 회로(23)는 그 지연량을 변경시키지 않는다. 위상 비교기(21)는 기준 클록 신호(11)와 피드백 신호(13) 사이의 위상차를 검출하고 시각 t1과 t2 사이의 주기에서 검출된 위상차를 제어 회로(22)에 제공한다. 이 시각에서 기준 클록 신호(11)의 위상보다 피드백 신호(13)의 위상이 여전히 더 진전되어 있기 때문에, 검출된 위상차에 응답하여, 피드백 신호(13)의 위상을 더 진전시켜 기준 클록 신호(11)와 피드백 신호(13) 사이의 위상차를 더 크게 하기 위해 지연 데이터 (0, -2)를 마련한다. 지연 데이터 (0, -2)에서 "-2"는 2버퍼에 대응하는 값만큼 초기 상태로부터 지연량이 감소됨을 의미한다.

<시각 t2에서 t6까지>

이 기간에 있어서, 제어 회로(22)는 기준 클록 신호(11)와 피드백 신호(13) 사이의 위상차가 거의 제거될 때까지 상기 상술된 것과 동일한 제어 프로세스를 수행하여 가제어 지연 회로(24)의 지연을 감소시킨다. 시각 t6에서, 기준 클록신호(11)와 피드백 신호913) 사이의 위상차는 최소화되고, PLL 회로는 안정하게 된다. 시각 t6 이후에, 로직 회로(5) 각각은 동작 클록 신호로서 기준 클록 신호(11)로부터의 그 위상차가 거의 0으로 감소된 동기 클록 신호를 제공받는다.

내부 DLL 회로(2)의 지연 제어 프로세스가 도 6을 참조로 하기에 상세히 설명될 것이다. 도 6에 있어서, 피드백 신호(13)의 위상은 기준 클록 신호(11)의 위상보다 더 지연된 것으로 도시되어 있다.

내부 DLL 회로(2)가 지연 제어 프로세스를 시작하면, 가제어 지연 회로(23, 24)는 동일한 지연량을 갖는다. 기준 클록 신호(11)와 피드백 신호(13) 사이의 위상차는 기준 클록 지연 신호(12)와 피드백 지연 신호(14) 사이의 위상차와 동일하다(도 6에서 A로 도시된 상태).

지연 제어 프로세스가 시작되어 내부 피드백 신호(13)의 위상이 기준 클록 신호(11)의 위상보다 더 지연된 것을 DLL 회로(2)의 위상 비교기가 검출하면, 제어 회로(22)는 가제어 지연 회로(24)의 지연 시간을 증가시키기 위해 제어 신호(25, 26)로서 데이터 (0, +p)를 제공한다. 결과적으로, 기준 클록 지연 신호(12)와 피드백 지연 신호(14) 사이의 위상차는 지연 시간에 대응하는 위상만큼 초기 위상차보다 더 크게 된다(도 6에서 B로 도시된 상태).

이 상태가 내부 아날로그 PLL 회로(3)의 정상 상태가 아니기 때문에, 내부 아날로그 PLL 회로(3)는 위상 동기 루프를 안정화시키도록 동작한다. 구체적으로는, 내부 아날로그 PLL 회로(3)는 출력 클록 신호(16)의 위상을 진전시켜 기준 클록 지연 신호(12)와 피드백 지연 신호(14) 사이의 위상차를 도 6에서 A로 도시된상태에서의 위상차와 동일하게 하도록 동작한다. 결과적으로, 기준 클록 신호(11)와 피드백 신호(13) 사이의 위상차는 감소된다.

도 6에서 C로 도시된 상태에 도달한 경우, 기준 클록 신호(11)와 피드백 신호(13)가 내부 DLL 회로(2)의 위상 비교기(21)로부터의 위상차 정보에 기초하여 동위상(위상차가 0)인 것으로 판정되면, 제어 회로(22)는 이 시각에서 가제어 지연 회로(23, 24)의 지연을 유지한다. 기준 클록 신호(11)와 피드백 신호(13) 사이의 위상차는 단일 싸이클 또는 도 5에 도시된 바와 같이 연속하는 싸이클에서 최소화될 수 있다.

상기 실시예에 있어서, 가제어 지연 회로(23)의 지연 시간은 고정되고 가제어 지연 회로(24)의 지연 시간만이 제어 회로(22)에 의해 가변적으로 제어된다. 그러나, 가제어 지연 회로(23)의 지연 시간은 가변적으로 제어되고 가제어 지연 회로(24)의 지연 시간은 고정될 수도 있으며, 또는 가제어 지연 회로(23, 24) 둘 다의의 지연 시간이 가변적으로 제어될 수도 있다.

도 4에 도시된 내부 DLL 회로(2)에 의해 수행되는 다른 지연 제어 프로세스가 하기에 설명될 것이다.

위상 비교기(21)는 기준 클록 신호(11)의 위상을 피드백 신호(13)의 위상과 비교하여 이들 신호의 어느 위상이 더 앞서는지를 검출하고, 검출된 결과를 제어 회로(22)에 제공한다. 제어 회로(22)는 위상 비교기(21)로부터의 검출된 결과 매클록 펄스 또는 소정수의 클록 펄스마다 축적하고, 검출된 진전 또는 지연 주파수에 따라 지연 시간을 제어한다.

예를 들면, 위상 비교기(21)는 기준 클록 신호(11)의 위상을 피드백 신호(13)의 위상과 64번 비교한다. 피드백 신호(13)의 위상이 기준 클록 신호(11)의 위상보다 앞서는 경우가 5번 이하이면, 제어 회로(22)는 기준 클록 신호(11)의 위상이 피드백 신호(13)의 위상보다 더 앞서는 것으로 판정하고, 가제어 지연 회로(24)의 지연 시간을 증가시킨다(또는 가제어 지연 회로(23)의 지연 시간을 감소시킨다). 피드백 신호(13)의 위상이 기준 클록 신호(11)의 이ㅜ상보다 앞서는 경우가 59회 이상이면, 제어 회로(22)는 피드백 신호(13)의 위상이 기준 클록 신호(11)의 위상보다 더 앞서는 것으로 판정하고, 가제어 지연 회로(24)의 지연 시간을 감소시킨다(또는 가제어 지연 회로(23)의 지연 시간을 증가시킨다). 피드백 신호(13)의 위상이 기준 클록 신호(11)의 위상보다 5번 내지 59번 사이의 횟수로 앞서는 경우, 제어 회로(22)는 지연 시간을 변경하지 않고, 이전의 지연 제어 동작을 유지한다.

일반적으로, 위상 비교기(21)는 기준 클록 신호(11)의 위상을 피드백 신호(13)의 위상과 n번 비교한다. 피드백 신호(13)의 위상이 기준 클록 신호(11)의 위상보다 m번 미만(m<n/2)으로 앞서는 경우, 제어 회로는 기준 클록 신호(11)의 위상이 피드백 신호(13)의 위상보다 앞서는 것으로 판정하고, 가제어 지연 회로(24)의 지연 시간을 증가시킨다(또는 가제어 지연 회로(23)의 지연 시간을 감소시킨다). 만약 기준 클록 신호(11)의 위상이 피드백 신호(13)의 위상보다 m번 미만으로 앞서는 경우, 제어 회로는 피드백 신호(130의 위상이 기준 클록 신호(11)의 위상보다 앞서는 것으로 판정하고, 가제어 지연 회로(24)의 지연 시간을 감소시킨다(또는 가제어 지연 회로(23)의 지연 시간을 증가시킨다). 피드백 신호(13)의 위상이 기준 클록 신호(11)의 위상보다 m번 이상 앞서든가 또는 기준 클록 신호(11)의 위상이 피드백 신호(13)의 위상보다 m번 이상 앞서는 경우, 제어 회로는 지연 시간을 변경하지 않고, 이전의 지연 제어 동작을 유지한다.

이렇게 하여, 기준 클록 신호(11) 또는 피드백 신호(13)가 지터를 포함하는 경우에도, 지연 시간은 지터에 의해 변동되거나 불안정하게 되지 않고, 록된 위상의 변동에 대한 지터의 영향을 감소시키게 된다.

본 발명의 양호한 실시예가 구체적인 조건을 사용하여 상술되었지만, 이러한 설명은 단지 예증적인 것으로, 하기의 특허청구범위의 취지와 범위 내에서 상기 실시예는 수정 및 변경될 수 있다.

Claims (11)

1. 기준 클록 신호와 상기 기준 클록 신호에 동기하여 동작하는 전자 회로에 공급되는 동기 클록 신호 사이의 위상차를 검출하는 위상차 검출 수단과, 상기 위상차 검출 수단에 의해 기준 클록 신호와 동기 클록 신호 사이의 위상차가 검출될 때, 상기 기준 클록 신호와 상기 동기 클록 신호 사이의 검출된 위상차를 더욱 크게 하기 위해 소정의 위상차가 부가된 기준 클록 지연 신호 및 동기 클록 지연 신호를 출력하는 위상차 변경 수단을 갖는 DLL 회로; 및

   상기 위상차 변경 수단으로부터 상기 기준 클록 지연 신호와 상기 동기 클록 지연 신호를 제공받고, 상기 동기 클록 지연 신호를 상기 기준 클록 지연 신호와 동기시키기 위해 출력 제어 신호의 위상을 제어하며, 상기 동기 클록 신호로서 상기 출력 제어 신호를 상기 전자 회로에 제공하는 아날로그 PLL 회로를 포함하는 것을 특징으로 하는 위상 동기 루프 회로.
2. 제 1항에 있어서,

   상기 위상차 변경 수단은 상기 검출된 위상차와 상기 부가되는 소정의 위상차의 합을 상기 아날로그 PLL 회로의 정상 상태 위상 오차보다 더 큰 값으로 설정하는 것을 특징으로 하는 위상 동기 루프 회로.
3. 제 1항에 있어서,

   상기 DLL 회로는:

   상기 기준 클록 신호와 상기 동기 클록 신호 사이의 위상차를 검출하기 위한 위상 비교기와;

   상기 기준 클록 신호를 지연시키고 상기 기준 클록 지연 신호를 출력하기 위한 제 1의 지연 회로와;

   상기 동기 클록 신호를 지연시키고 상기 동기 클록 지연 신호를 제공하기 위한 제 2의 지연 회로; 및

   상기 위상 비교기에 의해 검출된 위상차를 나타내는 신호를 제공받고, 위상차를 나타내는 상기 신호에 기초하여 상기 제 1의 지연 회로와 상기 제 2의 지연 회로의 적어도 하나의 지연 시간을 제어하기 위한 제어 회로를 포함하는 것을 특징으로 하는 위상 동기 루프 회로.
4. 제 3항에 있어서,

   상기 제 1의 지연 회로와 상기 제 2의 지연 회로는 상기 아날로그 PLL 회로의 정상 상태 위상 오차에 거의 대응하는 값으로 설정된 각각의 최대 지연 시간을 갖는 것을 특징으로 하는 위상 동기 루프 회로.
5. 제 3항에 있어서,

   상기 제어 회로는 상기 위상 비교기로부터의 다수의 검출 결과를 제공받고, 상기 기준 클록 신호와 상기 동기 클록 신호의 위상 중 어느 하나가 나머지 신호의위상보다 소정 횟수 미만으로 지연되면, 상기 제어 회로는 상기 나머지 신호를 지연시키기 위한 상기 지연 회로의 지연 시간을 증가시키고, 상기 기준 클록 신호와 상기 동기 클록 신호의 위상 중 어느 하나가 나머지 신호의 위상보다 소정 횟수 이상으로 지연되면, 상기 제어 회로는 상기 제 1 및 제 2의 지연 회로의 지연 시간을 변경하지 않고, 현재의 지연 제어 동작을 유지하는 것을 특징으로 하는 위상 동기 루프 회로.
6. 제 1항에 있어서,

   상기 아날로그 PLL 회로로부터 제공되는 출력 클록 신호의 위상을 균등화시키기 위한 트리 형상으로 정렬되고 배선된 소자를 구비하며, 상기 동기 클록 신호로서 상기 전자 회로의 입력 단자에 출력 클록 신호를 제공하는 CTS 회로를 더 포함하는 것을 특징으로 하는 위상 동기 루프 회로.
7. 제 1항에 따른 상기 위상 동기 루프를 내부에 구비하며, 외부로부터 상기 기준 클록 신호를 제공받는 것을 특징으로 하는 반도체 집적 회로.
8. 제 1의 신호의 위상을 제 2의 신호의 위상과 비교하고 제 3의 신호를 출력 하는 아날로그 PLL 회로; 및

   기준 신호와 피드백 신호로서 상기 제 3의 신호를 제공받고, 상기 기준 신호의 위상을 상기 피드백 신호의 위상과 비교하고, 상기 기준 신호의 위상과 상기 피드백 신호의 위상 사이의 비교 결과에 기초하여 상기 제 1의 신호 및 상기 제 2의 신호를 출력하는 DLL 회로를 포함하는 것을 특징으로 하는 위상 동기 루프 회로.
9. 제 8항에 있어서,

   상기 DLL 회로는:

   다수의 종속 접속된 단위 지연 회로를 각각 포함하는 제 1의 지연 회로 및 제 2의 지연 회로를 포함하고,

   상기 제 1의 지연 회로의 제 1의 단위 지연 회로가 상기 기준 신호를 수신하고 상기 제 1의 지연 회로의 단위 지연 회로 중 소정의 하나가 상기 제 1의 신호를 출력하도록, 그리고 상기 제 2의 지연 회로의 제 1의 단위 지연 회로가 상기 피드백 신호를 수신하고 상기 제 2의 지연 회로의 단위 지연 회로 중 소정의 하나가 상기 제 2의 신호를 출력하도록 배치되는 것을 특징으로 하는 위상 동기 루프 회로.
10. 제 9항에 있어서,

    상기 제 1 및 제 2의 지연 회로는 상기 아날로그 PLL 회로의 정상 상태 위상 오차의 절대값에 거의 대응하는 값으로 각각 설정된 각각의 전체 지연량을 갖는 것을 특징으로 하는 위상 동기 루프 회로.
11. 제 8항에 있어서,

    상기 DLL 회로는:

    다수의 종속 접속된 단위 지연 회로를 포함하는 제 1의 지연 회로를 포함하고,

    상기 제 1의 지연 회로의 제 1의 단위 지연 회로가 상기 기준 신호를 수신하고, 상기 제 1의 지연 회로의 단위 지연 회로 중 소정의 하나가 상기 제 1의 신호를 출력하고 상기 제 2의 신호로서 상기 피드백 신호를 출력하도록 배치되며,

    상기 제 1의 지연 회로는 상기 아날로그 PLL 회로의 정상 상태 위상 오차의 절대값에 거의 대응하는 값으로 설정된 전체 지연량을 갖는 것을 특징으로 하는 위상 동기 루프 회로.