KR100301043B1

KR100301043B1 - 지연동기루프의위상비교기및지연동기방법

Info

Publication number: KR100301043B1
Application number: KR1019980032293A
Authority: KR
Inventors: 주용규; 이재형
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1998-08-08
Filing date: 1998-08-08
Publication date: 2001-09-06
Also published as: TW440836B; JP2000082954A; JP3949851B2; KR20000013436A; US6285225B1

Abstract

지연 동기 루프의 위상 비교기 및 지연 동기 방법이 개시된다. 지연 동기 루프는 지연부, 위상 비교기 및 전하 펌프를 구비한다. 위상 비교기는 제1 내지 제3 플립-플롭 및 로직부를 구비한다. 제1 플립-플롭의 입력 신호단(D)에는 전원 전압(VCC)이 인가되고, 클락 입력단에는 기준 클락 신호가 인가된다. 제1 플립-플롭의 리셋단에는 예비 신호가 인가된다. 제2 플립-플롭의 입력 신호단(D)에는 제1 플립-플럽의 출력 신호가 인가되고, 클락 입력단에는 기준 클락 신호가 인가된다. 제2 플립-플롭의 리셋단에는 로직부의 출력 신호가 인가된다. 제2 플립-플롭의 출력 신호는 지연 감소 신호가 된다. 제3 플립-플롭의 입력 신호단(D)에는 전원 전압(VCC)이 인가되고, 클락 입력단에는 지연 동기 루프를 거친 지연된 클럭 신호가 인가된다. 제3 플립-플롭(35)의 리셋단에는 로직부의 출력 신호가 인가된다. 제3 플립-플롭의 출력 신호는 지연 증가 신호가 된다.

Description

지연 동기 루프의 위상 비교기 및 지연 동기 방법{Phase comparator in DLL & method for delay locking}

본 발명은 클락 신호와 같은 주기적 신호를 발생하는 회로에 관한 것으로서, 특히 위상 비교기, 이를 적용하는 지연 동기 루프(delay locked loop, 이하 DLL이라 함) 회로 및 지연 동기 방법에 관한 것이다.

마이크로프로세스와 주변 회로 등을 포함하는 반도체 장치에서 초고속으로 동작하는 것이 요구된다. 그리고 여러개의 칩들로서 하나의 컴비네이션(combination)의 장치를 구성하는 경우에는, 각 칩들은 외부에서 공급되는 하나의 클락 신호에 동기되어 동작하는 것이 필요하다. 그러므로 컴비네이션 장치는 하나의 기준 클락 신호에 동기하는 여러개의 출력 클락 신호를 생성하는 회로를 칩의 내부에 포함한다.

특히 초고속으로 동작하는 시스템들은 기준 클락 신호에 대하여 정확한 시간적인 관계를 가지는 주기적인 출력 클락 신호를 발생하는 장치가 필요하다. 이러한 장치의 대표적인 것이 위상 동기 루프(phase locked loop, 이하 PLL이라 함)이다.

PLL은 입력되는 기준 클락 신호에 대하여 동일한 위상을 가지는 출력 클락 신호를 발생하는 회로로서, 전압 제어 발진기을 사용한다. 그러나 전압 제어 발진기를 사용하는 PLL은 기준 클락 신호와 동일한 위상을 가지는 출력 클락 신호를 발생하는데 많은 시간이 소요되며, 전력 소모가 많은 단점을 지닌다.

이와 같은 PLL의 문제점을 개선하기 위하여 제안된 것이 DLL이다. DLL은 입력되는 기준 클락 신호가 대하여 소정의 시간 만큼 지연되어, 컴비네이션 장치 내부의 각 회로에 기준 신호로서 제공되는 지연 클락 신호를 발생한다. 일반적으로 DLL은 위상 비교기를 사용한다. 위상 비교기는 기준 클락 신호와 지연 클락 신호의 위상을 비교하고, 비교된 결과를 지연부에 피드백시킨다.

종래의 DLL은 위상 비교기로서, PLL의 위상 비교기를 사용한다. 그러나 PLL의 위상 비교기로서 DLL의 위상 비교기를 구현하는 경우에는, PLL과 DLL의 특유한 구성 및 작용의 차이로 인하여 다음과 같은 문제점이 발생한다.

PLL의 출력 클락 신호는 기준 클락 신호가 지연되어 발생되는 신호가 아니며, 전압 제어 발진기에서 출력되는 신호이다. 그러므로 PLL의 출력 클락 신호는 기준 클락 신호의 임의의 펄스에 동기하여도 무방하다.

반면에 DLL은 입력되는 기준 클락 신호를 지연하여 지연 클락 신호를 발생한다. 그러므로 DLL의 위상 비교기는 지연 클락 신호의 K번째 펄스를 기준 클락 신호의 K+1번째 이후의 펄스와 비교하는 것이 바람직하다. 만약 지연 클락 신호의 K번째 펄스를 기준 클락 신호의 K번째 또는 K번째 이전의 펄스와 위상을 비교하게 되는 경우에는, 지연 클락 신호는 입력되는 기준 클락 신호에 대하여 일정한 지연 시간으로 인하여 지연 클락 신호를 기준 클락 신호에 동기시킬 수 없게 된다.

그러므로 PLL의 위상 비교기로서 DLL의 위상 비교기를 구현하는 경우에는, 기준 클락 신호에 동기되지 않는 지연 클락 신호를 발생하여 컴비네이션 장치 전체를 오동작시킬 수 있다.

따라서 본 발명의 목적은 기준 클락 신호의 K번째 펄스가 지연되어 발생하는 지연 클락 신호가 K번째 이후의 기준 클락 신호의 펄스와 위상 비교를 수행하는 위상 비교기 및 DLL 회로를 제공하는 것이다.

그리고 본 발명의 다른 목적은 상기 위상 비교기와 상기 DLL 회로를 이용하여 지연 클락 신호를 기준 클락 신호에 동기시키는 지연 동기 방법을 제공하는 것이다.

본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.

도 1은 본 발명의 지연 동기 루프의 실시예를 나타내는 도면이다.

도 2는 도 1의 지연부를 나타내는 도면이다.

도 3은 도 1의 위상 비교기를 나타내는 도면이다.

도 4는 도 1의 위상 비교기에서 지연 클락 신호의 K번째 펄스의 위상이 기준 클락 신호의 K+1번째 펄스의 위상보다 앞선 경우의 타이밍도이다.

도 5는 도 1의 위상 비교기에서 지연 클락 신호의 K번째 펄스의 위상이 기준 클락 신호의 K+1번째 펄스의 위상보다 늦는 경우의 타이밍도이다.

도 6은 도 1의 전하 펌프를 나타내는 도면이다.

상기와 같은 발명이 이루고자하는 기술적 과제를 해결하기 위한 본 발명의 지연 동기 루프는 기준 클락 신호를 수신하여, 소정의 제어 신호의 전압 레벨에 의하여 결정해지는 지연 시간 만큼 지연하여 지연 클락 신호를 발생하는 지연부; 상기 기준 클락 신호의 K번째 펄스가 상기 지연부에 의하여 지연되어 발생하는 상기 지연 클락 신호의 K번째 펄스의 위상과 상기 기준 클락 신호의 L(=K+I, 여기서 I는 자연수임)번째 펄스의 위상을 비교하여, 상기 지연 클락 신호의 K번째 펄스가 먼저 입력될 때 활성되어 상기 기준 클락 신호의 K번째 펄스가 입력되면 비활성하는 지연 증가 신호와 상기 기준 클락 신호의 L번째 펄스가 먼저 입력될 때 활성되어 상기 지연 클락 신호의 K번째 펄스가 입력되면 비활성하는 지연 감소 신호를 발생하는 위상 비교기; 및 상기 지연 증가 신호와 상기 지연 감소 신호의 활성 듀티(duty)의 비에 따라서 전압 레벨이 가변하는 상기 지연부에 제어 신호를 제공하는 전하 펌프를 구비한다. 그리고, 상기 위상 비교기는 상기 기준 클락 신호의 K번째 펄스의 활성에 응답하여 논리 상태가 천이되는 출력 신호를 발생하는 제1 플립-플럽; 상기 제1 플립-플럽의 출력 신호를 입력 신호단으로 수신하며, 상기 기준 클락 신호의 L번째 펄스의 활성에 응답하여 논리 상태가 천이되어 상기 지연 감소 신호를 활성하는 출력 신호를 발생하는 제2 플립-플럽; 상기 지연 클락 신호의 K번째 펄스의 활성에 응답하여 논리 상태가 천이되어 상기 지연 증가 신호를 활성하는 출력 신호를 발생하는 제3 플립-플럽; 및 상기 지연 증가 신호와 상기 지연 감소신호가 모두 활성할 때, 활성하는 리셋 신호를 상기 제2 및 제3 플립-플럽의 리셋단에 제공하는 로직부를 구비하는 것을 특징으로 한다.

발명이 이루고자하는 다른 기술적 과제를 해결하기 위한 본 발명은 기준 클락 신호를 수신하여, 제어 신호의 전압 레벨에 따라서 지연 시간이 제어되는 지연 클락 신호를 발생하는 지연부를 가지는 지연 동기 루프의 지연 동기 방법이다. 본 발명의 지연 동기 방법은 A)소정 전압 레벨의 상기 제어 신호에 의하여 상기 기준 클락 신호를 지연하여 상기 지연 클락 신호를 발생하는 단계; B)상기 기준 클락 신호의 K번째 펄스가 상기 지연부에 의하여 지연되어 발생하는 상기 지연 클락 신호의 K번째 펄스의 위상과 상기 기준 클락 신호의 L(=K+I, 여기서 I는 자연수임)번째 펄스의 위상을 비교하여, 상기 지연 클락 신호의 K번째 펄스가 입력될 때 활성하는 지연 증가 신호와 상기 기준 클락 신호의 L번째 펄스가 입력될 때 활성하는 지연 감소 신호를 발생하는 단계; 및 C)상기 지연 증가 신호와 상기 지연 감소 신호의 활성 듀티(duty)의 비에 따라서 전압 레벨이 가변하는 상기 제어 신호를 발생하는 단계를 구비한다. 그리고, 상기 B) 단계는 B1)상기 기준 클락 신호의 K번째 펄스의 활성에 응답하여 논리 상태가 천이되는 출력 신호를 발생하는 단계; B2)상기 B1) 단계에서 발생되는 출력 신호를 수신하고, 상기 기준 클락 신호의 L번째 펄스의 활성에 응답하여 논리 상태를 천이시켜 상기 지연 감소 신호를 활성하는 출력 신호를 발생하는 단계; B3)상기 지연 클락 신호의 K번째 펄스의 활성에 응답하여 논리 상태를 천이시켜 상기 지연 증가 신호를 활성하는 출력 신호를 발생하는 단계; 및 B4)상기 지연 증가 신호와 상기 지연 감소 신호가 모두 활성할 때, 리셋 신호를 활성하고, 상기 활성화된 리셋 신호를 이용하여 상기 지연 증가 신호와 상기 지연 감소 신호를 비활성시키는 단계를 포함하는 것을 특징으로 한다.

상기와 같은 본 발명의 지연 동기 루프에 의하여, 지연 클락 신호의 위상을 기준 클락 신호의 위상과 정확히 일치시킨다.

본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.

도 1은 본 발명의 지연 동기 루프의 실시예를 나타내는 도면이다. 이를 참조하면, 본 발명의 지연 동기 루프는 지연부(11), 위상 비교기(13) 및 전하 펌프(15)를 구비한다.

상기 지연부(11)는 기준 클락 신호(RCLK)를 소정의 지연 시간(tDL, 도 4 및 도 5 참조) 만큼 지연시켜 지연 클락 신호(DCLK)를 발생한다. 상기 지연 시간(tDL)은 상기 전하 펌프(15)에서 제공되는 제어 신호(VCON)의 전압 레벨에 의하여 결정된다.

상기 위상 비교기(13)는 상기 지연 클락 신호(DCLK)의 K번째 펄스의 위상과 상기 기준 클락 신호의 L(=K+I, 여기서 I는 자연수임)번째 펄스의 위상을 비교하여 지연 감소 신호(DOWN)와 지연 증가 신호(UP)를 상기 전하 펌프(15)에 제공하는 회로이다. 여기서, 상기 지연 클락 신호(DCLK)의 K번째 펄스는 상기 기준 클락 신호(RCLK)의 K번째 펄스가 상기 지연부(11)에 의하여 지연되어 발생되는 신호이다.

상기 지연 증가 신호(UP)는 상기 지연 클락 신호(DCLK)의 K번째 펄스가 입력될 때 활성되고, 상기 기준 클락 신호(RCLK)의 K번째 펄스가 입력되면 비활성된다. 그리고 상기 지연 감소 신호(DOWN)는 상기 기준 클락 신호(RCLK)의 L번째 펄스가 입력될 때 활성되고, 상기 지연 클락 신호(DCLK)의 K번째 펄스가 입력되면 비활성되는 신호이다.

상기 전하 펌프(15)는 상기 지연 감소 신호(DOWN)와 상기 지연 증가 신호(UP)를 수신하여 상기 제어 신호(VCON)을 상기 지연부(11)에 제공한다. 상기 제어 신호(VCON)는 상기 지연 감소 신호(DOWN)와 상기 지연 증가 신호(UP)의 활성 듀티(duty)의 비에 응답하여 전압 레벨이 변한다.

도 2는 도 1의 지연부를 나타내는 도면이다. 도 2를 참조하면, 상기 지연부(11)는 구체적으로 지연 라인부(21), 캐패시터들(25_1, 25_2, 25_3, …) 및 앤모스 트랜지스터들(23_1, 23_2, 23_3, …)을 구비한다.

상기 지연 라인부(21)는 연속되는 인버터들(21_1, 21_2, 21_3, …)로 구성된다. 그리고 상기 지연 라인부(21)는 상기 기준 클락 신호(RCLK)를 지연하여 상기 지연 클락 신호(DCLK)를 발생한다.

상기 앤모스 트랜지스터들(23_1, 23_2, 23_3, …)은 상기 제어 신호(VCON)에 의하여 게이팅되어 상기 캐퍼시터들(25_1, 25_2, 25_3, …)의 일측 단자를 상기 지연 라인부(21)의 각 인버터들(21_1, 21_2, 21_3, …)의 출력 단자와 연결한다. 그리고 상기 캐퍼시터들(25_1, 25_2, 25_3, …)의 타측 단자는 접지 전압(VSS)와 연결된다.

상기 지연부(11)의 상기 지연시간(tDL)은 상기 제어 신호(VCON)의 전압 레벨이 높으면 높을수록 길다. 그리고 상기 지연부(11)의 상기 지연시간(tDL)은 상기 제어 신호(VCON)의 전압 레벨이 낮으면 낮을수록 짧다. 따라서 상기 지연부(11)의 상기 지연시간(tDL)은 상기 제어 신호(VCON)의 전압 레벨에 의하여 제어된다.

도 3은 도 1의 위상 비교기를 나타내는 도면이다. 상기 위상 비교기(13)는 상기 지연 클락 신호(DCLK)의 K번째 펄스의 위상과 상기 기준 클락 신호의 L(=K+I, 여기서 I는 자연수임)번째 펄스의 위상을 비교하는 회로로서, 본 명세서에는 상기 I가 1인 경우를 예로 기술한다.

도 3을 참조하면, 상기 위상 비교기(13)는 구체적으로 제1 내지 제3 플립-플롭(31, 33, 35) 및 로직부(37)을 구비한다. 바람직하게는 상기 제1 내지 제3 플립-플롭(31, 33, 35)은 D 플립-플럽이다.

상기 제1 플립-플롭(31)의 입력 신호단(D)에는 전원 전압(VCC)이 인가되고, 클락 입력단에는 상기 기준 클락 신호(RCLK)가 인가된다. 그리고 상기 제1 플립-플롭(31)의 리셋단에는 예비 신호(INITB)가 인가된다. 본 실시예에서 상기 예비 신호(INITB)는 동작 초기에 로우(low)로 활성되고, 지연 동기 루프(DLL)에 지연 클락 신호(DCLK)를 발생 명령이 입력되면, 하이로 디스에이블되어 상기 제1 플립-플롭(31)의 리셋을 해제한다.

상기 제2 플립-플롭(33)의 입력 신호단(D)에는 상기 제1 플립-플럽(31)의 출력(N32) 신호가 인가되고, 클락 입력단에는 상기 기준 클락 신호(RCLK)가 인가된다. 그리고 상기 제2 플립-플롭(33)의 리셋단에는 상기 로직부(37)의 출력 신호(RECON)가 인가된다. 그리고 상기 제2 플립-플롭(33)의 출력 신호는 상기 지연 감소 신호(DOWN)가 된다.

상기 제3 플립-플롭(35)의 입력 신호단(D)에는 전원 전압(VCC)이 인가되고, 클락 입력단에는 상기 지연 클락 신호(DCLK)가 인가된다. 그리고 상기 제3 플립-플롭(35)의 리셋단에는 상기 로직부(37)의 출력 신호(RECON)가 인가된다. 그리고 상기 제3 플립-플롭(35)의 출력 신호는 상기 지연 증가 신호(UP)가 된다.

상기 로직부(37)는 앤드(AND) 게이트(37a), 인버터(37b) 및 노아(NOR) 게이트(37c)를 구비한다. 상기 앤드 게이트(37a)는 상기 지연 감소 신호(DOWN)와 상기 지연 증가 신호(UP)의 논리곱 연산을 수행한다. 상기 인버터(37b)는 상기 예비 신호(INITB)를 반전하여 출력한다.

상기 노아 게이트(37c)는 상기 앤드 게이트(37a)의 출력 신호(N37a)와 상기 인버터(37b)의 출력 신호(N37b)를 반전 논리합하여 상기 로직부(37)의 출력 신호(RECON)를 출력한다.

도 4는 상기 위상 비교기에서 지연 클락 신호(DCLK)의 K번째 펄스의 위상이 기준 클락 신호의 K+1번째 펄스의 위상보다 앞선 경우의 타이밍도이며, 도 5는 상기 위상 비교기에서 지연 클락 신호(DCLK)의 K번째 펄스의 위상이 기준 클락 신호의 K+1번째 펄스의 위상보다 늦는 경우의 타이밍도이다.

도 4 및 도 5를 참조하여, 상기 위상 비교기의 작용 효과를 구체적으로 설명하면 다음과 같다.

도 4는 상기 지연부(11, 도 1 참조)에 의한 지연 시간(tDL)이 상기 기준 클락 신호(RCLK)의 한주기 보다 짧은 경우이다. 이 경우에는 상기 지연 클락 신호(DCLK)의 K번째 펄스(b)는 상기 기준 클락 신호(RCLK)의 K+1번째 펄스(c)보다 앞서 상기 위상 비교기(13)에 입력된다.

먼저 상기 예비 신호(INITB)가 하이로 디스에이블되면, 상기 제1 플립-플럽(31)의 출력 신호(N32), 상기 지연 감소 신호(DOWN) 및 상기 지연 증가 신호(UP)은 모두 "로우(low)" 상태가 된다.

그리고 상기 기준 클락 신호(RCLK)의 K번째 펄스(a)가 입력되면, 상기 제1 플립 플럽(31)의 출력 신호(N32)는 하이 상태로 천이된다. 그러나 상기 제2 플립 플럽(33)의 출력 신호인 상기 지연 감소 신호(DOWN)는 로우(low) 상태를 유지한다.

이어서, 상기 지연 클락 신호(DCLK)의 K번째 펄스(b)가 입력되면, 상기 제3 플립 플럽(35)의 출력 신호인 상기 지연 증가 신호(UP)는 하이 상태로 천이된다.

이어서, 상기 기준 클락 신호(RCLK)의 K+1번째 펄스(c)가 입력되면, 상기 제2 플립 플럽(33)의 출력 신호인 상기 지연 감소 신호(DOWN)가 하이 상태로 천이된다.

상기 지연 감소 신호(DOWN)와 상기 지연 증가 신호(UP)가 모두 하이 상태로 활성하면, 상기 논리부(37)의 출력 신호(RECON)는 로우로 활성된다. 그리고 상기 제2 플립 플럽(33) 및 상기 제3 플립 플럽(35)는 리셋되며, 상기 지연 감소신호(DOWN)와 상기 지연 증가 신호(UP)는 로우상태로 되돌아 간다. 또한 상기 논리부(37)의 출력 신호(RECON)도 하이상태로 되돌아간다.

도 4와 같이, 상기 지연부(11, 도 1 참조)에 의한 지연 시간(tDL)이 상기 기준 클락 신호(RCLK)의 한주기 보다 짧은 경우에는, 상기 지연 증가 신호(UP)의 활성 듀티(duty)(f)가 상기 지연 감소 신호(DOWN)의 활성 듀티(duty)(e)보다 길게 된다.

상기 지연 증가 신호(UP)의 활성 듀티(duty)(f)가 상기 지연 감소 신호(DOWN)의 활성 듀티(duty)(e)보다 길게 되면, 상기 전하 펌프(15, 도 1 참조)의 출력 신호인 상기 제어 신호(VCON)의 전압 레벨은 증가하며 상기 지연부(11)에 의한 지연 시간(tDL)이 증가한다.

도 5는 상기 지연부(11, 도 1 참조)에 의한 지연 시간(tDL)이 상기 기준 클락 신호(RCLK)의 한주기 보다 긴 경우이다. 이 경우에는 상기 지연 클락 신호(DCLK)의 K번째 펄스(b)는 상기 기준 클락 신호(RCLK)의 K+1번째 펄스(c)보다 나중에 상기 위상 비교기(13)에 입력된다.

도 5의 경우에 상기 위상 비교기(도 3 참조)의 각 신호들은 도 4의 경우와 거의 유사한 타이밍을 가진다. 다만, 상기 지연 클락 신호(DCLK)의 K번째 펄스(b)는 상기 기준 클락 신호(RCLK)의 K+1번째 펄스(c)보다 나중에 상기 위상 비교기(13)에 입력됨으로 인하여, 상기 지연 감소 신호(DOWN)의 활성 듀티(duty)(f)가 상기 지연 증가 신호(UP)의 활성 듀티(duty)(e) 보다 길게 된다.

상기 지연 감소 신호(DOWN)의 활성 듀티(duty)(f)가 상기 지연 증가신호(UP)의 활성 듀티(duty)(e)보다 길게 되면, 상기 전하 펌프(15, 도 1 참조)의 출력 신호인 상기 제어 신호(VCON)의 전압 레벨은 감소하며 상기 지연부(11)에 의한 지연 시간(tDL)이 감소한다.

도 6은 도 1의 전하 펌프를 나타내는 도면이다. 이를 참조하면, 전하 펌프(15)는 전하 펌핑부(41) 및 로우패스(LOW PASS) 필터부(43)로 구성된다.

상기 전하 펌핑부(41)는 상기 지연 감소 신호(DOWN)와 상기 지연 증가 신호(UP)에 응답하여 전하를 상기 로우패스 필터부(43)로 펌핑한다. 상기 지연 증가 신호(UP)가 하이로 활성하면, 제1 스위칭 소자(41b)가 턴온되어 전류 소스(41a)를 통하여 공급되는 전원 전압(VCC)의 전하를 상기 로우패스 필터부(43)에 공급한다. 그리고 상기 지연 감소 신호(DOWN)가 하이로 활성하면, 제2 스위칭 소자(41c)가 턴온되어 전류 싱크(41d)를 통하여 상기 로우패스 필터부(43)의 전하를 접지 전압(VSS)로 방출한다.

따라서 상기 지연 증가 신호(UP)가 하이로 활성하면, 상기 제어 신호(VCON)의 전압 레벨은 상승한다. 그리고 상기 지연 감소 신호(DOWN)가 하이로 활성하면, 상기 제어 신호(VCON)의 전압 레벨은 하강한다.

그러므로 상기 제어 신호(VCON)의 전압 레벨은 상기 지연 증가 신호(UP)와 상기 지연 감소 신호(DOWN)의 활성 듀티 비에 의하여 결정된다.

그리고 상기 로우패스 필터부(43)는 상기 전하 펌핑부(41)의 출력 신호인 상기 제어 신호(VCON)의 고주파를 제거한다. 바람직하게는 상기 로우패스 필터부(43)는 상기 전하 펌핑부(41)의 출력단과 접지 전압(VSS)단 사이에 형성되는 캐패시터이다.

다시 도 1을 참조하면, 본 발명의 지연 동기 루프는 지연 클락 신호(DCLK)의 K번째 펄스의 위상이 기준 클락 신호(RCLK)의 L번째 펄스의 위상보다 느린 경우에는 지연 감소 신호(DOWN)를 활성하여 지연부(11)에 의한 지연 시간을 감소시키고, 지연 클락 신호(DCLK)의 K번째 펄스의 위상이 기준 클락 신호(RCLK)의 L번째 펄스의 위상보다 앞선 경우에는 지연 증가 신호(UP)를 활성하여 지연 시간을 증가시킨다.

이와 같은 동작을 반복적으로 수행하여, 지연 클락 신호(DCLK)의 K번째 펄스의 위상을 기준 클락 신호(RCLK)의 L번째 펄스의 위상과 일치시킨다.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.

예를 들면, 본 명세서에서의 위상 비교기는 지연 클락 신호(DCLK)의 K번째 펄스의 위상을 상기 기준 클락 신호(RCLK)의 K+1번째 펄스의 위상과 비교하도록 구현되는 예가 기술되었다. 그러나 본 발명의 위상 비교기는 지연 클락 신호(DCLK)의 K번째 펄스의 위상을 상기 기준 클락 신호(RCLK)의 K+I(여기서 I는 2 이상인 자연수)번째 펄스의 위상과 비교하도록 구현될 수 있다.

따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상기와 같은 본 발명의 지연 동기 루프에 의하여, 지연 클락 신호와 기준 클락 신호의 위상을 정확히 일치시킬 수 있다. 그러므로 본 발명의 지연 동기 루프를 사용하는 컴비네이션 장치는 기준 신호들의 타이밍의 불일치로 인한 오동작이 방지된다.

Claims

지연 동기 루프에 있어서,

기준 클락 신호를 수신하여, 소정의 제어 신호의 전압 레벨에 의하여 결정해지는 지연 시간 만큼 지연하여 지연 클락 신호를 발생하는 지연부;

상기 기준 클락 신호의 K번째 펄스가 상기 지연부에 의하여 지연되어 발생하는 상기 지연 클락 신호의 K번째 펄스의 위상과 상기 기준 클락 신호의 L(=K+I, 여기서 I는 자연수임)번째 펄스의 위상을 비교하여, 상기 지연 클락 신호의 K번째 펄스가 입력될 때 활성하는 지연 증가 신호와 상기 기준 클락 신호의 L번째 펄스가 입력될 때 활성하는 지연 감소 신호를 발생하는 위상 비교기; 및

상기 지연 증가 신호와 상기 지연 감소 신호의 활성 듀티(duty)의 비에 따라서 전압 레벨이 가변하는 상기 제어 신호를 제공하는 전하 펌프를 구비하며,

상기 위상 비교기는

상기 기준 클락 신호의 K번째 펄스의 활성에 응답하여 논리 상태가 천이되는 출력 신호를 발생하는 제1 플립-플럽;

상기 제1 플립-플럽의 출력 신호를 입력 신호단으로 수신하며, 상기 기준 클락 신호의 L번째 펄스의 활성에 응답하여 논리 상태가 천이되어 상기 지연 감소 신호를 활성하는 출력 신호를 발생하는 제2 플립-플럽;

상기 지연 클락 신호의 K번째 펄스의 활성에 응답하여 논리 상태가 천이되어 상기 지연 증가 신호를 활성하는 출력 신호를 발생하는 제3 플립-플럽; 및

상기 지연 증가 신호와 상기 지연 감소 신호가 모두 활성할 때, 활성하는 리셋 신호를 상기 제2 및 제3 플립-플럽의 리셋단에 제공하는 로직부를 구비하는 것을 특징으로 하는 지연 동기 루프.
제1 항에 있어서, 상기 I는 1인 것을 특징으로 하는 지연 동기 루프.
제1항에 있어서, 상기 제2 및 제3 플립-플럽의 입력 신호단은

전원 전압을 수신하는 것을 특징으로 하는 지연 동기 루프.
제1항에 있어서, 상기 로직부는

상기 지연 증가 신호와 상기 지연 감소 신호를 논리곱하는 앤드(AND) 게이트; 및

상기 앤드 게이트의 출력 신호 또는 예비 신호의 활성에 응답하는 노아(NOR) 게이트를 구비하는 것을 특징으로 하는 지연 동기 루프.
제1 항에 있어서, 상기 전하 펌프는

상기 지연 감소 신호와 상기 지연 증가 신호에 응답하여 전하를 펌핑하는 전하 펌핑부; 및

상기 전하 펌핑부의 출력 신호의 고주파를 제거하는 로우패스 필터부를 구비하는 것을 특징으로 하는 지연 동기 루프.
제5 항에 있어서, 상기 전하 펌핑부는

상기 지연 증가 신호에 응답하여 전원 전압을 상기 로우패스 필터부에 공급하는 제1 스위칭 소자; 및

상기 지연 감소 신호에 응답하여 상기 로우패스 필터부의 전하를 접지 전압단으로 방출하는 제2 스위칭 소자를 구비하는 것을 특징으로 하는 지연 동기 루프.
제1 항에 있어서, 상기 지연부는

상기 기준 클락 신호를 수신하여 상기 지연 클락 신호를 발생하며, 연속되는 인버터들을 가지는 지연 라인부;

제1 단자가 외부 접지에 연결되는 캐패시터; 및

상기 제어 신호에 응답하여, 상기 캐패시터의 제2 단자를 상기 지연 라인부와 연결하는 앤모스 트랜지스터를 구비하는 것을 특징으로 하는 지연 동기 루프.
기준 클락 신호에 대하여 지연 클락 신호의 위상을 비교하는 위상 비교기에 있어서,

상기 기준 클락 신호의 K번째 펄스의 활성에 응답하여 논리 상태가 천이되는 출력 신호를 발생하는 제1 플립-플럽;

상기 제1 플립-플럽의 출력 신호를 입력 신호단으로 수신하며, 상기 기준 클락 신호의 L(=K+I, 여기서 I는 자연수임)번째 펄스의 활성에 응답하여 논리 상태가 천이되어 상기 지연 감소 신호를 활성하는 출력 신호를 발생하는 제2 플립-플럽;

상기 지연 클락 신호의 K번째 펄스의 활성에 응답하여 논리 상태가 천이되어 상기 지연 증가 신호를 활성하는 출력 신호를 발생하는 제3 플립-플럽; 및

상기 지연 증가 신호와 상기 지연 감소 신호가 모두 활성할 때, 활성하는 리셋 신호를 상기 제2 및 제3 플립-플럽의 리셋단에 제공하는 로직부를 구비하는 것을 특징으로 하는 위상 비교기.
제8항에 있어서, 상기 I는 1인 것을 특징으로 하는 위상 비교기.
제8항에 있어서, 상기 제2 및 제3 플립-플럽의 입력 신호단은

전원 전압을 수신하는 것을 특징으로 하는 위상 비교기.
기준 클락 신호를 수신하여, 제어 신호의 전압 레벨에 따라서 지연 시간이 제어되는 지연 클락 신호를 발생하는 지연부를 가지는 지연 동기 루프의 지연 동기 방법에 있어서,

A)소정 전압 레벨의 상기 제어 신호에 의하여 상기 기준 클락 신호를 지연하여 상기 지연 클락 신호를 발생하는 단계;

B)상기 기준 클락 신호의 K번째 펄스가 상기 지연부에 의하여 지연되어 발생하는 상기 지연 클락 신호의 K번째 펄스의 위상과 상기 기준 클락 신호의 L(=K+I, 여기서 I는 자연수임)번째 펄스의 위상을 비교하여, 상기 지연 클락 신호의 K번째 펄스가 입력될 때 활성하는 지연 증가 신호와 상기 기준 클락 신호의 L번째 펄스가 입력될 때 활성하는 지연 감소 신호를 발생하는 단계; 및

D)상기 지연 증가 신호와 상기 지연 감소 신호의 활성 듀티(duty)의 비에 따라서 전압 레벨이 가변하는 상기 제어 신호를 발생하는 단계를 구비하며,

상기 B) 단계는

B1)상기 기준 클락 신호의 K번째 펄스의 활성에 응답하여 논리 상태가 천이되는 출력 신호를 발생하는 단계;

B2)상기 B1) 단계에서 발생되는 출력 신호를 수신하고, 상기 기준 클락 신호의 L번째 펄스의 활성에 응답하여 논리 상태를 천이시켜 상기 지연 감소 신호를 활성하는 출력 신호를 발생하는 단계;

B3)상기 지연 클락 신호의 K번째 펄스의 활성에 응답하여 논리 상태를 천이시켜 상기 지연 증가 신호를 활성하는 출력 신호를 발생하는 단계; 및

B4)상기 지연 증가 신호와 상기 지연 감소 신호가 모두 활성할 때, 리셋 신호를 활성하고, 상기 활성화된 리셋 신호를 이용하여 상기 지연 증가 신호와 상기 지연 감소 신호를 비활성시키는 단계를 포함하는 것을 특징으로 하는 지연 동기 방법.
제11 항에 있어서, 상기 I는 1인 것을 특징으로 하는 지연 동기 방법.