KR20020012859A - 위상 락킹 속도를 조절할 수 있는 지연 동기회로 - Google Patents

위상 락킹 속도를 조절할 수 있는 지연 동기회로 Download PDF

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Abstract

본 발명은 위상 락킹 속도를 조절할 수 있는 지연동기회로에 대하여 기술된다. 지연동기회로는 제1 위상검출기, 제2 위상검출기, 제어부 및 가변지연단을 구비한다. 제1 위상검출기는 외부클럭신호와 내부클럭신호의 위상차를 검출한다. 제2 위상검출기는 외부클럭신호와 내부클럭신호의 위상차가 소정의 범위에 들도록 제어하여 거친-락킹 신호를 발생한다. 제어부는 제1 위상검출기의 출력을 수신하고 거친-락킹 신호에 응답하여 외부클럭신호와 내부클럭신호의 위상을 미세하게 일치시킨다. 가변지연단은 제어부의 출력에 응답하여 외부클럭신호를 지연시켜 내부클럭신호를 발생한다. 그러므로, 지연동기회로는 외부클럭신호와 내부클럭신호의 위상차를 거친 락킹 범위에 들게 하기 위한 빠른 락킹 동작과 외부클럭신호와 내부클럭신호의 위상 일치를 위한 느린 락킹 동작을 구분하여 수행한다.

Description

위상 락킹 속도를 조절할 수 있는 지연동기회로{Delay locked loop adjustable phase locking speed}
본 발명은 반도체 집적회로에 관한 것으로서, 특히 위상 락킹 속도를 조절할 수 있는 지연동기회로에 관한 것이다.
최근에 널리 사용되고 있는 동기식 디램(synchronous DRAM)은 클럭신호에 동기되어 메모리셀로 데이터를 입력하거나 메모리셀 데이터를 유효 데이터 구간 (valid data window)으로 출력한다. 클럭신호는 하나의 핀으로 입력되어디바이스(device) 전체에 분배되는 데, 입력 핀으로부터 비교적 멀리 떨어진 부분에 도달하는 클럭신호는 입력 핀에 바로 인접한 부분의 클럭신호에 대하여 상당히 지연될 수 있다. 이러한 지연은 동기식 디램 내부의 각부분 사이의 동기를 유지하는 것을 어렵게 한다.
이러한 동기를 유지하기 위한 하나의 방법으로 지연동기회로를 사용하는 데, 지연동기회로는 외부클럭신호와 위상 동기되는 내부클럭신호를 발생시킨다. 일반적으로 지연동기회로는 아날로그적으로 동작하여 내부클럭신호의 위상을 밀거나 당기는 방법으로 외부클럭신호와 위상 동기시키게 된다.
한편, 동기식 디램의 고속동작을 위하여 지연동기회로가 디지털 동작으로 구현되는 경우가 있는 데, 디지털 지연동기회로는 아날로그 지연동기회로에 비하여 그 동작 속도가 빠르다. 특히, 지연동기회로 내부의 내부클럭신호가 피이드백되는 루프 회로는 빠르게 동작하여 외부클럭신호의 위상과 거의 맞추어지는 내부클럭신호를 발생시킨다. 이 때 걸리는 시간을 인식시간(Acquisition time)이라 한다.
도 1은 종래의 지연동기회로를 나타내는 도면이다. 이를 참조하면, 지연동기회로(100)는 외부클럭신호(Ext.clk)과 내부클럭신호(Int.clk)의 위상차를 감지하는 위상검출기(110)와, 위상검출기(110)의 결과에 따라 제어신호를 발생하는 제어부(120)와, 제어신호에 응답하여 외부클럭신호(Ext.clk)를 소정시간 지연시키는 가변지연단(130)을 구비한다. 가변지연단(130)의 출력은 버퍼(140)를 통하여 발생되는 데, 내부클럭신호(Int.clk)가 된다. 내부클럭신호(Int.clk)는 다시 위상검출기(110)으로 피이드백되어 외부클럭신호(Ext.clk)와 위상 비교된다. 이러한 동작의 반복 수행으로 내부클럭신호(Int.clk)는 외부클럭신호(Ext.clk)와 위상이 동기된다.
그런데, 이러한 지연동기회로는 외부클럭신호의 위상과 정확하게 동기되는 위상의 내부클럭신호를 만드는 동작에 있어서 그 동작 속도를 다소 느리게 할 필요가 있다. 왜냐하면, 내부클럭신호의 위상을 빠르게 락킹시키게 되면 지터가 발생되기 때문에, 천천히 위상을 락킹시켜야 하기 때문이다.
따라서, 지연동기회로는 동작 단계 즉, 빠른 락킹 동작과 느린 락킹 동작을 구분하여 그 동작속도를 조절할 필요가 있다.
본 발명의 목적은 동작 속도의 조절이 가능한 지연동기회로를 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 지연동기회로를 나타내는 도면이다.
도 2는 본 발명의 일실시예에 따른 지연동기회로를 나타내는 도면이다.
도 3은 도 2의 제2 위상검출기를 나타내는 도면이다.
도 4는 제2 위상검출기의 동작을 나타내는 도면이다.
도 5는 도 2의 지연동기회로의 전체 동작을 개략적으로 나타내는 도면이다.
상기 목적을 달성하기 위하여 본 발명은 외부클럭신호와 위상일치되는 내부클럭신호를 발생하는 지연동기회로에 있어서, 외부클럭신호와 내부클럭신호의 위상차가 소정의 범위에 들도록 빠르게 제어하여 거친-락킹 신호를 발생하는 위상검출기와, 거친-락킹 신호에 응답하여 외부클럭신호와 위상일치되는 내부클럭신호를 천천히 미세하게 제어하는 위상제어부를 구비한다.
바람직하게, 지연동기회로는 외부클럭신호와 내부클럭신호의 위상차를 검출하는 제1 위상검출기와, 외부클럭신호와 내부클럭신호의 위상차가 소정의 범위에 들도록 제어하여 거친-락킹 신호를 발생하는 제2 위상검출기와, 제1 위상검출기의출력을 수신하고 거친-락킹 신호에 응답하여 외부클럭신호와 내부클럭신호의 위상을 미세하게 일치시키는 제어부와, 제어부의 출력에 응답하여 외부클럭신호를 지연시켜 내부클럭신호를 발생하는 가변지연단을 구비한다.
제2 위상검출기는 외부클럭신호에 응답하여 내부클럭신호를 그 출력으로 발생하는 제1 플립플롭과, 외부클럭신호에 응답하여 제1 지연단을 통해 소정시간 지연된 내부클럭신호를 그 출력으로 발생하는 제2 플립플롭과, 제2 지연단을 통해 소정시간 지연된 외부클럭신호에 응답하여 내부클럭신호를 그 출력으로 발생하는 제3 플립플롭과, 제1 플립플롭의 출력과 제2 플립플롭의 출력을 입력하는 제1 낸드게이트와, 제1 낸드게이트의 출력을 반전하여 패스트-업 신호로 발생하는 제1 인버터와, 제1 플립플롭의 출력과 제2 플립플롭의 출력을 입력하는 제2 낸드게이트와, 제2 낸드게이트의 출력을 반전하여 패스트-다운 신호를 발생하는 제2 인버터와 제1 낸드게이트의 출력과 제2 낸드게이트의 출력을 입력하는 제3 낸드게이트와, 제3 낸드게이트의 출력을 반전하여 거친-락킹 신호를 발생하는 제3 인버터를 구비한다.
이와 같은 본 발명의 지연동기회로에 의하면, 외부클럭신호와 내부클럭신호의 위상차를 거친 락킹 범위에 들게 하기 위한 빠른 락킹 동작과 외부클럭신호와 내부클럭신호의 위상 일치를 위한 느린 락킹 동작을 구분하여 수행한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 2는 본 발명의 일실시예에 따른 지연동기회로(200)를 나타내는 도면이다.지연동기회로(200)는 제1 위상검출기(210), 제2 위상검출기(220), 제어부(230), 가변지연단(240) 및 버퍼(250)를 포함한다. 제1 위상검출기(210)는 외부클럭신호(ECLK)와 내부클럭신호(ICLK)의 위상차를 비교 검출한다. 제2 위상검출기(220)도 외부클럭신호(ECLK)와 내부클럭신호(ICLK)의 위상차를 비교 검출하는 데, 제1 위상검출기(210)의 동작에 앞서 먼저 동작된다. 제2 위상검출기(220)는 도 3에 도시되어 있다.
도 3의 제2 위상검출기(220)는 제1 내지 제3 플립플롭(310,320,330)을 포함한다. 제1 플립플롭(310)은 외부클럭신호(ECLK)에 응답하여 내부클럭신호(ICLK)를 그 출력으로 발생한다. 제2 플립플롭(320)은 외부클럭신호(ECLK)에 응답하여 제1 지연단(301)을 통해 소정시간 지연된 내부클럭신호(ICLK)를 그 출력으로 발생한다. 제3 플립플롭(330)은 제2 지연단(302)을 통해 소정시간 지연된 외부클럭신호(ECLK)에 응답하여 내부클럭신호(ICLK)를 그 출력으로 발생한다. 제1 지연단(301) 및 제2 지연단(302)은 인버터 체인들로 구성되어 입력되는 내부클럭신호(ICLK)와 외부클럭신호(ECLK)를 각각 지연시킨다.
이 후, 제1 플립플롭(310)의 출력과 제2 플립플롭(320)의 출력은 제1 낸드게이트(340)로 입력되고, 제1 낸드게이트(340)의 출력은 인버터(350)를 통해 패스트-업 신호(FAST-UP)로 발생된다. 또한, 제1 플립플롭(310)의 출력과 제2 플립플롭(320)의 출력은 제2 낸드게이트(360)로 입력되고, 제2 낸드게이트(360)의 출력은 인버터(370)를 통해 패스트-다운 신호(F-DN)로 발생된다. 제1 낸드게이트(340)의 출력과 제2 낸드게이트(360)의 출력은 제3 낸드게이트(380)로입력되고, 제3 낸드게이트(380)의 출력은 인버터(390)를 통해 거친-락킹 신호(C_lock)로 발생된다.
여기에서, 패스트-업 신호(F-UP) 및 패스트-다운 신호(F-DN)는 제2 위상검출기(220) 내부적으로 사용되는 신호로써, 외부클럭신호(ECLK)와 내부클럭신호(ICLK)의 위상차가 거친-락킹 범위(coarse locking zone)를 벗어나 있는 경우 외부클럭신호(ECLK)를 기준으로 내부클럭신호(ICLK)의 위상을 밀거나 당기는 것을 제어하는 신호이다. 거친-락킹 신호(C_lock)는 외부클럭신호(ECLK)와 내부클럭신호(ICLK)의 위상차가 거친-락킹 범위(coarse locking zone)에 든 경우 이를 제어부(230, 도 2)에 알리는 역할을 한다. 이러한 외부클럭신호(ECLK)와 내부클럭신호(ICLK)의 위상들과 거친-락킹 범위와의 관계는 도 4에 도시되어 있다.
도 4에서, 도면(a)는 내부클럭신호(ICLK)의 위상이 외부클럭신호(ECLK)의 위상에 비하여 뒤서는 경우를 나타낸다. 이 때는 외부클럭신호(ECLK)의 상승 에지를 지연시켜 가면서 내부클럭신호(ICLK)에 스트로빙(strobing)하여도 내부클럭신호(ICLK) 자신의 로직 상태는 로직 로우레벨로 그대로이다. 그리하여, 패스트-다운 신호(F-DN, 도 3)는 계속 로직 하이레벨로 활성화 상태이다. 이 패스트-다운 신호(F-DN)에 의하여 내부클럭신호(ICLK)의 위상, 예컨대 상승 에지는 외부클럭신호(ECLK)의 상승 에지쪽으로 당겨진다.
도면(b)는 외부클럭신호(ECLK)의 위상과 내부클럭신호(ICLK)의 위상이 거친-락킹 범위 내에 존재하는 경우를 나타낸다. 이 때 외부클럭신호(ECLK)의 상승 에지를 지연시켜 가면서 내부클럭신호(ICLK)에 스트로빙(strobing)하게 되면 내부클럭신호(ICLK)의 로직 상태는 로직 로우레벨에서 로직 하이레벨로 변화된다. 이에 따라 거친-락킹 신호(C_lock, 도 3)가 로직 하이레벨로 활성화된다. 이 거친-락킹 신호(C_lock)는 도 2의 제어부(230)로 전달된다.
도면(c)는 내부클럭신호(ICLK)의 위상이 외부클럭신호(ECLK)의 위상에 비하여 앞서는 경우를 나타낸다. 이 때에는 외부클럭신호(ECLK)의 상승 에지를 지연시켜 가면서 내부클럭신호(ICLK)에 스트로빙(strobing) 해 보면 내부클럭신호(ICLK) 자신의 로직 상태는 로직 하이레벨로 그대로이다. 그리하여, 패스트-업 신호(F-UP, 도 3)는 계속 로직 하이레벨로 활성화 상태이다. 이 패스트-업 신호(F-UP)에 의하여 내부클럭신호(ICLK)의 위상, 예컨대 상승 에지는 외부클럭신호(ECLK)의 상승 에지쪽으로 밀려진다.
도 5는 도 2의 지연동기회로(200)의 동작 타이밍을 나타내는 도면이다. 앞서 설명한 제2 위상검출기(220)의 동작에 따라 활성화되는 거친-락킹 신호(C_lock)를 기준으로 그 전후 동작을 살펴보면 다음과 같다. 일단, 제1 위상검출기(210)는 통상의 위상검출기와 거의 같으며, 외부클럭신호(ECLK)와 내부클럭신호(ICLK)의 위상을 비교한 결과로 발생되는 일정 주파수의 클럭신호를 제어부(230)로 전달한다.
거친-락킹 신호(C_lock)의 활성화 전, 즉 외부클럭신호(ECLK)와 내부클럭신호(ICLK)의 위상이 거친 락킹 범위에 들기 전에는 제어부(230) 내 제어신호들인 업-신호(UP) 및 다운-신호(DOWN)는 일정한 주기(ntCK)로 발생된다. 여기에서의 업-신호(UP) 및 다운-신호(DOWN)는 외부클럭신호(ECLK)와 내부클럭신호(ICLK)의 위상을 일치시키기 위하여 미세하게 제어하는 신호이다.
이 후, 거친-락킹 신호(C_lock)가 활성화된 후, 즉 외부클럭신호(ECLK)와 내부클럭신호(ICLK)의 위상이 거친 락킹 범위에 들게되면, 업-신호(UP) 및 다운-신호(DOWN)의 발생 주기(MT차)가 거친-락킹 신호(C_lock)의 활성화 전의 주기(ntCK)보다 길어진다. 즉, 업-신호(UP) 및 다운-신호(DOWN)의 발생시점이 점점 느려진다. 그러므로, 이 동안 외부클럭신호(ECLK)와 내부클럭신호(ICLK)의 위상을 천천히 그리고 미세하게 락킹시키게 된다.
따라서, 본 발명의 지연동기회로는 외부클럭신호(ECLK)와 내부클럭신호(ICLK)의 위상차를 거친 락킹 범위에 들게 하기 위하여 제2 위상검출기에 의한 빠른 락킹 동작과 외부클럭신호(ECLK)와 내부클럭신호(ICLK)의 위상 일치를 위하여 제어부에 의한 느린 락킹 동작을 구분하여 수행한다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명의 지연동기회로는 외부클럭신호와 내부클럭신호의 위상차를 거친 락킹 범위에 들게 하기 위한 빠른 락킹 동작과 외부클럭신호와 내부클럭신호의 위상 일치를 위한 느린 락킹 동작을 구분하여 수행한다.

Claims (6)

  1. 외부클럭신호와 위상일치되는 내부클럭신호를 발생하는 지연동기회로에 있어서,
    상기 외부클럭신호와 상기 내부클럭신호의 위상차가 소정의 범위에 들도록 빠르게 제어하여 거친-락킹 신호를 발생하는 위상검출기; 및
    상기 거친-락킹 신호에 응답하여 상기 외부클럭신호와 위상일치되는 상기 내부클럭신호를 천천히 미세하게 제어하는 위상제어부를 구비하는 것을 특징으로 하는 지연동기회로.
  2. 제1항에 있어서, 상기 위상검출기는
    상기 외부클럭신호에 응답하여 상기 내부클럭신호를 그 출력으로 발생하는 제1 플립플롭;
    상기 외부클럭신호에 응답하여 제1 지연단을 통해 소정시간 지연된 상기 내부클럭신호를 그 출력으로 발생하는 제2 플립플롭;
    제2 지연단을 통해 소정시간 지연된 상기 외부클럭신호에 응답하여 상기 내부클럭신호를 그 출력으로 발생하는 제3 플립플롭;
    상기 제1 플립플롭의 출력과 상기 제2 플립플롭의 출력을 입력하는 제1 낸드게이트;
    상기 제1 낸드게이트의 출력을 반전하여 패스트-업 신호로 발생하는 제1 인버터;
    상기 제1 플립플롭의 출력과 상기 제2 플립플롭의 출력을 입력하는 제2 낸드게이트;
    상기 제2 낸드게이트의 출력을 반전하여 패스트-다운 신호를 발생하는 제2 인버터;
    상기 제1 낸드게이트의 출력과 상기 제2 낸드게이트의 출력을 입력하는 제3 낸드게이트; 및
    상기 제3 낸드게이트의 출력을 반전하여 거친-락킹 신호를 발생하는 제3 인버터를 구비하는 것을 특징으로 하는 지연동기회로.
  3. 제2항에 있어서, 상기 제1 및 제2 지연단들은
    상기 내부클럭신호와 상기 외부클럭신호에 각각 연결되는 인버터 체인들로 구성되는 것을 특징으로 하는 지연동기회로.
  4. 외부클럭신호와 내부클럭신호의 위상차를 검출하는 제1 위상검출기;
    상기 외부클럭신호와 상기 내부클럭신호의 위상차가 소정의 범위에 들도록 제어하여 거친-락킹 신호를 발생하는 제2 위상검출기;
    상기 제1 위상검출기의 출력을 수신하고 상기 거친-락킹 신호에 응답하여 상기 외부클럭신호와 상기 내부클럭신호의 위상을 미세하게 일치시키는 제어부; 및
    상기 제어부의 출력에 응답하여 상기 외부클럭신호를 지연시켜 상기 내부클럭신호를 발생하는 가변지연단을 구비하는 것을 특징으로 하는 지연동기회로.
  5. 제4항에 있어서, 상기 제2 위상검출기는
    상기 외부클럭신호에 응답하여 상기 내부클럭신호를 그 출력으로 발생하는 제1 플립플롭;
    상기 외부클럭신호에 응답하여 제1 지연단을 통해 소정시간 지연된 상기 내부클럭신호를 그 출력으로 발생하는 제2 플립플롭;
    제2 지연단을 통해 소정시간 지연된 상기 외부클럭신호에 응답하여 상기 내부클럭신호를 그 출력으로 발생하는 제3 플립플롭;
    상기 제1 플립플롭의 출력과 상기 제2 플립플롭의 출력을 입력하는 제1 낸드게이트;
    상기 제1 낸드게이트의 출력을 반전하여 패스트-업 신호로 발생하는 제1 인버터;
    상기 제1 플립플롭의 출력과 상기 제2 플립플롭의 출력을 입력하는 제2 낸드게이트;
    상기 제2 낸드게이트의 출력을 반전하여 패스트-다운 신호를 발생하는 제2 인버터;
    상기 제1 낸드게이트의 출력과 상기 제2 낸드게이트의 출력을 입력하는 제3 낸드게이트; 및
    상기 제3 낸드게이트의 출력을 반전하여 거친-락킹 신호를 발생하는 제3 인버터를 구비하는 것을 특징으로 하는 지연동기회로.
  6. 제5항에 있어서, 상기 제1 및 제2 지연단들은
    상기 내부클럭신호와 상기 외부클럭신호에 각각 연결되는 인버터 체인들로 구성되는 것을 특징으로 하는 지연동기회로.
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KR100378203B1 (ko) * 2000-09-05 2003-03-29 삼성전자주식회사 고주파수 동작시 가변지연단의 부하를 감소시키며외부클락을 안정적으로 동기시키는 지연동기회로
KR20030083227A (ko) * 2002-04-19 2003-10-30 삼성전자주식회사 정확한 코오스 락킹이 이루어지도록 제어하는 코오스 락제어회로와 이를 구비하는 지연동기 루프회로, 및 코오스락 제어방법
KR20040004838A (ko) * 2002-07-05 2004-01-16 삼성전자주식회사 클럭 및 데이터 복원 회로
KR100651510B1 (ko) * 2005-01-17 2006-11-29 삼성전기주식회사 동적 클럭 전환 장치 및 그 방법
KR100780959B1 (ko) * 2006-09-13 2007-12-03 삼성전자주식회사 뱅뱅 지터를 감소시킬 수 있는 지연 동기 루프 회로
KR20190105961A (ko) * 2018-03-07 2019-09-18 에스케이하이닉스 주식회사 지연 회로

Cited By (6)

* Cited by examiner, † Cited by third party
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