KR20010026746A - 지연동기루프 모드를 갖는 위상동기루프 회로 - Google Patents

지연동기루프 모드를 갖는 위상동기루프 회로 Download PDF

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Abstract

동작 초기에 지연동기루프(DLL) 모드로 동작하여 동기 시간이 빠른 위상동기루프(PLL) 회로가 개시된다. 본 발명의 PLL 회로는 위상/주파수 검출부 및 1개 이상의 전압제어 지연부를 구비한다. 위상/주파수 검출부는 외부 클럭과 궤환 신호의주파수를 비교하여, 그 차이에 대응하는 검출 신호를 발생한다. 궤환 신호는 내부 클럭과 동일한 신호이거나 내부 클럭의 주파수를 N분주한 신호이다. 제1 전압제어 지연부는 검출 신호의 전압에 의하여 입력되는 신호를 소정의 지연 시간 만큼 지연시켜 궁극적으로 내부 클럭을 발생시킨다. 제1 전압제어 지연부에 입력되는 신호는 외부 클럭과 궤환 신호가 초기 동기될 때까지는 외부 클럭이며, 동기가 이루어진 이후에는 내부 클럭이다. 내부 클럭의 주파수를 N분주한 신호를 궤환 신호로 할 때는 제1 전압제어 지연부 외에 N-1개의 전압제어 지연부 및 분주기가 더 포함된다. 제2 내지 제N 전압제어 지연부는 제1 전압제어 지연부와 동일한 지연 시간을 가지며, 제i(i=2~N) 전압제어 지연부에 입력되는 신호는 제 i-1 전압제어 지연부의 출력 신호이다.

Description

지연동기루프 모드를 갖는 위상동기루프 회로{PLL Circuit having DLL mode}
본 발명은 전자 회로에 관한 것으로서, 특히 외부 클럭에 동기하는 내부 클럭을 발생하는 위상동기루프(Phase Locked Loop : 이하 PLL이라 함) 회로에 관한 것이다.
PLL 회로는 입력되는 신호에 대하여 위상이 일치하는 출력 신호를 발생하는 회로로서, 일반적으로, 클럭 복원, 주파수 합성 등을 위하여 널리 사용되며, 동기식 디램(SDRAM : Synchronous DRAM) 등의 초고속으로 동작하는 디바이스에서도 사용된다.
특히, PLL 회로가 SDRAM과 같이 초고속으로 동작하는 디바이스에서 사용되는 경우에는, 짧은 시간 내에 외부 클럭과 내부 클럭의 위상을 일치시키는 것이 매우 중요하며, 이에 대한 연구가 계속되고 있다.
종래의 PLL 회로가 도1에 도시된다. 종래의 PLL 회로는 위상/주파수 검출기(11), 루프 필터(12), 전압제어 지연부(13), 인버터(I1) 및 분주기(14)로 구성된다.
종래의 PLL 회로에 의하여 발생되는 내부 클럭은 동작 초기에 임의의 위상/주파수를 가지는 신호이다. 그리고 내부 클럭의 위상/주파수는 위상/주파수 검출기(11), 루프 필터(12)를 통하여 발생되는 지연 제어 신호(VCON)에 의해서 주로 제어된다. 즉, 종래의 PLL 회로에 의한 외부 클럭과 내부 클럭의 위상 동기 동작은 동작 초기부터 주로 지연 제어 신호(VCON)에 의한 전압제어 지연부의(13)의 지연 시간 제어에 의하여 내부 클럭(CLK_IN)의 위상 및 주파수를 변경함으로써 수행된다.
그러므로 종래의 PLL 회로는 내부 클럭을 외부 클럭에 동기시키기까지 오랜 시간이 소요되는 문제점을 가진다.
본 발명이 이루고자 하는 기술적 과제는 짧은 동기 시간을 가지는 PLL 회로를 제공하는 것이다.
도 1은 종래 기술에 의한 위상동기루프(PLL) 회로를 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 PLL 회로를 나타내는 도면이다.
도 3은 본 발명의 다른 일 실시예에 따른 PLL 회로를 나타내는 도면이다.
상기 기술적 과제를 이루기 위한 본 발명의 PLL 회로는 외부 클럭과 궤환 신호의 위상/주파수를 비교하여, 상기 외부 클럭과 상기 궤환 신호의 위상/주파수 차이에 대응하는 검출 신호를 발생하는 위상/주파수 검출부 및 상기 검출 신호의 전압에 의하여 입력되는 신호를 소정의 지연 시간 만큼 지연시켜 궁극적으로 상기 내부 클럭을 발생시키는 제1 전압제어 지연부를 구비한다.
상기 궤환 신호는 상기 내부 클럭에 연관되는 위상 및 주파수를 가지는 신호로서, 상기 내부 클럭과 동일하거나 상기 내부 클럭의 주파수를 N 분주한 신호인 것이 바람직하다.
또한, 상기 제1 전압제어 지연부에 입력되는 신호는 상기 외부 클럭과 상기 궤환 신호가 초기 동기될 때까지는 상기 외부 클럭이며, 상기 외부 클럭과 상기 궤환 신호의 동기가 이루어진 이후에는 상기 내부 클럭인 것이 바람직하다.
그리고 본 명세서에서는, 본 발명의 바람직한 실시예에 나타나 있는 위상/주파수 검출기 또는 위상/주파수 검출기와 루프 필터의 결합으로 상기 위상/주파수 검출부가 구현될 수 있다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 그리고 본 명세서에서는 편의상 각 도면을 통하여 동일한 역할을 수행하는 신호는 동일한 참조 부호로 나타낸다.
도 2는 본 발명의 일 실시예에 따른 PLL 회로를 나타내는 도면이다. 이를 참조하면, 본 발명의 바람직한 실시예에 따른 PLL 회로는 위상/주파수 검출기(21), 루프 필터(22), 제1 전압제어 지연부(23), 인버터(I2) 및 멀티플렉서(25)를 구비한다.
상기 위상/주파수 검출기(21)는 두 개의 입력 단자로 들어오는 외부 클럭(CLK_EXT)과 궤환 신호(FB)의 위상 및 주파수 차이를 검출하여 그에 대응하는 소정의 신호를 발생한다. 상기 루프 필터(22)는 상기 위상/주파수 검출기(21)에서 발생된 신호의 고주파 성분을 제거하여 지연 제어 신호(VCON)로 변환한다.
상기 제1 전압제어 지연부(23)는 상기 지연 제어 신호(VCON)에 의해, 입력되는 신호를 소정의 지연 시간 만큼 지연시켜 출력한다. 상기 인버터(I2)는 상기 제1 전압제어 지연부(23)의 출력 신호를 지연없이 반전하여 상기 내부 클럭(CLK_IN)으로 제공한다. 상기 내부 클럭(CLK_IN)은 제1 전압제어 지연부(23)와 상기 인버터(I2)로 형성되는 폐루프에 의하여 발진될 수 있다.
상기 멀티플렉서(25)는 소정의 제어 신호(MODE_SEL)에 응답하여 상기 외부 클럭(CLK_EXT)과 상기 내부 클럭(CLK_IN) 중의 어느 하나를 선택하고, 선택된 신호를 상기 제1 전압제어 지연부(23)의 입력 단자에 연결시킨다.
상기 PLL 회로의 동작을 구체적으로 설명하면 다음과 같다. 상기 PLL 회로가 구동되면 상기 제어 신호(MODE_SEL)는 '0'으로 설정되고, 상기 멀티플렉서(25)는 상기 외부 클럭(CLK_EXT)을 상기 제1 전압제어 지연부(23)의 입력 단자에 연결시킨다. 그러므로 상기 제1 전압제어 지연부(23)는 상기 외부 클럭(CLK_EXT)을 소정의 지연 시간 만큼 지연시키고, 지연된 신호가 상기 인버터(I2)에서 반전되어 상기 내부 클럭(CLK_IN)으로 제공되며, 상기 내부 클럭(CLK_IN)이 상기 위상/주파수 검출기(21)로 입력된다.
결국 상기 PLL 회로는 DLL 모드로 동작하게 된다.
상기 외부 클럭(CLK_EXT)과 상기 내부 클럭(CLK_IN)의 위상 및 주파수 차이에 따라 상기 지연 제어 신호(VCON)가 변경되고, 상기 지연 제어 신호(VCON)에 의하여 상기 제1 전압제어 지연부(23)의 지연 시간이 변경된다. 그리고 상기 지연 시간이 변경됨으로써 상기 외부 클럭(CLK_EXT)과 상기 내부 클럭(CLK_IN)의 위상 및 주파수 차이도 또한 달라진다. 이에 의하여 상기 제1 전압제어 지연부(23)의 지연시간이 변경되는 동작이 반복된다.
상기의 동작은 위상차가 2π가 될 때까지 수행된다. 즉, k번째 외부 클럭(CLK_EXT)에 동기하는 상기 내부 클럭(CLK_IN)이 k+1 번째 외부 클럭(CLK_EXT)과 위상이 일치할 때까지는 본 발명의 PLL 회로는 DLL 모드로 동작하는 것이다. 이와 같이 본 발명의 PLL 회로가 동기 동작 초기에 DLL 회로와 같이 동작함으로써 빠른 동기 시간을 얻을 수 있다.
동기가 이루어지면 상기 지연 제어 신호(VCON)는 일정하게 유지된다. 이 경우, 상기 인버터(I2)에서의 반전에 의하여 π의 위상차가 생기므로 상기 제1 전압제어 지연부(23)에서의 지연 시간은 상기 외부 클럭(CLK_EXT)의 주기(TEXT)의 1/2이다.
상기와 같은 초기 동기 동작이 끝나면, 상기 제어 신호(MODE_SEL)는 '1'로 설정되고, 상기 멀티플렉서(25)는 상기 내부 클럭(CLK_IN)을 상기 제1 전압제어 지연부(23)의 입력 단자에 연결시킨다. 그러므로 상기 제1 전압제어 지연부(23)의 출력이 상기 인버터(I2)에 의해 반전되어 상기 내부 클럭(CLK_IN)이 되고, 상기 내부 클럭(CLK_IN)이 다시 상기 제1 전압제어 지연부(23)에 입력되는 폐루프가 형성된다. 상기 폐루프를 통하여 상기 내부 클럭(CLK_IN)이 상기 지연 시간(TEXT/2)만큼 지연되고 반전되어 다시 상기 내부 클럭(CLK_IN)으로 출력되는 동작이 계속 반복된다. 따라서 상기 내부 클럭(CLK_IN)은 상기 지연 시간(TEXT/2)의 2배의 주기, 즉, 상기 외부 클럭(CLK_EXT)과 동일한 주기를 갖는다.
그러므로 상기 PLL 회로는 동기가 이루어진 후의 통상의 PLL 모드로 동작하게 된다.
도 3은 본 발명의 다른 일 실시예에 따른 PLL 회로를 나타내는 도면이다. 이를 참조하면, 본 발명의 다른 바람직한 실시예에 따른 PLL 회로는 위상/주파수 검출기(31), 루프 필터(32), 다수의 전압제어 지연부(33_1, 33_2, ..., 33_N), 인버터(I3), 분주기(34) 및 제1, 제2 및 제3 멀티플렉서(35_1, 35_2, 35_3)를 구비한다.
상기 위상/주파수 검출기(31)와 상기 루프 필터(32)는 각각 도 2의 위상/주파수 검출기(21), 루프 필터(22)와 동일하므로, 여기에서 구체적인 기술은 생략한다.
상기 전압제어 지연부(33_1, 33_2, ..., 33_N)는 도 2의 제1 전압제어 지연부(23)와 동일한 기능을 수행하며, 상기 루프 필터(32)에서 출력되는 지연 제어 신호(VCON)에 의해 같이 제어되므로 모두 동일한 지연 시간을 갖는다. 상기 전압제어 지연부(33_1, 33_2, ..., 33_N)는 직렬로 연결되므로 N개의 상기 전압제어 지연부(33_1, 33_2, ..., 33_N)를 모두 통과한 신호는 상기 제1 전압제어 지연부에서의 지연 시간의 N배 만큼 더 지연된다.
상기 제1 멀티플레서(35_1)는 도 2의 멀티플렉서(25)와 마찬가지로 소정의 제어 신호(MODE_SEL)에 응답하여 상기 외부 클럭(CLK_EXT)과 상기 내부 클럭(CLK_IN) 중의 어느 하나를 상기 제1 전압제어 지연부(33_1)의 입력 단자에 연결시킨다.
상기 제2 멀티플레서(35_2)는 상기 제어 신호(MODE_SEL)에 응답하여 상기 제1 전압제어 지연부(33_1)의 출력 신호와 상기 제N 전압제어 지연부(33_N)의 출력 신호 중의 어느 하나를 상기 인버터(I3)의 입력 단자에 연결시킨다.
상기 인버터(I3)는 입력된 신호를 지연없이 반전하여 상기 내부 클럭(CLK_IN)으로서 제공한다.
상기 제3 멀티플레서(35_3)는 상기 제어 신호(MODE_SEL)에 응답하여 상기 내부 클럭(CLK_IN)과 상기 분주기(34)의 출력 신호 중에서 어느 하나를 상기 궤환 신호(FB)로서 제공한다. 상기 분주기는 상기 내부 클럭(CLK_IN)의 주파수를 N 분주한다.
상기 PLL 회로의 동작을 구체적으로 설명하면 다음과 같다. 상기 PLL 회로가 구동되면 도 2의 일 실시예의 PLL 회로와 마찬가지로, 상기 제어 신호(MODE_SEL)는 '0'으로 설정된다.
상기 제1 멀티플렉서(35_1)는 상기 외부 클럭(CLK_EXT)을 상기 제1 전압제어 지연부(33_1)의 입력 단자에 연결시키고, 상기 제2 멀티플렉서(35_2)는 상기 제N 전압제어 지연부(33_N)의 출력을 상기 인버터(I3)에 입력시키고, 상기 제3 멀티플렉서(35_3)는 상기 인버터(I3)의 출력 신호인 상기 내부 클럭(CLK_IN)을 상기 궤환 신호로서 제공한다.
그러므로 상기 PLL 회로는 N개의 전압제어 지연부를 갖는 DLL 모드로 동작하게 된다.
편의상 상기 전압제어 지연부(32_1, 32_2, ..., 32_N)의 각각의 지연 시간을 T1이라 하고, 총 지연 시간을 TD라 하자.
도 2의 일 실시예에서처럼, 상기 외부 클럭(CLK_EXT)과 상기 내부 클럭(CLK_IN)의 위상 및 주파수 차이에 따라 상기 지연 제어 신호(VCON)가 변하고, 이에 의해 TD 및 상기 위상/주파수 차이가 변하는 동작이 반복된다.
상기 동작을 통하여 내부 클럭(CLK_IN)이 상기 외부 클럭(CLK_EXT)에 비해 2π의 위상차를 가지면, 상기 외부 클럭(CLK_EXT)과 상기 내부 클럭(CLK_IN)의 동기가 이루어진다. 그러므로, 전술한 바와 같은 동작을 반복하여 상기 총 지연 시간(TD)이 상기 외부 클럭의 주기(TEXT)의 1/2이 되도록, 즉 T1이 상기 외부 클럭의 주기(TEXT)의 '1/2N'이 되도록 상기 지연 제어 신호(VCON)가 조절된다.
상기와 같은 초기 동기 동작이 끝나면, 상기 제어 신호(MODE_SEL)는 '1'로 설정되고, 상기 제1 멀티플렉서(35_1)는 상기 내부 클럭(CLK_IN)을 상기 제1 전압제어 지연부(33_1)의 입력 단자에 연결시키고, 상기 제2 멀티플렉서(35_2)는 상기 제1 전압제어 지연부(33_1)의 출력을 상기 인버터(I3)에 입력시키고, 상기 제3 멀티플렉서(35_3)는 상기 인버터(I3)의 출력 신호인 상기 내부 클럭(CLK_IN)의 주파수를 N분주한 신호를 상기 궤환 신호(FB)로서 제공한다.
그러므로 도 2의 일 실시예에서처럼, 상기 제1 전압제어 지연부(33_1)의 출력이 상기 인버터(I3)에 의해 반전되어 상기 내부 클럭(CLK_IN)이 되고, 상기 내부 클럭(CLK_IN)이 다시 상기 제1 전압제어 지연부(33_1)에 입력되는 폐루프가 형성된다.
이 경우, 제1 전압제어 지연부(33_1)에서의 지연 시간(T1)은 상기 외부 클럭의 주기(TEXT)의 1/2N이다. 그러므로, 이 때 생성되는 내부 클럭(CLK_IN)은 상기 T1의 2배인 'TEXT/N'의 주기, 즉 상기 외부 클럭(CLK_EXT)에 대하여 N배의 주파수를 가진다. 상기 내부 클럭(CLK_IN)은 상기 분주기에서 1/N의 주파수로 분주되므로 상기 궤환 신호(FB)는 상기 외부 클럭(CLK_EXT)과 동일 위상 및 주파수를 갖는 신호가 된다. 따라서 상기 외부 클럭(CLK_EXT)에 위상 동기되고, 상기 외부 클럭(CLK_EXT) 주파수의 N배의 주파수를 갖는 상기 내부 클럭(CLK_IN)이 지속적으로 발생된다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기와 같이, 동기가 이루어질 때까지는 DLL 모드로 동작시키고 동기가 이루어진 이후에는 PLL 모드로 동작시킴으로써, 빠른 동기 시간을 갖는 PLL 회로를 얻을 수 있다.

Claims (3)

  1. 외부 클럭에 동기하는 내부 클럭을 발생하는 위상동기루프(PLL) 회로에 있어서,
    상기 외부 클럭과 궤환 신호의 위상/주파수를 비교하여, 상기 외부 클럭과 상기 궤환 신호의 위상/주파수 차이에 대응하는 검출 신호를 발생하는 위상/주파수 검출부 ; 및
    상기 검출 신호의 전압에 의하여 입력되는 신호를 소정의 지연 시간 만큼 지연시켜 궁극적으로 상기 내부 클럭을 발생시키는 제1 전압제어 지연부를 구비하며,
    상기 궤환 신호는 상기 내부 클럭에 연관되는 위상 및 주파수를 가지는 신호이고,
    상기 제1 전압제어 지연부에 입력되는 신호는
    상기 외부 클럭과 상기 궤환 신호가 초기 동기될 때까지는 상기 외부 클럭이며, 상기 외부 클럭과 상기 궤환 신호의 동기가 이루어진 이후에는 상기 내부 클럭인 것을 특징으로 하는 위상동기루프(PLL) 회로.
  2. 제1항에 있어서, 상기 궤환 신호는 상기 내부 클럭과 동일한 신호이고,
    상기 위상동기루프(PLL) 회로는
    소정의 제어 신호에 응답하여, 상기 외부 클럭과 상기 내부 클럭 중에서 선택되는 어느 하나를 상기 제1 전압제어 지연부에 입력되는 신호로서 제공하는 제1 멀티플렉서를 더 구비하는 것을 특징으로 하는 위상동기루프(PLL) 회로.
  3. 제1항에 있어서, 상기 위상동기루프(PLL) 회로는
    상기 검출 신호의 전압에 의하여 입력되는 신호를 상기 지연 시간 만큼 지연시켜 출력하는 제2 내지 제N 전압제어 지연부로서, 상기 i(i=2~N 인 정수) 전압제어 지연부에 입력되는 신호는 상기 제 i-1 전압제어 지연부의 출력 신호인 상기 제2 내지 제N 전압제어 지연부 ;
    상기 내부 클럭의 주파수를 N으로 분주하여, 출력 신호로서 발생하는 분주기 ;
    소정의 제어 신호에 응답하여, 상기 외부 클럭과 상기 내부 클럭 중에서 선택되는 어느 하나를 상기 제1 전압제어 지연부에 입력되는 신호로서 제공하는 제1 멀티플렉서 ;
    상기 제어 신호에 응답하여, 상기 제1 전압제어 지연부의 출력 신호와 상기 제N 전압제어 지연부의 출력 신호 중에서 선택되는 어느 하나로서 상기 내부 클럭을 발생시키는 제2 멀티플렉서 ; 및
    상기 제어 신호에 응답하여, 상기 내부 클럭과 상기 분주기의 출력 신호 중에서 선택되는 어느 하나를 상기 궤환 신호로서 제공하는 제3 멀티플렉서를 더 구비하는 것을 특징으로 하는 위상동기루프(PLL) 회로.
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