KR100237539B1 - 주파수 합성기 - Google Patents

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다니구찌 이찌로오
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Abstract

본 발명은 위상 비교 주파수를 그다지 높게 하지 않고 충분한 주파수 전환 성능과 스퓨리어스 특성을 얻을 수 있고, 저렴하고 낮은 소비 전력의 분수 분주 방식 주파수 합성기를 제공한다.
가변 분주기(7)는 분주수 발생 수단(8)에서 발생하는 정수의 분주수에 따라 분주수를 전환하면서 VCO(6)의 발진 신호를 분주하고, 또한 루프 필터(5)의 출력으로 VCO(6)을 제어하고, 분주수 발생 수단(8)은 종속 접속된 복수의 적분기와 그 캐리아웃 신호를 미분하는 미분기를 구비하고, 상기 가변 분주기(7)에서 발생하는 위상 오차를 분주수 발생 수단(8)의 최종단의 적분기에 포함되는 가산기의 출력으로부터 구하여 위상 오차 보상값을 출력하고 또한 위상 오차를 보증하기 위한 신호 펄스폭을 상기 위상 오차 보상값에 기초하여 변화시켜 상기 위상 오차의 보상을 행한다. 따라서, 종래와 같이 극히 높은 위상 비교 주파수를 사용하지 않고 비교적 낮은 위상 비교 주파수를 사용하는 경우에도 스퓨리어스 성능을 현저히 향상시키고 또한 주파수 전환의 고속화를 행할 수 있다. 또, 위상 오차를 보상을 D/A 변환기 등의 복잡한 아날로그 회로를 사용하지 않고 행하기 때문에 저렴하고 저소비 전력의 고속 전환 주파수 합성기를 실현할 수 있다.
본 발명은 무선 통신기의 국부 발진기의 주파수를 고속으로 변환시키는 것이 가능하게 하는 무선 통신기의 주파수 합성기에 사용될 수 있다.

Description

주파수 합성기
제1도는 본 발명에 의한 주파수 합성기의 일 실시형태의 구성을 도시하는 블록도.
제2도는 제1도에 도시하는 실시형태에 이용되는 분주수 발생수단(a frequency dividing ratio generating means)의 구성을 도시하는 회로도.
제3도는 제1도에 도시하는 실시형태에 이용되는 위상 오차 보상수단의 일 실시형태의 구성을 도시하는 회로도.
제4도는 제1도에 도시하는 실시형태에 있어서의 고정 분주기(a frequency divider)의 구성도.
제5도는 제1도에 도시하는 실시형태에 있어서의 클럭 생성수단의 구성도.
제6도는 제1도에 도시하는 실시형태의 위상 비교기에서 출력된 위상 오차의 파형과 위상 오차 보상수단의 출력 파형도.
제7(a)도 내지 제7(o)도는 제3도에 도시하는 위상 오차 보상수단의 동작을 도시하는 파형도.
제8도는 본 발명에 이용되는 분주수 발생수단의 실시형태 2의 구성을 도시하는 회로도.
제9도는 본 발명에 이용되는 실시형태 3의 루프 필터(a loop filter)의 주파수 특성도.
제10(a)도 내지 제10(d)도는 본 발명의 실시형태 4의 동작도.
제11도는 종래 주파수 합성기의 구성을 도시하는 블록도.
제12도는 종래 분주수 발생수단의 일례를 도시하는 회로도.
제13(a)도 내지 제13(e)도는 종래 분주수 발생수단의 동작을 도시하는 파형도.
제14도는 제12도에 도시하는 분주수 발생수단의 Z변환을 도시하는 도면.
제15도는 종래 분주수 발생수단의 다른 실시예의 구성을 도시하는 회로도.
제16도는 제15도에 도시하는 분주수 발생수단의 Z변환을 도시하는 도면.
제17(a)도 내지 제17(h)도는 제15도에 도시하는 분주수 발생수단의 동작을 도시하는 파형도.
제18도는 종래 분주수 발생수단의 또 다른 실시예의 구성을 도시하는 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 수정 발진기 2 : 고정 분주구
3 : 위상 비교기 4 : 차지 펌프
5 : 루프 필터 6 : 전압제어 발진기
7 : 가변 분주기 8 : 분주수 발생수단
9 : 위상 오차 보상 수단 100,101,106 : 적분기
102,103,107,108 : 미분기 104 : 가산기
109 : 클럭 발생 수단 110 : 업 카운터
111,113 : 플립플롭 112 : 비교기
본 발명은 무선 통신기의 국부 발진기에 이용되는 주파수 합성기에 관한 것이다.
이동체 통신용의 무선 통신기에 있어서는, 많은 주파수 채널을 신속하게 전환하여 송수신 가능하게 할 필요가 있다. 이렇게 하기 위해서는, 무선 통신기의 국부 발진기의 주파수를 고속으로 변환시키는 것이 가능하게 하는 주파수 합성기가 불가결하다.
종래부터, 주파수 합성기의 주파수 전환을 고속화하기 위해 다양한 방식이 제안되고 있다. 일본 특개평 5-503827호 공보에는 위상오차의 보상을 행하는 데이터를, 분주수 발생수단에 포함된 적분기 중 최종단의 적분기의 가산결과와 그 이전 단의 적분기의 가산결과의 차로부터 취득하고, D/A 변환기를 사용하여 위상 오차 보상을 행하는 방식이 기재되어 있다.
또한, 아다찌 고스기 우에노 나까베 : 「분수 분주 방식을 이용한 고속 주파수 전환 합성기」전자 통신 정보학회 논문지 C-1 vol. J76-C-I No. 11 pp445-452(공지문헌A)에는, 제11도에 도시하는 바와 같은 분수 분주 방식의 합성기 구성이 기재되어 있다. 제11도에 도시하는 것은, 기준이 되는 주파수를 발진하는 수정 발진기(1)의 출력이 고정 분주기(2)를 거쳐 분주되어, 위상 비교기(3)에 입력되고 있다. 4는 위상 비교기(3)의 출력을 전류 혹은 전압으로 변환하여 출력하는 차지 펌프, 5는 차지 펌프가 출력하는 신호를 필터링하는 루프 필터, 6은 루프 필터(5)의 출력에 의해 발진 주파수가 제어되는 전압 제어 발진기 VCO이다. 또한, 전압 제어 발진기(6)의 출력은 가변 분주기(7)를 거쳐 위상 비교기(3)에 피드백된다. 8은 분주수 발생수단이고, 제12도에 도시하는 바와 같이, 가산기(10)와, 가산기(11) 및 래치(15)로 이루어지는 적분기(100)로 이루어지는 구성으로 되어 있다. 가산기(11)는 그 가산 결과가 2M이상일 때 출력되는 캐리아웃 신호 출력(a carry-out signal) CO를 갖는다. 그리고, 그 출력과 가변 분주기(7)의 분주수의 설정값 N을 가산기(10)에서 가산하여 가변 분주기(7)에 입력하도록 구성되어 있다. 또한, 래치(15)의 클럭은 고정 분주기(2)로부터 공급된다.
다음에, 상기 종래 기술에 있어서의 분주수 발생수단(8)의 동작에 대해 설명한다. N은 설정할 분주수의 정수부이고, λ를 소수점 이하부로 하면 설정할 분주수는 N+λ로 표현된다. 상기 종래 예의 경우, 소수점 이하부 λ의 증가 단계는 1/2M이고, 임의의 설정치 m(m은 0≤m≤2M)에 대해
λ=m/2M
이 된다. 가산기(11)는 m과 래치(15)의 출력을 가산하여, 가산 결과가 2M에 도달하여 오버플로우를 발생시키면, 캐리아웃 신호 CO를 출력한다. 가산기(11)와 래치(15)에 의해 구성되는 적분기(100)의 입력에 정수 m을 부여하면, 클럭 2M/m개에 1회 비율로 오버플로우가 발생하고, 캐리아웃 신호 CO가 출력된다. 이것을 1로 하여 가산기(10)에서 분주수 N과 더해져 가변 분주기(7)에 분주수로서 부여된다. 이로 인해, 클럭 2M/m개 중에 2M/m-1회에 대한 분주수는 N이 되고, 나머지 1회에 대해서는 N+1이 된다. 따라서, 평균 분주수는 N+m/2M이 되고, m을 임의로 설정함으로써 목적으로 하는 분주수를 얻을 수 있다.
제13(a)도 내지 제13(e)도는 M=2, m=1로 한 경우의 동작을 도시하는 파형도이다. 이 경우, 가산기(11)는 2비트의 가산기이고, 그 입력단자에는 설정치 m=1과 래치(15)의 출력이 부여되어 있다. 클럭이 부여될 때마다 가산기(11)의 가산 결과는, 제13(b)도에 도시하는 바와 같이, 1씩 증가하여 그 값이 4에 도달한 시점에서 가산기(11)는 제13(c)도에 도시하는 바와 같이, 캐리아웃 신호 CO를 출력하여, 가산기(11)의 가산 결과가 0으로 된다. 이 캐리아웃 신호 CO와 분주수 N을 가산기(10)에서 합한 출력은 제13(d)도와 같이 된다.
이상과 같은 구성인 경우의 위상 오차는 제13(e)도에 도시하는 바와 같이 계단 형태로 된다. 이것은 본래 보통 N+1/4로 되지 않으면 안되는 분주수가 N과 N+1로 적절히 변화하고 있기 때문에 발생하는 것이고, 클럭 주기의 2M배의 주기를 대기하여, 그 진폭은 분주수의 오차의 적분치에 2π(rad)를 승산한 값으로 된다. 이 위상 오차는 위상 비교기(3)와 차지 펌프(4)에서 전압 혹은 전류로 변환된 후, 루프 필터(5)를 거쳐 VCO(6)에 입력되어 VCO(6)의 출력을 변조하기 때문에 기준 주파수 fref의 1/2M배의 간격의 스퓨리어스 방출(spurious emissions)이 발생된다.
제14도는 제12도에 도시하는 분주수 발생 수단(8)의 Z변환을 나타내는 도면이다. 이 종래 예에서는 적분기(100)가 결과적으로 정수 m에 1/2M을 승산하여 적분을 행하는 것이기 때문에, 분주수 발생 수단(8)의 Z변환에 있어서의 가산기(34)에 입력되는 값 λ를 λ=m/2M으로 하고 있다. 제12도에 도시하는 분주수 발생 수단(8)에 있어서의 가산기(11)는 오버플로우를 일으킬 때마다 캐리아웃 신호를 출력하고, 가산기(11)의 출력이 그 때까지의 적분치로부터 2M을 감산한 값으로 되기 때문에, Z변환에 있어서의 분주수 발생 수단(8)은 제14도에 도시하는 바와 같이, Z변환에 있어서의 1클럭지연기(35), Z변환에 있어서의 가산기(36), Z변환에 있어서의 양자화기(37)로 구성된다. 따라서, 제14도의 분주수 발생 수단(8)으로부터 출력되는 소수점 이하부 λ′는 다음 식 1로 표현된다.
여기서, Q1(1-Z-1)은 분주수의 오차에 상당하고, 위상 오차 Q1은 이것의 시간 적분으로 된다. 또한, 제14도로부터 알 수 있는 바와 같이, 위상 오차 Q1는 가산기(11) 출력의 정부(正負)를 반전하여 2M으로 계산한 것으로 된다.
그런데, 이상과 같은 구성의 분수 분주 방식 합성기에서는 발생하는 스퓨리어스를 제어하기 위해 루프 대역을 좁게 할 필요가 있어, 그 결과 주파수 합성기의 주파수 전환의 고속화가 곤란하였다.
상기 공지 문헌 A에는 이와 같은 종래예의 장애를 해소하는 분수 분주 방식 합성기도 기재되어 있다. 제15도는 상기 공지 문헌 A에 기재된 것과 동일한 구성의 분주수 발생 수단(8)을 나타낸다. 이 경우의 분주수 발생 수단(8)은 가산기(10)와, 가산기(11), 래치(15)로 이루어지는 적분기(100)를 갖는 점은 상기 종래예와 동일하지만, 추가로 가산기(12)와 래치(16)로 이루어지는 적분기(101)와, 가산기(13)와 래치(17)로 이루어지는 미분기(102)를 구비하고, 미분기(102)의 출력을 가산기(10)에 입력하도록 구성되어 있다. 가산기(11)의 출력을 가산기(12)에 입력하여 적분을 행하고, 그 캐리아웃 신호 CO를 미분기(102)에서 시간미분하여 가산기(11)의 캐리아웃 신호 CO와 가산기(10)에서 가산한다. 또한, 각 래치(15,16,17)의 클럭은 고정 분주기(2)로부터 공급된다.
상기 분주수 발생 수단(8)을 Z변환한 결과는 제16도에 도시하는 바와 같이, Z변환에 있어서의 가산기(34), Z변환에 있어서의 1클럭 지연기(35), Z변환에 있어서의 가산기(36), Z변환에 있어서의 양자화기(37)로 이루어지는 구성은 제14도에 동일하지만, 추가로 Z변환에 있어서의 가산기(38,39,41,43), Z변환에 있어서의 1클럭 지연기(40,44), Z변환에 있어서의 양자화기(42)로 구성된다. 이 도면으로부터 양자화기(37)의 출력 X1과 가산기(43)의 출력 X2는 각각
이상의 식으로부터 알 수 있는 바와 같이, 분주수 발생 수단(8)을 제16도과 같이 구성함으로써, 분주수의 오차는 Q2(1-Z-1)2으로 되고, 따라서 위상 오차는 그 적분치 Q2(1-Z-1)로 된다. 상기 종래예에 비교하여 Q1이 소거되어 있고, Q2에 시간 미분을 행하고 있기 때문에, 위상 오차의 주파수 특성은 고역으로 편중된 특성을 갖는 것으로 된다. 이 때문에 저역 통과 특성을 갖는 PLL에 의해 스퓨리어스를 용이하게 제거할 수 있기 때문에, 루프 대역을 상기 종래예보다 넓게 할 수 있고, 고속주파수 전환이 가능하게 된다.
분주수 발생 수단(8)의 각 구성 요소에 있어서의 동작을 나타내는 출력 파형은 제17(a)도 내지 제17(h)도와 같고, 가산기(12)의 캐리아웃 신호 CO는 제17(e)도, 가산기(13)의 출력 파형은 제17(f)도, 가산기(10)의 출력은 제17(g)도, 위상 오차는 제17(h)도로 되고, 그 주파수 특성은 고역에 편중된 특성을 갖도록 되어 저주파수의 스퓨리어스를 억제할 수 있다.
또한, 상기 종래예에서는 적분기를 2단 종속 접속한 경우에 대해서 서술하였지만, 제18도에 도시하는 바와 같이, 적분기를 n단 접속하여 n단째의 적분기(106)의 캐리아웃 신호 CO를 (n-1)계 미분하여 각 단의 미분값의 합계를 얻도록 하면, 분주수의 소수점 이하부 λ′의 Z변환은
로 되고, 위상 오차 θE는
로 된다. 따라서, 저주파수의 스퓨리어스를 한층 억제할 수 있다.
[발명이 이루고자 하는 기술적 과제]
그러나, 이상 서술한 종래 기술에 의해 스퓨리어스의 저감을 충분히 행하는 데에는 분주기의 출력 신호인 기준 주파수 fref를 극히 높게 설정할 필요가 있고, 그것을 위해서는 위상 비교기로서 고주파수에서 위상 비교 동작 가능한 것이 필요하다. 따라서, 종래의 PLL-IC 에 사용되어 오던 C-MOS 등의 동작이 늦은 프로세서로 만들어진 위상 비교기의 사용은 곤란하고, 저소비 전력, 저가격화가 어렵다고 하는 문제점을 갖고 있다.
본 발명은 이상과 같은 문제점을 해결하기 위해 이루어진 것으로, 종래예에 있어서의 분수 분주 방식 주파수 합성기보다 낮은 위상 비교 주파수로 스퓨리어스를 충분히 저감할 수 있고, 저전력 소비, 저가격의 분수 분주 방식 주파수 합성기를 얻는 것을 목적으로 한다.
본 발명에 의한 주파수 합성기는, 수정 발진기와, 상기 수정 발진기의 출력을 분주하여 기주 주파수로서 출력하는 고정 분주기와, 전압 제어 발진기와, 상기 전압 제어 발진기의 출력을 분주수 발생 수단이 부여하는 분주수로 분주하는 가변 분주기와, 기준 주파수와 가변 분주기의 출력의 위상차를 검출하여 출력하는 위상 비교기와, 상기 위상 비교기로부터 출력되는 위상차 신호를 평활화하여 상기 전압 제어 발진기를 제어하는 신호로서 출력하는 루프 필터와, 상기 가변 분주기에 정수의 분주수를 부여하여 제어하는 분주수 발생 수단을 구비한다. 그리고, 상기 루프 필터의 출력으로 저압 제어 발진기를 제어하여 위상 동기 루프를 구성하고, 상기 분주수 발생 수단은 종속 접속된 n단(n=1,2,3...)의 적분기와 그 캐리아웃 신호를 미분하는 n-1개의 미분기를 구비하고, 상기 가변 분주기에서 발생하는 위상 오차를 분주수 발생 수단의 최종단의 적분기에 포함되는 가산기의 출력에서 구해 위상 오차 보상치를 출력하도록 구성되어 있다. 또한 상기 분주수 발생 수단으로부터 출력되는 위상 오차 보상치에 기초하여 위상 오차를 보상하기 위한 신호의 펄스 폭을 변화시켜 위상 오차 보상을 행하는 위상 오차 보상 수단을 구비한다.
또한, 분주수 발생 수단은 적분기 및 미분기와 1개의 가산기로서 구성되고, 각 적분기는 n단까지 종속으로 접속되어 있고 i단째의 적분기의 캐리아웃 신호는 (i-1)계 미분을 행한다. 각 미분기 출력은 모두 가산기에 입력되고, 분주수의 정수부분과의 합을 취하여 가변 분주기의 분주수로서 입력되고, 또한 n단째의 적분기의 적분 결과를 (n-1)계 미분함으로써 위상 오차 보상치를 추출하여 위상 오차 보상 수단에 입력한다.
또한, 위상 오차 보상 수단에서 고정 분주기가 카운트한 값에 따라 전류원 혹은 전압원의 동작, 비동작을 전환함으로써 위상 오차를 보상하기 위한 신호의 퍼르폭을 변화시켜 위상 오차를 보상한다.
또한, 분주수 발생 회로에서 추출한 위상 오차 보상치를 미리 준비한 값과 가산하여 출력하는 가산기와, 분주수 발생 회로에서 추출한 위상 오차 보상치를 미리 준비한 값과 감산하여 출력하는 감산기와, 상기 가산기 및 감산기의 출력과 고정 분주기가 카운트한 값과의 비교를 행하는 복수의 비교기와, 상기 비교기의 출력을 게이트 및 플립플롭을 통해 제어 신호로서 출력하고, 전류원 혹은 전압원의 동작, 비동작을 전환함으로써 위상 오차를 보상하기 위한 신호의 펄스폭을 변화시켜 위상 오차를 보상한다.
또한, 위상 비교기와 위상 오차 보상 수단의 출력을 전류 출력으로 하여 위상 비교기와 위상 오차 보상 수단을 직접 접속하고, 또한 루프 필터는 소정의 주파수에 적합한 주파수 트랩(a frequency trap)을 구비한다.
기준 분주기의 출력을 수정 발진기가 출력하는 신호의 1주기분 지연시킨다. 또한, 기준 분주기가 카운트한 값과 선정된 값을 비교하여, 플립플롭에 그 결과를 입력하는 비교기와, 수정 발진기 출력을 클럭으로하여, 상기 비교기의 출력이 입력되는 플립플롭을 구비하고, 상기 플립플롭의 출력을 분주수 발생 수단의 적분기 및 미분기의 클럭으로 한다.
본 발명에 있어서의 분주수 발생 수단은, 가변 분주기에 부여되는 분주수를 시간적으로 변화시켜 평균 주파수로 하여 소수점 이하의 분주수의 지정을 가변 분주기에 부여할 수 있다. 가변 분주기는 전압 제어 발진기(VCO)가 발진하는 신호를 분주수 발생 수단이 발생하는 분주수에 따라 분주하여 위상 비교기에 출력한다. 위상 비교기는 고정 분주기가 출력하는 기준 주파수와 가변 분주기가 출력하는 신호의 위상을 비교하여 그 위상차에 따라 차지 펌프를 제어한다. 차지 펌프는 위상 비교기의 출력에 따라 루프 필터의 충방전을 행하여 VCO의 제어를 행한다. 위상 오차 보상 수단은 분주수 발생 수단으로부터 출력되는 위상 오차 보상치를 근거로 위상 오차를 보상하기 위한 펄스폭을 제어하여 가변 분주기의 분주수의 변화에 의한 위상 오차를 보상한다.
분주수 발생 수단이 n개(1,2,3...)의 적분기와 n-1개의 미분기 및 복수의 가산기를 구비하고, 위상 오차의 주파수 특성은 고역에 편중된 특성을 갖게 되어, 저역 통과 특성을 갖는 PLL로서 스퓨리어스를 제거하기가 용이하게 되기 때문에, 루프 대역을 보다 넓게 할 수 있어, 고속 주파수 전환이 가능하게 된다. 그리고 분주기의 출력 신호인 기준 주파수 fref를 특히 높게 설정할 필요가 없어 종래예에서보다 낮은 위상 비교 주파수로 스퓨리어스를 충분히 저감할 수 있어, 저소비 전력, 저가격의 분수 분주 방식 주파수 합성기가 얻어진다.
[실시 형태 1]
이하, 본 발명의 일 실시형태를 설명한다. 제1도는 본 발명의 일 실시형태의 구성을 도시하는 블록도이고, 1은 수정 발진기, 2는 수정 발진기(1)의 출력을 분주하여 위상 비교기(3)에 기준 주파수 fref를 부여하는 고정 분주기, 4는 차지 펌프, 5는 루프 필터, 6은 전압 제어 발진기, 7은 분주수에 따라 전압 제어 발진기(4)의 출력의 분주를 행하는 가변 분주기이고, 이상의 구성은 제8도에 도시한 종래예와 동일하다. 또한 8은 분주수 발생 수단이다. 9는 위상 오차 보상 수단이고, 본 실시형태에서는 위상 오차 보상 수단(9)의 출력은 직접 위상 비교기(3)의 출력에 접속된다. 109는 분주수 발생 수단에 클럭을 부여하는 클럭 발생 수단이다.
본 실시형태의 분주수 발생수단(8)은 제2도에 도시하는 바와 같이, 가산기(11)와 래치(15)로 이루어지는 적분기(100)와, 가산기(12)와 래치(16)로 이루어지는 적분기(101)와, 가산기(13)와 래치(17)로 이루어지는 미분기(102)와, 가산기(14)와 래치(18)로 이루어지는 미분기(103), 및 적분기(100)와 미분기(102)의 출력을 분주수 N과 함께 가산하여 가변 분주기(7)에 출력하는 가산기(10)로 구성되어 있다. 제12도에 도시한 종래예와 차이점은 가산기(14)와 래치(18)로 이루어지는 미분기(103)를 새로 구비하고, 가산기(12)의 출력을 미분기(103)의 가산기(14)와 래치(18)의 입력에 접속하도록 되어 있다는 점이다.
다음에, 상기 분주수 발생 수단(8)의 동작을 설명한다.
적분기(100), 적분기(101), 미분기(102), 가산기(12)의 동작은 상기 종래예와 동일하고, 출력되는 분주수도 동일하다. 또한, 본 실시형태에서 사용되는 위상 비교기(3)는 전류 출력형 차지 펌프(4)를 구비하고, 그 전류원의 전류치 ID(A)로 한다. 이 분주수 발생 수단(8)에서 출력되는 위상 오차 θE는 제16도로부터
이다. 제16도에 도시한 Z 변환을 도시하는 도면으로부터 알 수 있는 바와 같이, Q2는 적분기(101)에 포함되는 가산기(12)의 출력의 음양을 반전시켜 2M으로 뺀 것으로 된다. 본 실시형태에서는 가산기(12)의 출력을 미분기(103)에서 미분한 것을 위상 오차 보상치 Eθ로서 사용하기 때문에 가산기(12)의 출력을 미분기(103)에 입력하고, 또한 미분기(103)의 출력을 위상 오차 보상 수단(9)에 입력하여 위상 오차의 보상을 행한다. 위상 오차 보상치 Eθ의 값은 실제의 위상 오차를 θE로 하면,
[수 1]
로 된다.
다음에 위상 오차 보상 수단(9)의 구성의 일예를 제3도에 기초하여 설명한다.
제3도에 본 실시형태의 위상 오차 보상 수단(9)의 구성예를 도시한다. 19의 비교기, 20의 비교기, 21의 비교기, 22의 비교기, 23의 OR회로, 24의 OR회로, 25의 AND 게이트, 26의 AND 게이트, 28의 전류원, 29의 전류원, 27의 인버터, 30의 가산기, 31의 가산기, 32의 가산기, 33의 가산기, 45의 플립플롭, 46의 플립플롭에 의해 구성된다. 본 실시형태에 있어서의 위상 비교기(3)는 하강 에지에서 위상 비교를 행하는 종류이고, 차지 펌프(4)는 전류 출력형이 사용되고 있다. 또한, 전류원(28)과 전류원(29)은 AND 게이트(25)와 AND 게이트(26)로부터 부여되는 제어 신호에 의해 동작 상태와 비동작 상태를 전환할 수 있다. 여기서, fout을 VCO(6)의 출력 신호의 주파수, fTCXO를 고정 분주기(2)에 입력되는 수정 발진기(1)의 출력 신호의 주파수로 하면, 전류원(28)과 전류원(29)의 전류치 IC는 식 9로부터 결정한다.
[수 2]
또한, 본 수단에 입력되는 신호 중 LOAD는 고정 분주기(2)에 있어서의 업 카운터(the up counter)가 리플 캐리(the ripple carry)를 분주기 출력으로 출력한 후, 다시 로드를 행하는 값이다. 카운터 내용은 고정 분주기(2)의 업 카운터가 카운트한 값이고, 카운터(19), 비교기(20), 비교기(21), 비교기(22)의 B단자에 부여된 A단자의 값과 비교를 행한다. 비교기(19)와 비교기(21)는 A단자의 카운터 내용이 B단자의 값보다 큰 경우에는 High 신호를 출력하고, 비교기(20)와 비교기(22)는 A단자의 카운터 내용이 b단자의 값보다 작은 경우에는 High 신호를 출력한다. B단자에는 가산기(30), 가산기(31), 가산기(32), 가산기(33)에 의해 만들어진 값이 입력되어, 비교기(19)의 B단자에는 가산기(30)로부터 출력되는 값 2n-1-Eθ, 비교기(20)에는 가산기(31)가 출력하는 값 LOAD+Eθ, 비교기(21)에는 가산기(32)가 출력하는 값 2n-1-Eθ, 비교기(22)에는 가산기(33)가 출력하는 값 LOAD-Eθ이 각각 부여된다. 여기서 Eθ는 분주수 발생 수단(8)으로부터 부여되는 위상 오차의 보상값이고, 2의 보수 표현으로 되어 있다. 또한, Eθ(MSB)는 Eθ의 최상위 비트를 나타낸다.
또한 제4도에 본 실시형태에 있어서의 고정 분주기(2)의 구성예를 도시한다. 110은 전통적인 n비트의 업 카운터이고, 리플 캐리를 출력할 때마다 미리 설정되어 있는 값 LOAD를 판독하여, 업 캐운터를 다시 개시하도록 구성되어 있고, 이 리플캐리를 출력으로 하고 있는 고정 분주기(2)의 분주수는 2n-LOAD로 된다. 111은 업 카운터의 리플 캐리를 리타이밍하여 1주기 지연시킴으로써 보상 신호와의 위상 일치를 행하는 플립플롭이다.
또한 제5도에 본 실시형태에 있어서의 분주수 발생 수단(8)의 클럭을 생성하는 클럭 발생 수단(109)의 구성예를 도시한다. 112는 선정된 값인 2n-9와 고정 분주기(2)에 포함되는 업 카운터(110)가 카운트한 값을 비교하여, 같은 경우만 High 신호를 출력하는 비교기, 113은 비교기(112)의 출력을 수정 발진기의 출력을 클럭으로 하여, 리타이밍을 행하는 플립플롭이다.
다음에, 제6도, 제7(a)도 내지 제7(o)도를 참조하여 본 실시형태의 동작에 대해 설명한다. 제6도에 있어서 (a),(c)는 각각 Eθ= 3과 Eθ= -2인 경우에 위상 비교기(3)가 출력하는 위상 오차에 의한 파형을 나타내고, (b),(d)는 그것을 보상하는 위상 오차 보상 수단(9)이 출력하는 위상 오차 보상 신호의 파형을 나타낸다.
또한 제7(a)도 내지 제7(o)도는 각 부분의 동작을 나타내는 파형도이다. 이하, 대표예로서 Eθ= 3인 경우에 대해 설명한다. 제7(a)도 내지 제7(o)도에 있어서, 제7(a)도는 클럭 발생 수단(109)에 포함되는 플립플롭(113)의 출력, 제7(b)도는 클럭 발생 수단(109)에 포함되는 비교기(119)의 출력, 제7(c)도는 위상 보상 수단(9)에 부여되는 위상 오차 보상값, 제7(d)도는 고정 분주기(2)에 포함되는 업 카운터의 카운터 내용, 제7(e)도는 고정 분주기(2)에 포함되는 업 카운터의 리플 캐리, 제7(f)도는 고정 분주기(2)에 포함되는 플립플롭(111)의 출력, 제7(g)도는 위상 오차 보상 수단(9)에 포함되는 비교기(19)의 출력, 제7(h)는 위상 오차 보상 수단(9)에 포함되는 비교기(20)의 출력, 제7(i)도는 위상 오차 보상 수단(9)에 포함되는 OR 회로(23)의 출력, 제7(j)도는 위상 오차 보상 수단(9)에 포함되는 OR 회로(24)의 출력, 제7(k)도는 위상 오차 보상 수단(9)에 포함되는 AND 게이트(25)의 출력, 제7(l)도는 위상 오차 보상 수단(9)에 포함되는 AND 게이트(26)의 출력, 제7(m)도는 위상 오차 보상 수단(9)에 포함되는 플립플롭(45)의 출력, 제7(n)도는 위상 오차 보상 수단(9)에 포함되는 플립플롭(46)의 출력, 제7(o)도는 Eθ의 MSB이다.
이하에서 업 카운터(110)의 카운터 내용에 따라서 설명한다. 업 카운터(110)의 카운터 내용이 2n-9로 된 때, 비교기(112)는 High를 출력한다. 업 카운터(110)의 카운터 내용이 2n-8인 때 플립플롭(113)이 비교기 출력의 리타이밍을 행하는 High를 출력하고, 이것을 클럭으로 하는 분주수 발생 수단(8)에서의 적분이 행해져, 새로운 위상 오차 보상값 Eθ= 3을 출력한다. 업 카운터(110)의 카운터 내용이 2n-3으로 된 때에 비교기(19)는 High를 출력하여 OR회로(23)의 출력은 High로 된다. Eθ는 2의 보수 표현이므로, Eθ= 3일 때에는 Eθ(MSB)는 Low이기 때문에, AND 게이트(25)는 OR 회로(23)의 출력을 그대로 출력한다. 업 카운터(110)의 카운터 내용이 2n-2인 때, 플립플롭(45)은 AND 게이트(25)의 출력을 리타이밍하여 출력하고, 전류원(28)을 동작 상태로 제어한다. 업 카운터(110)의 카운터 내용이 2n-1로 된 때, 업 카운터(110)는 리플 캐리를 출력하여 LOAD의 판독을 행한다. 업 카운터(110)의 카운터 내용이 LOAD인 때 플립플롭(111)은 업 카운터(110)의 리플 캐리아웃을 리타이밍하여 출력하고, 이것을 고정 분주기(2)의 출력 신호로 한다. 업 카운터(110)의 카운터 내용이 LOAD로 된 때 비교기(19)의 출력은 Low로 되지만, 비교기(20)의 출력은 High로 되기 때문에 OR 회로(23)의 출력은 High 그대로이다. 카운터 내용이 LOAD+3으로 된 때, 비교기(20)는 Low를 출력하고, OR 게이트의 출력은 Low로 되어, AND 게이트의 출력은 Low로 되고, 업 카운터(110)의 카운터 내용이 LOAD+4인 때 플립플롭(45)에서 AND 게이트(25)의 출력을 리타이밍하여, 전류원(28)을 비동작 상태로 제어한다. 이상과 같이 동작함으로써 펄스폭이 수정 발진기(1)의 6주기분으로 되어 전류원(28)이 흐르는 전류의 시간 적분의 값은 다음 식 10
[수 3]
으로 되고, 이때 가변 분주기(7)로부터 발생하는 fout의 위상 오차 Eθ는
[수 4]
로 된다. 이 위상 오차 Eθ에 의해 위상 비교기(3)에서 발생하는 파형은 제4도의 (a)의 파형이고, 이 파형의 전류의 적분치는 다음 식 12로 표현된다.
[수 5]
이 값은 식 10에서 표현되는 위상 오차 보상 수단(9)이 출력하는 전류의 적분값과 같게 된다. 또 위상 오차에 의해 발생하는 펄스는 고정 분주기(2)의 출력의 하강 부근에서 발생하기 때문에, 업 카운터(110)의 출력을 플립플롭(111)에서 리타이밍함으로써, 위상 오차 보상 신호와 위상 오차에 의해 발생하는 펄스의 위상이 동기화 될 수 있다. 이상과 같이 위상 오차 보상 수단(9)은 위상 오차 θE에 의해 위상 비교기(3)로부터 발생하는 전류의 보상을 행한다.
[실시형태 2]
이상의 실시형태에 있어서는 적분기가 2단의 종속 접속이었지만, 제8도는 종속 접속하는 적분기를 더 증가하여, 그 단수를 n으로 한 경우의 실시형태를 나타낸다. 이 경우, 분주수의 소수점 이하부 λ′는
로 되고, 위상 오차 θE는
로 된다. Qn은 최종단인 n단째의 적분기(106)에 포함되는 가산기(104)의 출력이고, 이 출력을 미분기(107)에서 (n-1)계 미분하여, 위상 오차 보상 수단(9)에 입력함으로써 위상 오차의 보상을 행한다.
즉, 분주수 발생 수단은 적분기 및 미분기와 1개의 가산기에 의해 구성되고, 각 적분기는 n단까지 종속으로 접속되어 있고, i단째의 적분기의 캐리 아웃 신호는 (i-1)계 미분을 행한다. 각 미분기 출력은 모두 가산기에 입력되고, 분주수의 정수 부분과의 총합을 취하고 가변 분주기의 분주수로서 입력되며, 추가로 n단째의 적분기의 적분 결과를 (n-1)계 미분함으로써 위상 오차 보상값을 취출하고, 위상 오차 보상 수단에 입력된다.
본 실시형태에 따르면, 다단의 적분기의 출력을 미분하여 위상 오차 보상값을 얻으므로, 보다 양호하게 스퓨리어스의 억제를 실현할 수 있다.
[실시형태 3]
이상과 같은 보상을 행하여도 또 스퓨리어스의 억제가 불충분한 경우에, 루프 필터(5)를 제9도에 도시하는 것과 같은 주파수 진폭 특성을 갖는 필터로 하는 것이 유효하다. 이 필터는 래그-리드 필터(a lag - lead filter)와 극히 완만한 특성을 갖는 주파수 트랩으로 구성되며, 주파수 합성기 출력 신호에서 스퓨리어스가 발생한 때 특히 문제가 되는 디튜닝 주파수(detuning frequency)와 같은 주파수로 주파수 트랩을 설정함으로써, 스퓨리어스의 억제를 보다 충분히 행할 수 있다.
[실시형태 4]
실시형태 1에 있어서의 위상 오차 보상 수단(9)에 포함되는 전류원(28)과 전류원(29)이 출력하는 전류량을 제어 신호가 High인 때 IB+IC, Low 인때 IB로 되도록 구성한다.
제10(a)도 내지 제10(d)도에 본 실시형태를 실시하여, 위상 오차 보상 수단(9)에 Eθ= 3이 입력된 경우의 동작을 설명한다. 여기서 제10(a)도는 제어 신호로 되는 플립플롭(45)의 출력이고, 제10(b)도는 전류원(28)의 시간 파형이고, 제10(c)도는 전류원(29)의 출력의 시간 파형이고, 제10(d)도는 위상 오차 보상 수단(9)의 출력의 시간 파형을 나타낸다.
제10(a)도 내지 제10(d)도로부터 알 수 있듯이, 위상 오차 보상 수단(9)이 출력하는 전류는 전류원(28)의 출력으로부터 전류원(29)의 출력을 뺀 것으로 되므로, 위상 오차 보상 수단(9)이 출력하는 신호인 제10(d)도의 전류값은 실시형태 1과 같게 되어, 위상 오차 θE에 의해 위상 비교기(3)로부터 발생하는 전류의 보상을 행할 수 있다.
[발명의 효과]
본 발명의 주파수 합성기에 따르면, 종래와 같이 극히 높은 위상 비교 주파수를 사용하지 않고 비교적 낮은 위상 비교 주파수를 사용하는 경우에도 스퓨리어스 성능을 현저히 향상시키고 또한 주파수 전환의 고속화를 행할 수 있다. 또한, 위상 오차의 보상을 D/A 변환기 등의 복잡한 아날로그 회로를 사용하지 않고 행할 수 있기 때문에 저렴하고 저소비 전력의 고속 전환 주파수 합성기를 실현할 수 있다.

Claims (3)

  1. 전압 제어 발진기의 출력을 분주하는 가변 분주기와, 이 가변 분주기에 정수의 분주수를 부여하여 제어하는 분주수 발생수단과, 기준 주파수와 가변 분주기의 출력의 위상차를 검출하는 위상 비교기와, 이 위상 비교기로부터 출력되는 위상차 신호를 평활화하는 루프 필터를 구비하고, 상기 루프 필터의 출력으로 전압 제어 발진기를 제어하는 주파수 합성기에 있어서, 상기 분주수 발생 수단은 제1소정치를 적분하는 종속 접속된 n단(n=1,2,3...)의 적분기와, 2단째 이후의 각 적분기의 캐리 아웃 신호를 각각 미분하는 n-1개의 미분기와, 1단째의 적분기의 출력, 각 미분기의 출력 및 제2소정치를 가산하여 분주수를 생성하는 가산기와, 최종단의 적분기의 출력을 미분하여 위상 오차 보상치를 생성하는 보상용 미분기를 포함하고, 상기 주파수 합성기는 상기 분주수 발생 수단으로부터의 위상 오차 보상치에 기초하여 상기 위상차 신호를 보정하는 위상 오차 보상 수단을 더 포함하는 것을 특징으로 하는 주파수 합성기.
  2. 제1항에 있어서, 상기 각 미분기는 1단째의 적분기로부터의 캐리 아웃 신호의 (i-1)계 미분을 행하고, 상기 보상용 미분기는 n 단째의 적분기의 출력의 (n-1)계 미분을 행하는 것을 특징으로 하는 주파수 합성기.
  3. 제1항에 있어서, 상기 위상 오차 보상 수단은 상기 위상 비교기의 출력에 접속된 전류원 또는 전압원과, 상기 위상 오차 보상치에 기초하여, 이 전류원 또는 전압원의 동작/비동작을 제어하는 제어 회로를 구비하고, 펄스폭이 위상 오차 보상치에 비례하는 펄스 신호를 상기 위상차 신호에 합성하는 것을 특징으로 하는 주파수 합성기.
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