JPH09321622A - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
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- JPH09321622A JPH09321622A JP8133520A JP13352096A JPH09321622A JP H09321622 A JPH09321622 A JP H09321622A JP 8133520 A JP8133520 A JP 8133520A JP 13352096 A JP13352096 A JP 13352096A JP H09321622 A JPH09321622 A JP H09321622A
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- frequency division
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 基準分周器の分周数を制御し位相誤差を補償
する分数分周方式を実現する。 【解決手段】 位相比較器３とチャージポンプ４とルー
プフィルタ５経由で、発振周波数ｆTCXOの水晶発振器１
出力パルスに対し基準分周数Ｎref に従い分周する基準
分周器２からの位相シフト出力パルスと可変周波数ｆv
の可変分周器７出力パルスとの比較による位相差幅の矩
形波状出力の変換電圧値に従い電圧制御をし発生する出
力周波数ｆout のＶＣＯ６出力パルスに対し、当該分数
分周数Ｎ´に従い等価的に分数分周をし発生するｆv の
可変分周器７出力パルス回数による切り替え動作による
平均の分周数として等価的に生成するＮ´と各分周時ご
とに発生する位相誤差量を示す位相誤差データＥθとを
分周数切替回路８で出力する。当該Ｅθに従い位相誤差
補償手段９でｆref の出力パルス位相をシフトさせるＮ
ref を発生する。
する分数分周方式を実現する。 【解決手段】 位相比較器３とチャージポンプ４とルー
プフィルタ５経由で、発振周波数ｆTCXOの水晶発振器１
出力パルスに対し基準分周数Ｎref に従い分周する基準
分周器２からの位相シフト出力パルスと可変周波数ｆv
の可変分周器７出力パルスとの比較による位相差幅の矩
形波状出力の変換電圧値に従い電圧制御をし発生する出
力周波数ｆout のＶＣＯ６出力パルスに対し、当該分数
分周数Ｎ´に従い等価的に分数分周をし発生するｆv の
可変分周器７出力パルス回数による切り替え動作による
平均の分周数として等価的に生成するＮ´と各分周時ご
とに発生する位相誤差量を示す位相誤差データＥθとを
分周数切替回路８で出力する。当該Ｅθに従い位相誤差
補償手段９でｆref の出力パルス位相をシフトさせるＮ
ref を発生する。
Description
【０００１】
【発明の属する技術分野】この発明はパーソナルディジ
タルセルラー（ＰＤＣ）移動通信機等に適用する分数分
周方式において環境温度変化等の影響を受けないで正確
に位相誤差を補償し周波数切替時間の高速化を図る周波
数シンセサイザに関する。
タルセルラー（ＰＤＣ）移動通信機等に適用する分数分
周方式において環境温度変化等の影響を受けないで正確
に位相誤差を補償し周波数切替時間の高速化を図る周波
数シンセサイザに関する。
【０００２】
【従来の技術】たとえば文献（平田ほか：パルス幅制御
位相誤差補償方式を用いた分数分周方式高速切替シンセ
サイザ、信学技報、ＰＣＳ９５−１１９、ｐｐ．５１−
５６、１９９６）に示す従来の周波数シンセサイザは図
８のように、水晶発振器１と基準分周器２ａは、発振周
波数ｆTCXOの出力パルスに対し所定分周数Ｎｃに従い分
周する基準周波数ｆref の出力パルスを発生する。位相
比較器３とチャージポンプ４は、ｆref の基準分周器２
ａ出力パルスに対し可変周波数ｆv の可変分周器７出力
パルスとの位相比較をし、当該位相差幅の矩形波状出力
に変換する。ループフィルタ５ａは、位相誤差補償信号
回路１０からの位相誤差補償信号との加算を施すチャー
ジポンプ４出力を電圧値に変換する。電圧制御発振器
（ＶＣＯ）６は、ループフィルタ５ａの変換電圧値出力
に従い電圧制御をし出力周波数ｆoutの出力を発生す
る。可変分周器７は、分周数切替回路８ａからの分数分
周数Ｎ´に従いｆout のＶＣＯ６出力に対し等価的に分
数分周をし可変周波数ｆv の出力パルスを発生する。分
周数切替回路８ａは、分周数のインクリメントステップ
を１／Ｍ（Ｍは整数でｆref ／周波数間隔を表す）とす
ると、クロック発生回路１１クロック出力パルス回数に
よる切り替え動作（Ｍ回のうちｍ（整数）回と（Ｍ−
ｍ）回は、当該分周数を（Ｎ＋１）とＮとに切り替える
動作）をすることにより、平均の分周数として等価的に
分数分周数Ｎ´＝Ｎ＋ｍ／Ｍを生成し出力すると共に、
Ｎと（Ｎ＋１）各分周時ごとに発生する位相誤差量を示
す位相誤差データＥθ（ｎ）を出力する。位相誤差補償
信号発生回路１０は、分周数切替回路８ａのＥθ（ｎ）
出力に従い当該矩形波状パルス幅を制御する位相誤差補
償信号を発生する。クロック発生回路１１は、基準分周
器２ａの監視する適当なカウントアドレスＡｃ発生の都
度クロックパルスを発生する。
位相誤差補償方式を用いた分数分周方式高速切替シンセ
サイザ、信学技報、ＰＣＳ９５−１１９、ｐｐ．５１−
５６、１９９６）に示す従来の周波数シンセサイザは図
８のように、水晶発振器１と基準分周器２ａは、発振周
波数ｆTCXOの出力パルスに対し所定分周数Ｎｃに従い分
周する基準周波数ｆref の出力パルスを発生する。位相
比較器３とチャージポンプ４は、ｆref の基準分周器２
ａ出力パルスに対し可変周波数ｆv の可変分周器７出力
パルスとの位相比較をし、当該位相差幅の矩形波状出力
に変換する。ループフィルタ５ａは、位相誤差補償信号
回路１０からの位相誤差補償信号との加算を施すチャー
ジポンプ４出力を電圧値に変換する。電圧制御発振器
（ＶＣＯ）６は、ループフィルタ５ａの変換電圧値出力
に従い電圧制御をし出力周波数ｆoutの出力を発生す
る。可変分周器７は、分周数切替回路８ａからの分数分
周数Ｎ´に従いｆout のＶＣＯ６出力に対し等価的に分
数分周をし可変周波数ｆv の出力パルスを発生する。分
周数切替回路８ａは、分周数のインクリメントステップ
を１／Ｍ（Ｍは整数でｆref ／周波数間隔を表す）とす
ると、クロック発生回路１１クロック出力パルス回数に
よる切り替え動作（Ｍ回のうちｍ（整数）回と（Ｍ−
ｍ）回は、当該分周数を（Ｎ＋１）とＮとに切り替える
動作）をすることにより、平均の分周数として等価的に
分数分周数Ｎ´＝Ｎ＋ｍ／Ｍを生成し出力すると共に、
Ｎと（Ｎ＋１）各分周時ごとに発生する位相誤差量を示
す位相誤差データＥθ（ｎ）を出力する。位相誤差補償
信号発生回路１０は、分周数切替回路８ａのＥθ（ｎ）
出力に従い当該矩形波状パルス幅を制御する位相誤差補
償信号を発生する。クロック発生回路１１は、基準分周
器２ａの監視する適当なカウントアドレスＡｃ発生の都
度クロックパルスを発生する。
【０００３】上記従来の周波数シンセサイザは、スプリ
アス発生周波数帯域における位相誤差によるパルスと同
じ電力をもつように単位矩形波によるパルス幅の制御処
理をすることにより当該位相誤差を補償する分数分周方
式（パルス幅制御位相誤差補償分数分周方式）を採る。
アス発生周波数帯域における位相誤差によるパルスと同
じ電力をもつように単位矩形波によるパルス幅の制御処
理をすることにより当該位相誤差を補償する分数分周方
式（パルス幅制御位相誤差補償分数分周方式）を採る。
【０００４】分周数切替回路８ａは図９のように、分周
数のインクリメントステップを１／Ｍと仮定すると、加
算器２００のキャリーアウトを起す値と入力値をＭとｍ
とする加算器２００とレジスタ２０１で積分器２０２を
構成する加算器２００は、クロック発生回路１１クロッ
ク出力パルスで動作するレジスタ２０１の出力を加算し
Ｍに達すると、オーバーフローが起こりキャリーアウト
信号ＣＯを出力する。つぎにこれを１として加算器２０
３でＮ（整数）と加算し分数分周数Ｎ´として可変分周
器７に出力する。これにより当該分数分周数Ｎ´はクロ
ック出力パルスＭ／ｍ個のうち（Ｍ／ｍ−１）回はＮ、
残りの１回は（Ｎ＋１）となり、平均として（Ｎ＋ｍ／
Ｍ）となり等価的に分数分周数を得る。たとえばＭ＝
４、ｍ＝１の場合図１０のように、加算器２００は、当
該クロック出力パルスごとに加算結果が１ずつ増加し４
に達するとキャリーアウト信号ＣＯが出力し加算結果が
零となる。加算器２０３は、当該クロック出力パルス４
個のうち１回だけ１を加算し、平均の分周数Ｎ´＝Ｎ＋
１／４となる。図１０（ｅ）に示す発生位相誤差Ｑ
（ｎ）は加算器２００出力の正負を反転したものになり
加算器２００の出力する加算結果を位相誤差データＥθ
（ｎ）とする。図１１のように、４回に１回の（Ｎ＋
１）分周数切替えのため、ｆref の基準分周器２ａ出力
パルスとｆout の可変分周器７出力パルスとの間には、
ｆout ＝（Ｎ＋１／４）ｆref からＮと（Ｎ＋１）各分
周時ごとに＋ｆout ／４と−３ｆout ／４の各位相誤差
を発生する。これを時間積分したものがＱ（ｎ）に相当
する。当該位相誤差によりチャージポンプ４では振幅Ｉ
ｃ、幅Ｑ（ｎ）、周期Ｍ／ｆref の矩形状出力パルス電
流値を発生する。
数のインクリメントステップを１／Ｍと仮定すると、加
算器２００のキャリーアウトを起す値と入力値をＭとｍ
とする加算器２００とレジスタ２０１で積分器２０２を
構成する加算器２００は、クロック発生回路１１クロッ
ク出力パルスで動作するレジスタ２０１の出力を加算し
Ｍに達すると、オーバーフローが起こりキャリーアウト
信号ＣＯを出力する。つぎにこれを１として加算器２０
３でＮ（整数）と加算し分数分周数Ｎ´として可変分周
器７に出力する。これにより当該分数分周数Ｎ´はクロ
ック出力パルスＭ／ｍ個のうち（Ｍ／ｍ−１）回はＮ、
残りの１回は（Ｎ＋１）となり、平均として（Ｎ＋ｍ／
Ｍ）となり等価的に分数分周数を得る。たとえばＭ＝
４、ｍ＝１の場合図１０のように、加算器２００は、当
該クロック出力パルスごとに加算結果が１ずつ増加し４
に達するとキャリーアウト信号ＣＯが出力し加算結果が
零となる。加算器２０３は、当該クロック出力パルス４
個のうち１回だけ１を加算し、平均の分周数Ｎ´＝Ｎ＋
１／４となる。図１０（ｅ）に示す発生位相誤差Ｑ
（ｎ）は加算器２００出力の正負を反転したものになり
加算器２００の出力する加算結果を位相誤差データＥθ
（ｎ）とする。図１１のように、４回に１回の（Ｎ＋
１）分周数切替えのため、ｆref の基準分周器２ａ出力
パルスとｆout の可変分周器７出力パルスとの間には、
ｆout ＝（Ｎ＋１／４）ｆref からＮと（Ｎ＋１）各分
周時ごとに＋ｆout ／４と−３ｆout ／４の各位相誤差
を発生する。これを時間積分したものがＱ（ｎ）に相当
する。当該位相誤差によりチャージポンプ４では振幅Ｉ
ｃ、幅Ｑ（ｎ）、周期Ｍ／ｆref の矩形状出力パルス電
流値を発生する。
【０００５】分周数切替回路８は図１２のように、加算
器３００と３０３とワンクロックディレイ３０１と減算
器３０２と計算器３０４とにより表わされるＺ変換等価
回路を示す。加算器２０３に入力するキャリーアウト信
号ＣＯが表現する値ｉのＺ変換は次のようになる。 ｉ＝（ｍ＋Ｑ1 （ｎ）（１−Ｚ-1））／Ｍ Ｑ1 （ｎ）＝Ｅ1 θ（ｎ）／（Ｍ・ｆout ） ここで（Ｑ1 （ｎ）（１−Ｚ-1））／Ｍが分周数の誤差
に相当し、これの時間積分Ｑ1 ／Ｍが位相誤差になる。
またＱ1 （ｎ）は加算器２００の出力の正負を反転した
ものになる。これから加算器２００の出力する加算結果
を位相誤差データＥθ（ｎ）とする場合、実際の位相誤
差Ｑ（ｎ）＝Ｅθ（ｎ）／（Ｍ・ｆout）の関係をも
つ。なお図１３で位相誤差のキャンセルについて説明す
る。（ａ）が（ｂ）の矩形波をキャンセルするための位
相誤差補償信号、（ｂ）が位相誤差による矩形波、
（ｃ）が位相誤差データＥθ（ｎ）である。上記のよう
に発生する位相誤差Ｑ1（ｎ）をキャンセルするために
従来技術では位相誤差補償手段１０を設け、（ａ）のよ
うな波形の位相誤差補償信号をループフィルタ５ａにお
いて加える。位相誤差補償信号は一定の幅と振幅を持つ
矩形波を単位とする単位矩形波をもっており、この単位
矩形波の電力は位相誤差が１／（４ｆout ）時の位相誤
差による矩形波と同じ電力をもつように設定される。こ
の単位矩形波を位相誤差データＥθ（ｎ）と同じ数だけ
時間軸に沿って並べてパルス幅を変化させる。このよう
に動作させることにより位相誤差による矩形波と位相誤
差補償信号の電力が等しくなるように出力され、スプリ
アス周波数付近の帯域においては十分に打ち消しあうよ
うになる。これによりスプリアスの発生する周波数帯域
では十分な位相誤差のキャンセルが可能となり、位相誤
差により発生するスプリアスを抑圧するようにしてい
る。
器３００と３０３とワンクロックディレイ３０１と減算
器３０２と計算器３０４とにより表わされるＺ変換等価
回路を示す。加算器２０３に入力するキャリーアウト信
号ＣＯが表現する値ｉのＺ変換は次のようになる。 ｉ＝（ｍ＋Ｑ1 （ｎ）（１−Ｚ-1））／Ｍ Ｑ1 （ｎ）＝Ｅ1 θ（ｎ）／（Ｍ・ｆout ） ここで（Ｑ1 （ｎ）（１−Ｚ-1））／Ｍが分周数の誤差
に相当し、これの時間積分Ｑ1 ／Ｍが位相誤差になる。
またＱ1 （ｎ）は加算器２００の出力の正負を反転した
ものになる。これから加算器２００の出力する加算結果
を位相誤差データＥθ（ｎ）とする場合、実際の位相誤
差Ｑ（ｎ）＝Ｅθ（ｎ）／（Ｍ・ｆout）の関係をも
つ。なお図１３で位相誤差のキャンセルについて説明す
る。（ａ）が（ｂ）の矩形波をキャンセルするための位
相誤差補償信号、（ｂ）が位相誤差による矩形波、
（ｃ）が位相誤差データＥθ（ｎ）である。上記のよう
に発生する位相誤差Ｑ1（ｎ）をキャンセルするために
従来技術では位相誤差補償手段１０を設け、（ａ）のよ
うな波形の位相誤差補償信号をループフィルタ５ａにお
いて加える。位相誤差補償信号は一定の幅と振幅を持つ
矩形波を単位とする単位矩形波をもっており、この単位
矩形波の電力は位相誤差が１／（４ｆout ）時の位相誤
差による矩形波と同じ電力をもつように設定される。こ
の単位矩形波を位相誤差データＥθ（ｎ）と同じ数だけ
時間軸に沿って並べてパルス幅を変化させる。このよう
に動作させることにより位相誤差による矩形波と位相誤
差補償信号の電力が等しくなるように出力され、スプリ
アス周波数付近の帯域においては十分に打ち消しあうよ
うになる。これによりスプリアスの発生する周波数帯域
では十分な位相誤差のキャンセルが可能となり、位相誤
差により発生するスプリアスを抑圧するようにしてい
る。
【０００６】
【発明が解決しようとする課題】上記のような従来の周
波数シンセサイザでは、スプリアス発生周波数帯域にお
ける位相誤差によるパルスと同じ電力をもつように単位
矩形波によるパルス幅を制御する位相誤差補償信号によ
り当該位相誤差を補償する分数分周方式を採るから、環
境温度変化等により位相誤差によるパルス振幅や位相補
償信号の単位矩形波振幅が変化すると、位相誤差による
パルスと位相誤差補償信号双方の電力が同じでなくな
り、正確に位相誤差を補償できなくなる問題点があっ
た。
波数シンセサイザでは、スプリアス発生周波数帯域にお
ける位相誤差によるパルスと同じ電力をもつように単位
矩形波によるパルス幅を制御する位相誤差補償信号によ
り当該位相誤差を補償する分数分周方式を採るから、環
境温度変化等により位相誤差によるパルス振幅や位相補
償信号の単位矩形波振幅が変化すると、位相誤差による
パルスと位相誤差補償信号双方の電力が同じでなくな
り、正確に位相誤差を補償できなくなる問題点があっ
た。
【０００７】この発明が解決しようとする課題は、周波
数シンセサイザで上記難点を解消するように、環境温度
変化等の影響を受けないディジタル信号処理で基準分周
器の分周数を制御し当該基準周波数出力の位相をシフト
させることによりスプリアスを発生させる位相誤差を補
償する分数分周方式（基準分周数制御位相誤差補償分数
分周方式）を提供することにある。
数シンセサイザで上記難点を解消するように、環境温度
変化等の影響を受けないディジタル信号処理で基準分周
器の分周数を制御し当該基準周波数出力の位相をシフト
させることによりスプリアスを発生させる位相誤差を補
償する分数分周方式（基準分周数制御位相誤差補償分数
分周方式）を提供することにある。
【０００８】
【課題を解決するための手段】この発明の周波数シンセ
サイザは、上記課題を解決するためつぎの手段を設け、
基準分周数制御位相誤差補償分数分周方式を採ることを
特徴とする。
サイザは、上記課題を解決するためつぎの手段を設け、
基準分周数制御位相誤差補償分数分周方式を採ることを
特徴とする。
【０００９】基準分周器は、水晶発振器出力パルスに対
し、位相誤差補償手段からの基準分周数に従い分周する
基準周波数ｆref の位相シフト出力パルスを発生する。
し、位相誤差補償手段からの基準分周数に従い分周する
基準周波数ｆref の位相シフト出力パルスを発生する。
【００１０】電圧制御発振器は、基準分周器出力パルス
に対し位相比較器で可変周波数ｆvの可変分周器出力パ
ルスとの位相比較をし、当該位相誤差幅の矩形波状チャ
ージポンプ出力をループフィルタで変換する電圧値に従
い電圧制御をし、出力周波数ｆout の出力を発生する。
に対し位相比較器で可変周波数ｆvの可変分周器出力パ
ルスとの位相比較をし、当該位相誤差幅の矩形波状チャ
ージポンプ出力をループフィルタで変換する電圧値に従
い電圧制御をし、出力周波数ｆout の出力を発生する。
【００１１】可変分周器は、電圧制御発振器の出力に対
し、分周数切替回路からの分数分周数に従い等価的に分
数分周をし、ｆv の出力パルスを発生する。
し、分周数切替回路からの分数分周数に従い等価的に分
数分周をし、ｆv の出力パルスを発生する。
【００１２】分周数切替回路は、可変分周器出力パルス
回数による切り替え動作（Ｍ回のうちｍ（整数）回と
（Ｍ−ｍ）回は、当該分周数を（Ｎ＋１）とＮとに切り
替える動作）で平均の分周数として等価的に生成する分
数分周数と、各分周時ごとに発生する位相誤差量を示す
位相誤差データとを出力する。
回数による切り替え動作（Ｍ回のうちｍ（整数）回と
（Ｍ−ｍ）回は、当該分周数を（Ｎ＋１）とＮとに切り
替える動作）で平均の分周数として等価的に生成する分
数分周数と、各分周時ごとに発生する位相誤差量を示す
位相誤差データとを出力する。
【００１３】位相誤差補償手段は、分周数切替回路から
の位相誤差データに従い、ｆref の出力パルス位相をシ
フトさせる基準分周数を発生する。またはノイズシェー
ピング手段を別途設け、分周数切替回路からの位相誤差
データに対し、高次のノイズシェーピングを施す。また
は微分することにより高次のノイズシェーピングを施
す。またはノイズシェーピング手段で予め設定する値で
キャリーアウトを起こす可変キャリーアウト付き加算器
を用いる。または可変キャリーアウト付き加算器で複数
の入力を加算する加算器と、当該加算結果と予め設定す
るキャリーアウトを起こす値との比較によりデータゲー
トを制御するコンパレータと、当該データ出力を加算器
出力から減算する減算器とを設け、予め設定する値でキ
ャリーアウトを起こす。
の位相誤差データに従い、ｆref の出力パルス位相をシ
フトさせる基準分周数を発生する。またはノイズシェー
ピング手段を別途設け、分周数切替回路からの位相誤差
データに対し、高次のノイズシェーピングを施す。また
は微分することにより高次のノイズシェーピングを施
す。またはノイズシェーピング手段で予め設定する値で
キャリーアウトを起こす可変キャリーアウト付き加算器
を用いる。または可変キャリーアウト付き加算器で複数
の入力を加算する加算器と、当該加算結果と予め設定す
るキャリーアウトを起こす値との比較によりデータゲー
トを制御するコンパレータと、当該データ出力を加算器
出力から減算する減算器とを設け、予め設定する値でキ
ャリーアウトを起こす。
【００１４】
【発明の実施の形態】この発明の実施の一形態を示す周
波数シンセサイザは図１のように、水晶発振器１と位相
比較器３とチャージポンプ４と電圧制御発振器（ＶＣ
Ｏ）６と可変分周器７は、上記従来例の図８に対応す
る。基準分周器２は、上記図８に示す基準分周器２ａの
所定分周数Ｎｃに代えて位相誤差補償手段９からの基準
分周数Ｎre f に従い分周する基準周波数ｆref の位相シ
フト出力パルスを発生する。ループフィルタ５は、上記
図８に示すループフィルタ５ａの位相誤差補償信号との
加算を不要とし、チャージポンプ４出力を電圧値に変換
し電圧制御発振器６に出力する。分周数切替回路８は、
クロック発生回路１１出力クロックパルスに代えて可変
分周器７出力パルスを用いるほかは上記図８に示す分周
数切替回路８ａと同じに動作する。位相誤差補償手段９
は、分周数切替回路８の位相誤差データＥθ（ｎ）出力
に従い基準周波数出力パルスの位相をシフトさせる基準
分周数Ｎref を発生する。デジタル信号処理だけで位相
誤差を補償でき、環境温度変化等の影響を受けない。
波数シンセサイザは図１のように、水晶発振器１と位相
比較器３とチャージポンプ４と電圧制御発振器（ＶＣ
Ｏ）６と可変分周器７は、上記従来例の図８に対応す
る。基準分周器２は、上記図８に示す基準分周器２ａの
所定分周数Ｎｃに代えて位相誤差補償手段９からの基準
分周数Ｎre f に従い分周する基準周波数ｆref の位相シ
フト出力パルスを発生する。ループフィルタ５は、上記
図８に示すループフィルタ５ａの位相誤差補償信号との
加算を不要とし、チャージポンプ４出力を電圧値に変換
し電圧制御発振器６に出力する。分周数切替回路８は、
クロック発生回路１１出力クロックパルスに代えて可変
分周器７出力パルスを用いるほかは上記図８に示す分周
数切替回路８ａと同じに動作する。位相誤差補償手段９
は、分周数切替回路８の位相誤差データＥθ（ｎ）出力
に従い基準周波数出力パルスの位相をシフトさせる基準
分周数Ｎref を発生する。デジタル信号処理だけで位相
誤差を補償でき、環境温度変化等の影響を受けない。
【００１５】上記実施の形態の周波数シンセサイザは、
環境温度変化等の影響を受けないデジタル信号処理で基
準分周器の分周数を制御し当該基準周波数出力パルスの
位相をシフトさせることによりスプリアス発生周波数帯
域における位相誤差を補償する分数分周方式（基準分周
数制御位相誤差補償分数分周方式）を採る。
環境温度変化等の影響を受けないデジタル信号処理で基
準分周器の分周数を制御し当該基準周波数出力パルスの
位相をシフトさせることによりスプリアス発生周波数帯
域における位相誤差を補償する分数分周方式（基準分周
数制御位相誤差補償分数分周方式）を採る。
【００１６】位相誤差補償手段９は図２のように、まず
微分器１１０を構成する減算器１１２で分周数切替回路
８からの位相誤差データＥθ（ｎ）と、微分器１１０を
構成する、可変分周器７出力パルスで動作するレジスタ
１１３の出力Ｅθ（ｎ−１）とを減算する。つぎに当該
減算結果を減算器１１１で基準分周器所定分周数Ｎｃと
減算し、次式の基準分周数Ｎref （ｎ）を基準分周器２
に出力する。 Ｎref （ｎ）＝Ｎｃ−（Ｅθ（ｎ）−Ｅθ（ｎ−１）） たとえばＭ＝４、ｍ＝１の場合図３のように、上記従来
例の図８に示す所定分周数Ｎｃの基準器分周器２ａ出力
パルス列周期は一定のため、分数分周数Ｎ´＝Ｎ＋１／
４の可変分周器７出力パルスとの間に位相誤差を発生す
るが、分周数切替回路８からの位相誤差データＥθ
（ｎ）に従い変える基準分周数Ｎref （ｎ）の基準器分
周器２出力パルスの位相をシフトすることにより、当該
位相誤差を補償する。図４のようにｆTCXO＝４・ｆ
out 、Ｅθ（ｎ）＝１でＥθ（ｎ−１）＝０と仮定する
と、基準分周器２出力パルス１と２の間隔Ｔ1-2 ＝（Ｎ
ｃ−１）／ｆTCXO＝Ｎｃ／ｆTCXO−１／（４・ｆout ）
であるから、位相誤差Ｑ（ｎ）は、（ｎ−１）のとき
０、ｎのとき１／（４・ｆout ）となり、基準周波数ｆ
ref 出力パルスの位相は可変分周器７出力パルスの位相
と一致し位相誤差を補償する。
微分器１１０を構成する減算器１１２で分周数切替回路
８からの位相誤差データＥθ（ｎ）と、微分器１１０を
構成する、可変分周器７出力パルスで動作するレジスタ
１１３の出力Ｅθ（ｎ−１）とを減算する。つぎに当該
減算結果を減算器１１１で基準分周器所定分周数Ｎｃと
減算し、次式の基準分周数Ｎref （ｎ）を基準分周器２
に出力する。 Ｎref （ｎ）＝Ｎｃ−（Ｅθ（ｎ）−Ｅθ（ｎ−１）） たとえばＭ＝４、ｍ＝１の場合図３のように、上記従来
例の図８に示す所定分周数Ｎｃの基準器分周器２ａ出力
パルス列周期は一定のため、分数分周数Ｎ´＝Ｎ＋１／
４の可変分周器７出力パルスとの間に位相誤差を発生す
るが、分周数切替回路８からの位相誤差データＥθ
（ｎ）に従い変える基準分周数Ｎref （ｎ）の基準器分
周器２出力パルスの位相をシフトすることにより、当該
位相誤差を補償する。図４のようにｆTCXO＝４・ｆ
out 、Ｅθ（ｎ）＝１でＥθ（ｎ−１）＝０と仮定する
と、基準分周器２出力パルス１と２の間隔Ｔ1-2 ＝（Ｎ
ｃ−１）／ｆTCXO＝Ｎｃ／ｆTCXO−１／（４・ｆout ）
であるから、位相誤差Ｑ（ｎ）は、（ｎ−１）のとき
０、ｎのとき１／（４・ｆout ）となり、基準周波数ｆ
ref 出力パルスの位相は可変分周器７出力パルスの位相
と一致し位相誤差を補償する。
【００１７】なお上記図１に示す発明の実施の形態で位
相誤差補償手段９は図５のように、分周数切替回路８か
らの位相誤差データＥθ（ｎ）に対し、微分器１１０入
力前に２次のノイズシェーピング（雑音整形）を施すシ
ェーピング手段１０７を別途設け、位相誤差補償手段９
ａとして構成してもよい。基準分周数Ｎref （ｎ）に含
まれる位相誤差成分に対し３階微分を施すことになり、
補償すべき位相誤差によるパルスの電力が高い周波数に
シェーピングするから、低域通過特性をもつフェーズド
・ロック・ループ（ＰＬＬ）により当該位相誤差を取り
除くのが容易で純度の高いシンセサイザ出力が得られ
る。ノイズシェーピング手段１０７は図５のように、ま
ず値Ｃになると起こすキャリーアウト付き加算器１００
で分周数切替回路８からの位相誤差データＥθ（ｎ）と
可変分周器７出力パルスで動作するレジスタ１０１の出
力とを加算する。つぎに値Ｃになると起こすキャリーア
ウト付き加算器１０２で加算器１００の加算結果と可変
分周器７出力パルスで動作するレジスタ１０３の出力と
を加算する。さらに加算器１０４で減算器１０５とレジ
スタ１０６とから構成する微分器で微分を施した加算器
１０２のキャリーアウト信号と加算器１００のキャリー
アウト信号とを加算し、シェーピング位相誤差データＥ
´θ（ｎ）として微分器１１０に出力する。従って、位
相誤差補償手段９ａは次式の基準分周数Ｎref （ｎ）を
基準分周器２に出力する。 Ｎref （ｎ）＝Ｎｃ−（Ｅ´θ（ｎ）−Ｅ´θ（ｎ−
１）） 図６のようにノイズシェーピング手段１０７は、加算器
４００と４０３と４０７と４０８とワンクロックディレ
イ４０１と４１０と減算器４０２と４０６と４０９と割
算器４１１とにより表わされるＺ変換等価回路を示す。
位相誤差データＥθ（ｎ）のＺ変換とＥθ（ｚ）、位相
誤差補償手段９ａの発生する誤差Ｑ（ｎ）のＺ変換をＱ
c1（ｚ）とＱc2（ｚ）とすると、シェーピング位相誤差
データＥ´θ（ｎ）のＺ変換Ｅ´θ（ｚ）は次のように
なる。 Ｅ´θ（ｚ）＝Ｅθ（ｚ）＋Ｑc2（ｚ）（１−Ｚ-1）2
／Ｃ ここでＣは加算器１００と１０２のキャリーアウトを起
こす値を表す。可変分周器７出力パルスの位相誤差Ｑ
（ｎ）＝Ｅθ（ｎ）／（Ｍ・ｆout ）と位相誤差補償手
段９ａにおける位相シフト量φ（ｎ）＝Ｅθ（ｎ）／
（ｆTCXO・Ｃ）とは等しいから、Ｃ＝Ｍ・ｆout ／ｆ
TCXOとなり、ｆTCXOが固定でｆout を変化させるとき、
正確な位相誤差補償のためにはＣの再設定を必要とす
る。従って、Ｃの外部設定ができる構成とする必要があ
る。なお上記発明の実施の形態で簡単な例を説明した
が、ノイズシェーピングの次数を増やし更に位相誤差補
償の精度を上げることができるのはいうまでもない。
相誤差補償手段９は図５のように、分周数切替回路８か
らの位相誤差データＥθ（ｎ）に対し、微分器１１０入
力前に２次のノイズシェーピング（雑音整形）を施すシ
ェーピング手段１０７を別途設け、位相誤差補償手段９
ａとして構成してもよい。基準分周数Ｎref （ｎ）に含
まれる位相誤差成分に対し３階微分を施すことになり、
補償すべき位相誤差によるパルスの電力が高い周波数に
シェーピングするから、低域通過特性をもつフェーズド
・ロック・ループ（ＰＬＬ）により当該位相誤差を取り
除くのが容易で純度の高いシンセサイザ出力が得られ
る。ノイズシェーピング手段１０７は図５のように、ま
ず値Ｃになると起こすキャリーアウト付き加算器１００
で分周数切替回路８からの位相誤差データＥθ（ｎ）と
可変分周器７出力パルスで動作するレジスタ１０１の出
力とを加算する。つぎに値Ｃになると起こすキャリーア
ウト付き加算器１０２で加算器１００の加算結果と可変
分周器７出力パルスで動作するレジスタ１０３の出力と
を加算する。さらに加算器１０４で減算器１０５とレジ
スタ１０６とから構成する微分器で微分を施した加算器
１０２のキャリーアウト信号と加算器１００のキャリー
アウト信号とを加算し、シェーピング位相誤差データＥ
´θ（ｎ）として微分器１１０に出力する。従って、位
相誤差補償手段９ａは次式の基準分周数Ｎref （ｎ）を
基準分周器２に出力する。 Ｎref （ｎ）＝Ｎｃ−（Ｅ´θ（ｎ）−Ｅ´θ（ｎ−
１）） 図６のようにノイズシェーピング手段１０７は、加算器
４００と４０３と４０７と４０８とワンクロックディレ
イ４０１と４１０と減算器４０２と４０６と４０９と割
算器４１１とにより表わされるＺ変換等価回路を示す。
位相誤差データＥθ（ｎ）のＺ変換とＥθ（ｚ）、位相
誤差補償手段９ａの発生する誤差Ｑ（ｎ）のＺ変換をＱ
c1（ｚ）とＱc2（ｚ）とすると、シェーピング位相誤差
データＥ´θ（ｎ）のＺ変換Ｅ´θ（ｚ）は次のように
なる。 Ｅ´θ（ｚ）＝Ｅθ（ｚ）＋Ｑc2（ｚ）（１−Ｚ-1）2
／Ｃ ここでＣは加算器１００と１０２のキャリーアウトを起
こす値を表す。可変分周器７出力パルスの位相誤差Ｑ
（ｎ）＝Ｅθ（ｎ）／（Ｍ・ｆout ）と位相誤差補償手
段９ａにおける位相シフト量φ（ｎ）＝Ｅθ（ｎ）／
（ｆTCXO・Ｃ）とは等しいから、Ｃ＝Ｍ・ｆout ／ｆ
TCXOとなり、ｆTCXOが固定でｆout を変化させるとき、
正確な位相誤差補償のためにはＣの再設定を必要とす
る。従って、Ｃの外部設定ができる構成とする必要があ
る。なお上記発明の実施の形態で簡単な例を説明した
が、ノイズシェーピングの次数を増やし更に位相誤差補
償の精度を上げることができるのはいうまでもない。
【００１８】また上記図５に示す発明の実施の形態でノ
イズシェーピング手段１０７はキャリーアウト付き加算
器１００と１０２におけるキャリーアウトを起こす値Ｃ
の外部設定ができる構成とするものとして説明したが、
図７のように予め設定する値Ｃでキャリーアウトを起こ
す可変キャリーアウト付き加算器を用いてもよい。Ｃを
可変とすることによりシンセサイザ出力周波数ｆout が
変化しても常に精度のよい位相誤差補償ができる。可変
キャリーアウト付き加算器は図７のように、まず加算器
５００で入力１と２とを加算する。つぎにコンパレータ
５０１とデータゲート５０２で加算器５００の加算結果
が予め設定する値Ｃ以上のときは当該値Ｃを選択すると
共にキャリーアウト信号Ｃ０を出力する。未満のときは
値０を選択するように制御する。さらに減算器５０３で
データゲート５０２と加算器５００との各出力を減算
し、当該加算器出力とする。
イズシェーピング手段１０７はキャリーアウト付き加算
器１００と１０２におけるキャリーアウトを起こす値Ｃ
の外部設定ができる構成とするものとして説明したが、
図７のように予め設定する値Ｃでキャリーアウトを起こ
す可変キャリーアウト付き加算器を用いてもよい。Ｃを
可変とすることによりシンセサイザ出力周波数ｆout が
変化しても常に精度のよい位相誤差補償ができる。可変
キャリーアウト付き加算器は図７のように、まず加算器
５００で入力１と２とを加算する。つぎにコンパレータ
５０１とデータゲート５０２で加算器５００の加算結果
が予め設定する値Ｃ以上のときは当該値Ｃを選択すると
共にキャリーアウト信号Ｃ０を出力する。未満のときは
値０を選択するように制御する。さらに減算器５０３で
データゲート５０２と加算器５００との各出力を減算
し、当該加算器出力とする。
【００１９】
【発明の効果】上記のようなこの発明の周波数シンセサ
イザでは、基準分周器の分周数を制御し当該基準周波数
出力パルスの位相をシフトさせることによりスプリアス
発生周波数帯域における位相誤差を補償する基準分周数
制御位相誤差補償分数分周方式を採るから、従来のよう
にスプリアス発生周波数帯域における位相誤差によるパ
ルスと同じ電力をもつように単位矩形波によるパルス幅
の制御処理をすることにより当該位相誤差を補償するパ
ルス幅制御位相誤差補償分数分周方式に比べ、環境温度
変化等の影響を受けないディジタル信号処理だけで位相
誤差を補償でき、常時精度の高いスプリアス抑圧方式を
実現できる効果がある。
イザでは、基準分周器の分周数を制御し当該基準周波数
出力パルスの位相をシフトさせることによりスプリアス
発生周波数帯域における位相誤差を補償する基準分周数
制御位相誤差補償分数分周方式を採るから、従来のよう
にスプリアス発生周波数帯域における位相誤差によるパ
ルスと同じ電力をもつように単位矩形波によるパルス幅
の制御処理をすることにより当該位相誤差を補償するパ
ルス幅制御位相誤差補償分数分周方式に比べ、環境温度
変化等の影響を受けないディジタル信号処理だけで位相
誤差を補償でき、常時精度の高いスプリアス抑圧方式を
実現できる効果がある。
【図１】 この発明の実施の一形態を示す周波数シンセ
サイザの機能ブロック図。
サイザの機能ブロック図。
【図２】 図１に示す位相誤差補償手段の機能ブロック
図。
図。
【図３】 図２に示す位相誤差補償手段の動作を説明す
るタイミング図。
るタイミング図。
【図４】 図２に示す位相誤差補償手段の動作を説明す
るタイミング図。
るタイミング図。
【図５】 図１に示す位相誤差補償手段の他の実施の一
形態の機能ブロック図。
形態の機能ブロック図。
【図６】 図５に示すノイズシェーピング手段のＺ変換
等価回路図。
等価回路図。
【図７】 図５に示すノイズシェーピング手段で用いる
可変キャリーアウト付き加算器の機能ブロック図。
可変キャリーアウト付き加算器の機能ブロック図。
【図８】 従来の技術を示す周波数シンセサイザの機能
ブロック図。
ブロック図。
【図９】 図８に示す分周数切替回路の機能ブロック
図。
図。
【図１０】 図９に示す分周数切替回路の動作を説明す
るタイミング図。
るタイミング図。
【図１１】 図９に示す分周数切替回路の動作を説明す
るタイミング図。
るタイミング図。
【図１２】 図８に示す分周数切替回路のＺ変換等価回
路図。
路図。
【図１３】 図１２に示す位相誤差補償信号発生回路の
動作を説明するタイミング図。
動作を説明するタイミング図。
１ 水晶発振器、２ 基準分周器、３ 位相比較器、４
チャージポンプ、５ループフィルタ、６ 電圧制御発
振器（ＶＣＯ）、７ 可変分周器、８ 分周数切替回
路、９ 位相誤差補償手段、１００ 加算器、１０１
レジスタ、１０２ 加算器、１０３ レジスタ、１０４
加算器、１０５ 減算器、１０６ レジスタ、１０７
ノイズシェーピング手段、１１０ 微分器、１１１
減算器、１１２ 減算器、１１３ レジスタ、４００
加算器、４０１ ワンクロックディレイ、４０２ 減算
器、４０３ 加算器、４０４ 加算器、４０５ ワンク
ロックディレイ、４０６ 減算器、４０７ 加算器、４
０８ 加算器、４０９ 減算器、４１０ ワンクロック
ディレイ、４１１ 割算器、５００ 加算器、５０１
コンパレータ、５０２ データゲート、５０３ 減算
器。なお図中、同一符号は同一または相当部分を示す。
チャージポンプ、５ループフィルタ、６ 電圧制御発
振器（ＶＣＯ）、７ 可変分周器、８ 分周数切替回
路、９ 位相誤差補償手段、１００ 加算器、１０１
レジスタ、１０２ 加算器、１０３ レジスタ、１０４
加算器、１０５ 減算器、１０６ レジスタ、１０７
ノイズシェーピング手段、１１０ 微分器、１１１
減算器、１１２ 減算器、１１３ レジスタ、４００
加算器、４０１ ワンクロックディレイ、４０２ 減算
器、４０３ 加算器、４０４ 加算器、４０５ ワンク
ロックディレイ、４０６ 減算器、４０７ 加算器、４
０８ 加算器、４０９ 減算器、４１０ ワンクロック
ディレイ、４１１ 割算器、５００ 加算器、５０１
コンパレータ、５０２ データゲート、５０３ 減算
器。なお図中、同一符号は同一または相当部分を示す。
Claims (5)
- 【請求項１】 水晶発振器出力パルスに対し位相誤差補
償手段からの基準分周数に従い分周する基準周波数ｆ
ref の位相シフト出力パルスを発生する基準分周器と、
該基準分周器出力パルスに対し位相比較器で可変周波数
ｆv の可変分周器出力パルスとの位相比較をし当該位相
差幅の矩形波状チャージポンプ出力をループフィルタで
変換する電圧値に従い電圧制御をし出力周波数ｆout の
出力を発生する電圧制御発振器と、該電圧制御発振器の
出力に対し分周数切替回路からの分数分周数に従い等価
的に分数分周をし前記ｆv の出力パルスを発生する前記
可変分周器と、該可変分周器出力パルス回数による切り
替え動作で平均の分周数として等価的に生成する前記分
数分周数と各分周時ごとに発生する位相誤差量を示す位
相誤差データとを出力する分周数切替回路と、該分周数
切替回路からの位相誤差データに従い前記ｆref の出力
パルス位相をシフトさせる前記基準分周数を発生する位
相誤差補償手段とを備える周波数シンセサイザ。 - 【請求項２】 位相誤差補償手段で分周数切替回路から
の位相誤差データに対し高次のノイズシェーピングを施
すノイズシェーピング手段を別途設けることを特徴とす
る請求項１記載の周波数シンセサイザ。 - 【請求項３】 ノイズシェーピング手段で分周数切替回
路からの位相誤差データを微分することにより高次のノ
イズシェーピングを施すことを特徴とする請求項２記載
の周波数シンセサイザ。 - 【請求項４】 ノイズシェーピング手段で予め設定する
値でキャリーアウトを起こす可変キャリーアウト付き加
算器を用いることを特徴とする請求項２または３記載の
周波数シンセサイザ。 - 【請求項５】 可変キャリーアウト付き加算器で複数の
入力を加算する加算器と、当該加算結果と予め設定する
キャリーアウトを起こす値との比較によりデータゲート
を制御するコンパレータと、当該データゲート出力を前
記加算器出力から減算する減算器とを設け、前記予め設
定する値でキャリーアウトを起こすことを特徴とする請
求項４記載の周波数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8133520A JPH09321622A (ja) | 1996-05-28 | 1996-05-28 | 周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8133520A JPH09321622A (ja) | 1996-05-28 | 1996-05-28 | 周波数シンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09321622A true JPH09321622A (ja) | 1997-12-12 |
Family
ID=15106711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8133520A Pending JPH09321622A (ja) | 1996-05-28 | 1996-05-28 | 周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09321622A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012204883A (ja) * | 2011-03-23 | 2012-10-22 | Asahi Kasei Electronics Co Ltd | アキュムレータ型フラクショナルｎ−ｐｌｌシンセサイザおよびその制御方法 |
-
1996
- 1996-05-28 JP JP8133520A patent/JPH09321622A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012204883A (ja) * | 2011-03-23 | 2012-10-22 | Asahi Kasei Electronics Co Ltd | アキュムレータ型フラクショナルｎ−ｐｌｌシンセサイザおよびその制御方法 |
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