JP2002057577A - Ｐｌｌ周波数シンセサイザ - Google Patents
Ｐｌｌ周波数シンセサイザInfo
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Abstract
(57)【要約】
【課題】 ＰＬＬループの矩形波動作による広帯域ノイ
ズの発生を最小限におさえ、分周比の増加による外乱特
性や雑音特性の劣化が少なく、低位相雑音であり、衝撃
や振動に強く、周波数をプログラマブルに変更できるＰ
ＬＬ周波数シンセサイザを提供することを目的とする。 【解決手段】 基準信号を発生する基準信号発生器１
と、基準信号を所望の周波数に逓倍する逓倍器２と、逓
倍器の出力信号と外部出力信号との乗算により和と差の
周波数を求めるミキサ４と、ミキサの出力信号の不要成
分を取り除くフィルタ５と、逓倍器の出力信号とフィル
タの出力信号との位相差信号を出力するアナログ位相比
較器６と、位相差信号から不要成分を取り除き制御電圧
を出力するループフィルタ７と、制御電圧に応じて周波
数を変化させる電圧制御発振器８とを備えた。
ズの発生を最小限におさえ、分周比の増加による外乱特
性や雑音特性の劣化が少なく、低位相雑音であり、衝撃
や振動に強く、周波数をプログラマブルに変更できるＰ
ＬＬ周波数シンセサイザを提供することを目的とする。 【解決手段】 基準信号を発生する基準信号発生器１
と、基準信号を所望の周波数に逓倍する逓倍器２と、逓
倍器の出力信号と外部出力信号との乗算により和と差の
周波数を求めるミキサ４と、ミキサの出力信号の不要成
分を取り除くフィルタ５と、逓倍器の出力信号とフィル
タの出力信号との位相差信号を出力するアナログ位相比
較器６と、位相差信号から不要成分を取り除き制御電圧
を出力するループフィルタ７と、制御電圧に応じて周波
数を変化させる電圧制御発振器８とを備えた。
Description
【０００１】
【発明の属する技術分野】本発明は、通信機器をはじ
め、各種用途に利用される発信器のＰＬＬ（Ｐｈａｓｅ
−Ｌｏｃｋｅｄ Ｌｏｏｐ）周波数シンセサイザに関わ
り、特にその回路構成に関するものである。
め、各種用途に利用される発信器のＰＬＬ（Ｐｈａｓｅ
−Ｌｏｃｋｅｄ Ｌｏｏｐ）周波数シンセサイザに関わ
り、特にその回路構成に関するものである。
【０００２】
【従来の技術】図５は従来より一般的に利用されている
パルススワロー方式のＰＬＬ周波数シンセサイザを示す
ブロック図である。図５に示されるように、このＰＬＬ
周波数シンセサイザは、基準信号を発生する基準信号発
生器１０１と、基準信号発生器１０１の出力側に接続さ
れたリファレンスカウンタ１０２と、リファレンスカウ
ンタ１０２の出力側と後述する分周器１０７の出力側に
接続されたディジタル位相比較器１０３と、ディジタル
位相比較器１０３の出力側に接続されたループフィルタ
１０４と、ループフィルタ１０４の出力側に接続された
ＶＣＯ（電圧制御発信器）１０５と、ＶＣＯ１０５の出
力側に接続された方向性結合器１０６と、方向性結合器
１０６の一方の出力側に接続された分周器１０７とから
構成されている。
パルススワロー方式のＰＬＬ周波数シンセサイザを示す
ブロック図である。図５に示されるように、このＰＬＬ
周波数シンセサイザは、基準信号を発生する基準信号発
生器１０１と、基準信号発生器１０１の出力側に接続さ
れたリファレンスカウンタ１０２と、リファレンスカウ
ンタ１０２の出力側と後述する分周器１０７の出力側に
接続されたディジタル位相比較器１０３と、ディジタル
位相比較器１０３の出力側に接続されたループフィルタ
１０４と、ループフィルタ１０４の出力側に接続された
ＶＣＯ（電圧制御発信器）１０５と、ＶＣＯ１０５の出
力側に接続された方向性結合器１０６と、方向性結合器
１０６の一方の出力側に接続された分周器１０７とから
構成されている。
【０００３】以下に、図５に示されたＰＬＬ周波数シン
セサイザの動作について説明する。基準信号発生器１０
１より出力されたループの基準信号は、リファレンスカ
ウンタ１０２により１／Ｒに分周され、ディジタル位相
比較器１０３に入力される。ＶＣＯ１０５はループフィ
ルタ１０４より出力される制御電圧に対応する周波数の
正弦波を出力する。ＶＣＯ１０５から出力された信号は
方向性結合器１０６により外部に所望の信号として出力
される一方、出力の一部を取り出し分周器１０７に出力
される。分周器１０７はあらかじめ設定された分周比Ｐ
Ｎ＋Ａで入力信号を分周し、ディジタル位相比較器１０
３に出力する。ここで、Ｐはプリスケーラ分周比、Ｎは
プログラマブルカウンタの分周比、Ａはスワローカウン
タの分周比である。ディジタル位相比較器１０３は、リ
ファレンスカウンタ１０２からの出力信号とＶＣＯ１０
５の出力信号を所定の分周比で分周した分周器１０７の
出力信号とを比較し、それらの位相差を検出し、誤差信
号としてループフィルタ１０４に出力する。以上がルー
プ一巡の動作であり、この動作を繰り返すことにより、
所望の周波数を持つ正弦波を基準発振器の位相雑音精度
に近い状態で発生することができる。
セサイザの動作について説明する。基準信号発生器１０
１より出力されたループの基準信号は、リファレンスカ
ウンタ１０２により１／Ｒに分周され、ディジタル位相
比較器１０３に入力される。ＶＣＯ１０５はループフィ
ルタ１０４より出力される制御電圧に対応する周波数の
正弦波を出力する。ＶＣＯ１０５から出力された信号は
方向性結合器１０６により外部に所望の信号として出力
される一方、出力の一部を取り出し分周器１０７に出力
される。分周器１０７はあらかじめ設定された分周比Ｐ
Ｎ＋Ａで入力信号を分周し、ディジタル位相比較器１０
３に出力する。ここで、Ｐはプリスケーラ分周比、Ｎは
プログラマブルカウンタの分周比、Ａはスワローカウン
タの分周比である。ディジタル位相比較器１０３は、リ
ファレンスカウンタ１０２からの出力信号とＶＣＯ１０
５の出力信号を所定の分周比で分周した分周器１０７の
出力信号とを比較し、それらの位相差を検出し、誤差信
号としてループフィルタ１０４に出力する。以上がルー
プ一巡の動作であり、この動作を繰り返すことにより、
所望の周波数を持つ正弦波を基準発振器の位相雑音精度
に近い状態で発生することができる。
【０００４】次に、スペクトルの観点から、従来のＰＬ
Ｌ周波数シンセサイザの動作を図６を参照して説明す
る。図６において、４０１は基準信号のスペクトル、４
０２はＶＣＯのスペクトル、４０３は分周器や位相比較
器で発生する雑音を重畳して考えた時の等価基準発振器
スペクトル、４０４はループフィルタの定数を最適に設
定した時に得られる所望出力スペクトル、４０５はルー
プフィルタの帯域幅である。基準信号のスペクトル４０
１には、各部で発生する雑音が重畳され劣化し、結果的
に位相雑音特性が劣化した等価基準発振器スペクトル４
０３の様になると考えることができる。ＶＣＯのスペク
トル４０２と位相雑音特性が劣化した等価基準発振器ス
ペクトル４０３が交わる周波数にループフィルタの帯域
幅４０５を設定した時、位相雑音特性が最良になる所望
出力スペクトル４０４を得ることができる。
Ｌ周波数シンセサイザの動作を図６を参照して説明す
る。図６において、４０１は基準信号のスペクトル、４
０２はＶＣＯのスペクトル、４０３は分周器や位相比較
器で発生する雑音を重畳して考えた時の等価基準発振器
スペクトル、４０４はループフィルタの定数を最適に設
定した時に得られる所望出力スペクトル、４０５はルー
プフィルタの帯域幅である。基準信号のスペクトル４０
１には、各部で発生する雑音が重畳され劣化し、結果的
に位相雑音特性が劣化した等価基準発振器スペクトル４
０３の様になると考えることができる。ＶＣＯのスペク
トル４０２と位相雑音特性が劣化した等価基準発振器ス
ペクトル４０３が交わる周波数にループフィルタの帯域
幅４０５を設定した時、位相雑音特性が最良になる所望
出力スペクトル４０４を得ることができる。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来技術で説明したディジタル位相比較器１０３やリファ
レンスカウンタ１０２及び分周器１０７は、矩形波を取
り扱うディジタル動作となるので、広帯域ノイズの発生
は避けられない。これにより、基準信号発生器１０１に
いくら位相雑音の低い発振器を用いたところで、ディジ
タル動作を行う部分から発生する広帯域ノイズが基準信
号のスペクトル４０１に重畳される形になるので、所望
出力スペクトル４０４の位相雑音の改善量には限界が生
じる。
来技術で説明したディジタル位相比較器１０３やリファ
レンスカウンタ１０２及び分周器１０７は、矩形波を取
り扱うディジタル動作となるので、広帯域ノイズの発生
は避けられない。これにより、基準信号発生器１０１に
いくら位相雑音の低い発振器を用いたところで、ディジ
タル動作を行う部分から発生する広帯域ノイズが基準信
号のスペクトル４０１に重畳される形になるので、所望
出力スペクトル４０４の位相雑音の改善量には限界が生
じる。
【０００６】また、現在の主流であるこれらの矩形波動
作によるディジタルＰＬＬ周波数シンセサイザでは、分
周器１０７は高速動作となり広帯域ノイズの発生という
重大問題は避けることはできない。また、分周器１０７
の分周比は一般に大きくなることから、分周器１０７内
の各カウンタの温度特性や遅延特性のばらつき等により
位相ジッタが発生し、位相雑音の増大も否めない。ま
た、振動などの衝撃に弱いという欠点がある。
作によるディジタルＰＬＬ周波数シンセサイザでは、分
周器１０７は高速動作となり広帯域ノイズの発生という
重大問題は避けることはできない。また、分周器１０７
の分周比は一般に大きくなることから、分周器１０７内
の各カウンタの温度特性や遅延特性のばらつき等により
位相ジッタが発生し、位相雑音の増大も否めない。ま
た、振動などの衝撃に弱いという欠点がある。
【０００７】本発明は上述した課題に鑑みてなされたも
のであり、ＰＬＬループの矩形波動作による広帯域ノイ
ズの発生を最小限におさえ、分周比の増加による外乱特
性や雑音特性の劣化が少なく、低位相雑音であり、衝撃
や振動に強く、周波数をプログラマブルに変更できるＰ
ＬＬ周波数シンセサイザを提供することを目的とする。
のであり、ＰＬＬループの矩形波動作による広帯域ノイ
ズの発生を最小限におさえ、分周比の増加による外乱特
性や雑音特性の劣化が少なく、低位相雑音であり、衝撃
や振動に強く、周波数をプログラマブルに変更できるＰ
ＬＬ周波数シンセサイザを提供することを目的とする。
【０００８】
【課題を解決するための手段】上述した課題を解決する
ために、本発明に係るＰＬＬ周波数シンセサイザは、基
準信号に基づいて所望の周波数を得て外部出力信号とし
て出力するＰＬＬ周波数シンセサイザにおいて、基準信
号を発生する基準信号発生器と、前記基準信号を所望の
周波数に逓倍する逓倍器と、前記逓倍器の出力信号と前
記外部出力信号との乗算により和と差の周波数を求める
ミキサと、前記ミキサの出力信号の不要成分を取り除く
フィルタと、前記逓倍器の出力信号と前記フィルタの出
力信号との位相差信号を出力するアナログ位相比較器
と、前記位相差信号から不要成分を取り除き制御電圧を
出力するループフィルタと、前記制御電圧に応じて周波
数を変化させる電圧制御発振器を備えたことを特徴とす
るものである。
ために、本発明に係るＰＬＬ周波数シンセサイザは、基
準信号に基づいて所望の周波数を得て外部出力信号とし
て出力するＰＬＬ周波数シンセサイザにおいて、基準信
号を発生する基準信号発生器と、前記基準信号を所望の
周波数に逓倍する逓倍器と、前記逓倍器の出力信号と前
記外部出力信号との乗算により和と差の周波数を求める
ミキサと、前記ミキサの出力信号の不要成分を取り除く
フィルタと、前記逓倍器の出力信号と前記フィルタの出
力信号との位相差信号を出力するアナログ位相比較器
と、前記位相差信号から不要成分を取り除き制御電圧を
出力するループフィルタと、前記制御電圧に応じて周波
数を変化させる電圧制御発振器を備えたことを特徴とす
るものである。
【０００９】また、本発明に係るＰＬＬ周波数シンセサ
イザは、基準信号に基づいて所望の周波数を得て外部出
力信号として出力するＰＬＬ周波数シンセサイザにおい
て、基準信号を発生する基準信号発生器と、前記基準信
号を所望の周波数に逓倍する逓倍器と、前記逓倍器の出
力信号と電圧制御発振器の出力信号との位相差信号を出
力するアナログ位相比較器と、前記位相差信号から不要
成分を取り除き制御電圧を出力するループフィルタと、
前記制御電圧に応じて周波数を変化させる電圧制御発振
器を備えたことを特徴とするものである。
イザは、基準信号に基づいて所望の周波数を得て外部出
力信号として出力するＰＬＬ周波数シンセサイザにおい
て、基準信号を発生する基準信号発生器と、前記基準信
号を所望の周波数に逓倍する逓倍器と、前記逓倍器の出
力信号と電圧制御発振器の出力信号との位相差信号を出
力するアナログ位相比較器と、前記位相差信号から不要
成分を取り除き制御電圧を出力するループフィルタと、
前記制御電圧に応じて周波数を変化させる電圧制御発振
器を備えたことを特徴とするものである。
【００１０】なお、上記課題は、ＰＬＬ周波数シンセサ
イザを、基準信号に基づいて所望の周波数を得て外部出
力信号として出力するＰＬＬ周波数シンセサイザにおい
て、基準信号を発生する基準信号発生器と、矩形波によ
る動作を基本とする位相比較器及び分周器から構成さ
れ、基準信号周波数よりも高く、所望の信号周波数より
低い周波数を出力する第一のＰＬＬ周波数シンセサイザ
と、前記第一のＰＬＬ周波数シンセサイザより発生した
信号を基準信号とし、所望の周波数の信号を発生するた
めに、アナログ動作による位相比較器及び逓倍器を用い
た第二のＰＬＬシンセサイザとで構成することによって
も解決することができる。
イザを、基準信号に基づいて所望の周波数を得て外部出
力信号として出力するＰＬＬ周波数シンセサイザにおい
て、基準信号を発生する基準信号発生器と、矩形波によ
る動作を基本とする位相比較器及び分周器から構成さ
れ、基準信号周波数よりも高く、所望の信号周波数より
低い周波数を出力する第一のＰＬＬ周波数シンセサイザ
と、前記第一のＰＬＬ周波数シンセサイザより発生した
信号を基準信号とし、所望の周波数の信号を発生するた
めに、アナログ動作による位相比較器及び逓倍器を用い
た第二のＰＬＬシンセサイザとで構成することによって
も解決することができる。
【００１１】以上のような構成によれば、ＰＬＬループ
の矩形波動作による広帯域ノイズの発生を最小限におさ
え、分周比の増加による外乱特性や雑音特性の劣化が少
なく、低位相雑音であり、衝撃や振動に強く、周波数を
プログラマブルに変更できるＰＬＬ周波数シンセサイザ
を提供することができる。
の矩形波動作による広帯域ノイズの発生を最小限におさ
え、分周比の増加による外乱特性や雑音特性の劣化が少
なく、低位相雑音であり、衝撃や振動に強く、周波数を
プログラマブルに変更できるＰＬＬ周波数シンセサイザ
を提供することができる。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しつつ説明する。 実施の形態１．図１は本発明の実施の形態１に係るＰＬ
Ｌ周波数シンセサイザを示すブロック図である。図１に
示すように、このＰＬＬ周波数シンセサイザは、基準信
号を発生する基準信号発生器１と、基準信号発生器１の
出力側に接続された逓倍器２と、逓倍器２の出力側に接
続された分配器３と、分配器３の一方の出力側とローパ
スフィルタ５の出力側に接続されたアナログ位相比較器
６と、アナログ位相比較器６の出力側に接続されたルー
プフィルタ７と、ループフィルタ７の出力側に接続され
たＶＣＯ８と、ＶＣＯ８の出力側に接続された方向性結
合器９と、方向性結合器９の一方の出力側と分配器３の
一方の出力側に接続された周波数変換用のミキサ４と、
ミキサ４の出力側に接続されたローパスフィルタ５とか
ら構成されている。
て図面を参照しつつ説明する。 実施の形態１．図１は本発明の実施の形態１に係るＰＬ
Ｌ周波数シンセサイザを示すブロック図である。図１に
示すように、このＰＬＬ周波数シンセサイザは、基準信
号を発生する基準信号発生器１と、基準信号発生器１の
出力側に接続された逓倍器２と、逓倍器２の出力側に接
続された分配器３と、分配器３の一方の出力側とローパ
スフィルタ５の出力側に接続されたアナログ位相比較器
６と、アナログ位相比較器６の出力側に接続されたルー
プフィルタ７と、ループフィルタ７の出力側に接続され
たＶＣＯ８と、ＶＣＯ８の出力側に接続された方向性結
合器９と、方向性結合器９の一方の出力側と分配器３の
一方の出力側に接続された周波数変換用のミキサ４と、
ミキサ４の出力側に接続されたローパスフィルタ５とか
ら構成されている。
【００１３】以下に、図１で示されたＰＬＬ周波数シン
セサイザの動作について説明する。説明を行う上で、基
準信号発生器１の発振周波数をＡ、逓倍器の逓倍率を
Ｎ、所望の発振周波数をＢとし、Ｎ×Ａ＝Ｂ／２の関係
があるものとする。また、ループが安定するまでに、Ｖ
ＣＯ８が出力する信号周波数と所望周波数との誤差をΔ
とする。
セサイザの動作について説明する。説明を行う上で、基
準信号発生器１の発振周波数をＡ、逓倍器の逓倍率を
Ｎ、所望の発振周波数をＢとし、Ｎ×Ａ＝Ｂ／２の関係
があるものとする。また、ループが安定するまでに、Ｖ
ＣＯ８が出力する信号周波数と所望周波数との誤差をΔ
とする。
【００１４】基準信号発生器１から出力された発振周波
数Ａの信号は逓倍器２に入力され、周波数がＮ倍に逓倍
され周波数Ｎ×Ａの信号となり、分配器３に出力され
る。分配器３は入力信号を電気的に等分配し、ミキサ４
とアナログ位相比較器６に出力する。ミキサ４は、分配
器３から出力される周波数Ｎ×Ａの信号とＶＣＯ８の出
力の一部として方向性結合器９より出力される周波数Ｂ
＋Δの信号を乗算し、周波数（Ｂ＋Δ）＋Ｎ×Ａ、（Ｂ
＋Δ）−Ｎ×Ａの２つの信号をローパスフィルタ５に出
力する。ローパスフィルタ５はミキサ４からの出力信号
の不要成分を取り除く。ここでは仮に和の周波数を不要
成分とする。ローパスフィルタ５は周波数（Ｂ＋Δ）−
Ｎ×Ａの信号をアナログ位相比較器６に出力する。アナ
ログ位相比較器６は、周波数（Ｂ＋Δ）−Ｎ×Ａの信号
と分配器３より出力された周波数Ｎ×Ａの信号との位相
を比較し、その誤差をループフィルタ７に出力する。こ
の時、アナログ位相比較器６で行われる周波数演算は、
次式のようになる。
数Ａの信号は逓倍器２に入力され、周波数がＮ倍に逓倍
され周波数Ｎ×Ａの信号となり、分配器３に出力され
る。分配器３は入力信号を電気的に等分配し、ミキサ４
とアナログ位相比較器６に出力する。ミキサ４は、分配
器３から出力される周波数Ｎ×Ａの信号とＶＣＯ８の出
力の一部として方向性結合器９より出力される周波数Ｂ
＋Δの信号を乗算し、周波数（Ｂ＋Δ）＋Ｎ×Ａ、（Ｂ
＋Δ）−Ｎ×Ａの２つの信号をローパスフィルタ５に出
力する。ローパスフィルタ５はミキサ４からの出力信号
の不要成分を取り除く。ここでは仮に和の周波数を不要
成分とする。ローパスフィルタ５は周波数（Ｂ＋Δ）−
Ｎ×Ａの信号をアナログ位相比較器６に出力する。アナ
ログ位相比較器６は、周波数（Ｂ＋Δ）−Ｎ×Ａの信号
と分配器３より出力された周波数Ｎ×Ａの信号との位相
を比較し、その誤差をループフィルタ７に出力する。こ
の時、アナログ位相比較器６で行われる周波数演算は、
次式のようになる。
【００１５】 ｛（Ｂ＋Δ）−Ｎ×Ａ｝−Ｎ×Ａ （１）
【００１６】また最初に仮定した通り、Ｎ×Ａ＝Ｂ／２
の関係があるので、式（１）は結局Δとなり、この誤差
Δがループフィルタ７に出力される。ループフィルタ７
は誤差信号Δより不要成分を取り除き、ＶＣＯ８の制御
電圧としてＶＣＯ８に出力する。以上がループ一巡の動
作であり、ループの動作を繰り返すことにより、ループ
は安定し所望の周波数の信号を得ることができる。
の関係があるので、式（１）は結局Δとなり、この誤差
Δがループフィルタ７に出力される。ループフィルタ７
は誤差信号Δより不要成分を取り除き、ＶＣＯ８の制御
電圧としてＶＣＯ８に出力する。以上がループ一巡の動
作であり、ループの動作を繰り返すことにより、ループ
は安定し所望の周波数の信号を得ることができる。
【００１７】本形態では、ディジタル位相比較器及びデ
ィジタル動作の分周器を使用していないので、広帯域ノ
イズの発生は無く、ＰＬＬ出力信号の位相雑音を基準信
号発生器１の位相雑音に限りなく近付けることができ
る。周波数の可変性については、基準信号発生器１の発
振周波数を出力周波数より逆算することにより求めるこ
とができ、例えば、基準信号発生器１に水晶振動子を用
いるとすれば、周波数の異なる水晶振動子ヘ積み替える
ことで対応可能となる。
ィジタル動作の分周器を使用していないので、広帯域ノ
イズの発生は無く、ＰＬＬ出力信号の位相雑音を基準信
号発生器１の位相雑音に限りなく近付けることができ
る。周波数の可変性については、基準信号発生器１の発
振周波数を出力周波数より逆算することにより求めるこ
とができ、例えば、基準信号発生器１に水晶振動子を用
いるとすれば、周波数の異なる水晶振動子ヘ積み替える
ことで対応可能となる。
【００１８】実施の形態２．図２は本発明の実施の形態
２に係るＰＬＬ周波数シンセサイザを示すブロック図で
ある。図２に示すように、このＰＬＬ周波数シンセサイ
ザは、基準信号を発生する基準信号発生器１と、基準信
号発生器１の出力側に接続された逓倍器２と、逓倍器２
の出力側と後述の方向性結合器９の一方の出力側に接続
されたアナログ位相比較器６と、アナログ位相比較器６
の出力側に接続されたループフィルタ７と、ループフィ
ルタ７の出力側に接続されたＶＣＯ８と、ＶＣＯ８の出
力側に接続された方向性結合器９とから構成されてい
る。
２に係るＰＬＬ周波数シンセサイザを示すブロック図で
ある。図２に示すように、このＰＬＬ周波数シンセサイ
ザは、基準信号を発生する基準信号発生器１と、基準信
号発生器１の出力側に接続された逓倍器２と、逓倍器２
の出力側と後述の方向性結合器９の一方の出力側に接続
されたアナログ位相比較器６と、アナログ位相比較器６
の出力側に接続されたループフィルタ７と、ループフィ
ルタ７の出力側に接続されたＶＣＯ８と、ＶＣＯ８の出
力側に接続された方向性結合器９とから構成されてい
る。
【００１９】図２で示されたＰＬＬ周波数シンセサイザ
は、基準信号発生器１からの出力信号を逓倍器２により
所望の周波数に逓倍した出力信号と、その後ＶＣＯ８の
出力の一部として方向性結合器９で出力される所望の周
波数の出力信号とをアナログ位相比較器６で比較し、そ
の誤差信号をループフィルタ７へ出力するよう動作す
る。この実施の形態は、逓倍による位相雑音の低下が無
視できるほど所望の周波数が低い場合に適用される。
は、基準信号発生器１からの出力信号を逓倍器２により
所望の周波数に逓倍した出力信号と、その後ＶＣＯ８の
出力の一部として方向性結合器９で出力される所望の周
波数の出力信号とをアナログ位相比較器６で比較し、そ
の誤差信号をループフィルタ７へ出力するよう動作す
る。この実施の形態は、逓倍による位相雑音の低下が無
視できるほど所望の周波数が低い場合に適用される。
【００２０】実施の形態３．図３は本発明の実施の形態
３に係るＰＬＬ周波数シンセサイザを示すブロック図で
ある。図３において、ＰＬＬ周波数シンセサイザ１００
は従来のディジタル位相比較器等のディジタル動作部を
伴うＰＬＬ周波数シンセサイザ（第一のＰＬＬ周波数シ
ンセサイザ）を示しており、ここでの説明を省略する。
本実施の形態では、従来のディジタル動作のＰＬＬ１０
０を使用し、ディジタル動作が低速の場合、発生するノ
イズ量も少ないという自然現象を利用し、まず広帯域ノ
イズの発生が十分低くなるような周波数で発振させ、こ
の信号を逓倍器でＮ逓倍し、実施の形態１に記載したア
ナログ動作のＰＬＬ（第二のＰＬＬ周波数シンセサイ
ザ）により所望周波数を得ようとする回路構成を示して
いる。簡単に言えば、１段目のディジタルＰＬＬである
程度低い周波数を発振し、それをアナログ的に逓倍し、
その後アナログＰＬＬで周波数ロックを行うというもの
である。周波数の可変性については、１段目のディジタ
ルＰＬＬの分周比を変えることにより実現できる。
３に係るＰＬＬ周波数シンセサイザを示すブロック図で
ある。図３において、ＰＬＬ周波数シンセサイザ１００
は従来のディジタル位相比較器等のディジタル動作部を
伴うＰＬＬ周波数シンセサイザ（第一のＰＬＬ周波数シ
ンセサイザ）を示しており、ここでの説明を省略する。
本実施の形態では、従来のディジタル動作のＰＬＬ１０
０を使用し、ディジタル動作が低速の場合、発生するノ
イズ量も少ないという自然現象を利用し、まず広帯域ノ
イズの発生が十分低くなるような周波数で発振させ、こ
の信号を逓倍器でＮ逓倍し、実施の形態１に記載したア
ナログ動作のＰＬＬ（第二のＰＬＬ周波数シンセサイ
ザ）により所望周波数を得ようとする回路構成を示して
いる。簡単に言えば、１段目のディジタルＰＬＬである
程度低い周波数を発振し、それをアナログ的に逓倍し、
その後アナログＰＬＬで周波数ロックを行うというもの
である。周波数の可変性については、１段目のディジタ
ルＰＬＬの分周比を変えることにより実現できる。
【００２１】図４は、アナログ動作のＰＬＬにより生成
した信号スペクトルと、ディジタル動作のＰＬＬにより
生成した信号スペクトルとを比較する図である。図４に
おいて、図６と同一番号は図６に示された対象と同一物
を示しており、ここでの説明を省略する。４０６はアナ
ログＰＬＬにおいてループフィルタの定数を最適に設定
した時に得られる所望出力スペクトル、４０７はアナロ
グＰＬＬにおけるループフィルタの帯域幅、４０８はア
ナログＰＬＬでの雑音を重畳した等価基準発振器スペク
トルである。図４から明らかなように、アナログＰＬＬ
により生成したスペクトル４０６の方が位相雑音が低い
ことがわかる。この理由は、アナログＰＬＬに供される
基準スペクトルでは、ディジタルＰＬＬにおけるディジ
タル雑音による基準スペクトルの劣化が無いからであ
る。アナログＰＬＬにおける等価基準発振器スペクトル
４０８においても、雑音の重畳が少ないことが分かる。
これにより、ループフィルタの帯域幅をディジタルＰＬ
Ｌの場合より広くすることができるので、アナログＰＬ
ＬはディジタルＰＬＬより低位相雑音となる。
した信号スペクトルと、ディジタル動作のＰＬＬにより
生成した信号スペクトルとを比較する図である。図４に
おいて、図６と同一番号は図６に示された対象と同一物
を示しており、ここでの説明を省略する。４０６はアナ
ログＰＬＬにおいてループフィルタの定数を最適に設定
した時に得られる所望出力スペクトル、４０７はアナロ
グＰＬＬにおけるループフィルタの帯域幅、４０８はア
ナログＰＬＬでの雑音を重畳した等価基準発振器スペク
トルである。図４から明らかなように、アナログＰＬＬ
により生成したスペクトル４０６の方が位相雑音が低い
ことがわかる。この理由は、アナログＰＬＬに供される
基準スペクトルでは、ディジタルＰＬＬにおけるディジ
タル雑音による基準スペクトルの劣化が無いからであ
る。アナログＰＬＬにおける等価基準発振器スペクトル
４０８においても、雑音の重畳が少ないことが分かる。
これにより、ループフィルタの帯域幅をディジタルＰＬ
Ｌの場合より広くすることができるので、アナログＰＬ
ＬはディジタルＰＬＬより低位相雑音となる。
【００２２】
【発明の効果】以上に詳述したように、本発明に係るＰ
ＬＬ周波数シンセサイザによれば、ディジタル動作の位
相比較や分周を極力避け、ディジタル動作による広帯域
雑音の発生を防ぐことにより、位相雑音特性の良いＰＬ
Ｌ周波数シンセサイザを提案することができる。分周す
るにはディジタル動作が必要になるので、本発明では分
周の代わりに逓倍を用いている。これにより、ディジタ
ル分周器が発生するような広帯域ノイズは発生しない。
また、位相比較においてもアナログ位相比較器を用い、
広帯域ノイズの発生を抑制していることから、最終的に
得られる出力スペクトルの位相雑音特性はディジタルＰ
ＬＬに比べ、改善されているという効果がある。本発明
により提供される低位相雑音ＰＬＬ周波数シンセサイザ
を、発振器の位相雑音特性が直接特性の劣化に結びつく
ような高速無線データ伝送などに用いることで、従来の
ＰＬＬ周波数シンセサイザでは不可能である高速伝送が
可能になるという効果がある。また、ディジタル分周器
での高速分周動作がないので、衝撃特性も向上されると
いう効果もある。また、アナログＰＬＬでは系の大半が
受動部品で構成されるので、低消費電力化にも効果があ
る。
ＬＬ周波数シンセサイザによれば、ディジタル動作の位
相比較や分周を極力避け、ディジタル動作による広帯域
雑音の発生を防ぐことにより、位相雑音特性の良いＰＬ
Ｌ周波数シンセサイザを提案することができる。分周す
るにはディジタル動作が必要になるので、本発明では分
周の代わりに逓倍を用いている。これにより、ディジタ
ル分周器が発生するような広帯域ノイズは発生しない。
また、位相比較においてもアナログ位相比較器を用い、
広帯域ノイズの発生を抑制していることから、最終的に
得られる出力スペクトルの位相雑音特性はディジタルＰ
ＬＬに比べ、改善されているという効果がある。本発明
により提供される低位相雑音ＰＬＬ周波数シンセサイザ
を、発振器の位相雑音特性が直接特性の劣化に結びつく
ような高速無線データ伝送などに用いることで、従来の
ＰＬＬ周波数シンセサイザでは不可能である高速伝送が
可能になるという効果がある。また、ディジタル分周器
での高速分周動作がないので、衝撃特性も向上されると
いう効果もある。また、アナログＰＬＬでは系の大半が
受動部品で構成されるので、低消費電力化にも効果があ
る。
【図１】本発明の実施の形態１におけるＰＬＬ周波数シ
ンセサイザの構成を示すブロック図である。
ンセサイザの構成を示すブロック図である。
【図２】本発明の実施の形態２におけるＰＬＬ周波数シ
ンセサイザの構成を示すブロック図である。
ンセサイザの構成を示すブロック図である。
【図３】本発明の実施の形態３におけるＰＬＬ周波数シ
ンセサイザの構成を示すブロック図である。
ンセサイザの構成を示すブロック図である。
【図４】本発明の説明図である。
【図５】従来技術おけるＰＬＬ周波数シンセサイザの構
成を示すブロック図である。
成を示すブロック図である。
【図６】従来技術の説明図である。
１，１０１ 基準信号発生器、１０２ リファレンスカ
ウンタ、１０３ ディジタル位相比較器、２ 逓倍器、
３ 分配器、４ ミキサ、５ ローパスフィルタ、６
アナログ位相比較器、７，１０４ ループフィルタ、
８，１０５ ＶＣＯ、９，１０６ 方向性結合器、１０
７ 分周器、１００ ＰＬＬ周波数シンセサイザ、４０
１ 基準信号のスペクトル、４０２ ＶＣＯのスペクト
ル、４０３ディジタルＰＬＬにおける等価基準発振器ス
ペクトル、４０４ ディジタルＰＬＬにおける所望出力
スペクトル、４０５ ディジタルＰＬＬにおけるループ
フィルタの帯域幅、４０６ アナログＰＬＬにおける所
望出力スペクトル、４０７アナログＰＬＬにおけるルー
プフィルタの帯域幅、４０８ アナログＰＬＬにおける
等価基準発振器スペクトル。
ウンタ、１０３ ディジタル位相比較器、２ 逓倍器、
３ 分配器、４ ミキサ、５ ローパスフィルタ、６
アナログ位相比較器、７，１０４ ループフィルタ、
８，１０５ ＶＣＯ、９，１０６ 方向性結合器、１０
７ 分周器、１００ ＰＬＬ周波数シンセサイザ、４０
１ 基準信号のスペクトル、４０２ ＶＣＯのスペクト
ル、４０３ディジタルＰＬＬにおける等価基準発振器ス
ペクトル、４０４ ディジタルＰＬＬにおける所望出力
スペクトル、４０５ ディジタルＰＬＬにおけるループ
フィルタの帯域幅、４０６ アナログＰＬＬにおける所
望出力スペクトル、４０７アナログＰＬＬにおけるルー
プフィルタの帯域幅、４０８ アナログＰＬＬにおける
等価基準発振器スペクトル。
Claims (2)
- 【請求項１】 基準信号に基づいて所望の周波数を得て
外部出力信号として出力するＰＬＬ周波数シンセサイザ
において、 基準信号を発生する基準信号発生器と、前記基準信号を
所望の周波数に逓倍する逓倍器と、前記逓倍器の出力信
号と前記外部出力信号との乗算により和と差の周波数を
求めるミキサと、前記ミキサの出力信号の不要成分を取
り除くフィルタと、前記逓倍器の出力信号と前記フィル
タの出力信号との位相差信号を出力するアナログ位相比
較器と、前記位相差信号から不要成分を取り除き制御電
圧を出力するループフィルタと、前記制御電圧に応じて
周波数を変化させる電圧制御発振器と、 を備えたことを特徴とするＰＬＬ周波数シンセサイザ。 - 【請求項２】 基準信号に基づいて所望の周波数を得て
外部出力信号として出力するＰＬＬ周波数シンセサイザ
において、 基準信号を発生する基準信号発生器と、前記基準信号を
所望の周波数に逓倍する逓倍器と、前記逓倍器の出力信
号と電圧制御発振器の出力信号との位相差信号を出力す
るアナログ位相比較器と、前記位相差信号から不要成分
を取り除き制御電圧を出力するループフィルタと、前記
制御電圧に応じて周波数を変化させる電圧制御発振器
と、 を備えたことを特徴とするＰＬＬ周波数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000243705A JP2002057577A (ja) | 2000-08-11 | 2000-08-11 | Ｐｌｌ周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000243705A JP2002057577A (ja) | 2000-08-11 | 2000-08-11 | Ｐｌｌ周波数シンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002057577A true JP2002057577A (ja) | 2002-02-22 |
Family
ID=18734514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000243705A Pending JP2002057577A (ja) | 2000-08-11 | 2000-08-11 | Ｐｌｌ周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002057577A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200018775A (ko) * | 2017-03-20 | 2020-02-20 | 블루 다뉴브 시스템스, 인크. | 정밀 고주파 위상 가산기 |
| CN112737512A (zh) * | 2020-12-17 | 2021-04-30 | 西安电子科技大学 | 一种ku波段频率综合器设计方法 |
| CN112886960A (zh) * | 2021-01-12 | 2021-06-01 | 天津大学 | 一种具有超低相位噪声可调能力的锁相环 |
| US11962273B2 (en) | 2021-12-14 | 2024-04-16 | Nec Advanced Networks, Inc. | Precision high frequency phase adders |
-
2000
- 2000-08-11 JP JP2000243705A patent/JP2002057577A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200018775A (ko) * | 2017-03-20 | 2020-02-20 | 블루 다뉴브 시스템스, 인크. | 정밀 고주파 위상 가산기 |
| JP2020515156A (ja) * | 2017-03-20 | 2020-05-21 | ブルー ダニューブ システムズ， インク．Ｂｌｕｅ Ｄａｎｕｂｅ Ｓｙｓｔｅｍｓ， Ｉｎｃ． | 高精度高周波位相加算器 |
| JP7295803B2 (ja) | 2017-03-20 | 2023-06-21 | ブルー ダニューブ システムズ， インク． | 高精度高周波位相加算器 |
| KR102633440B1 (ko) * | 2017-03-20 | 2024-02-06 | 블루 다뉴브 시스템스, 인크. | 정밀 고주파 위상 가산기 |
| CN112737512A (zh) * | 2020-12-17 | 2021-04-30 | 西安电子科技大学 | 一种ku波段频率综合器设计方法 |
| CN112886960A (zh) * | 2021-01-12 | 2021-06-01 | 天津大学 | 一种具有超低相位噪声可调能力的锁相环 |
| CN112886960B (zh) * | 2021-01-12 | 2023-01-13 | 天津大学 | 一种具有超低相位噪声可调能力的锁相环 |
| US11962273B2 (en) | 2021-12-14 | 2024-04-16 | Nec Advanced Networks, Inc. | Precision high frequency phase adders |
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Legal Events
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090414 |
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Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090609 |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090818 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20091222 |