KR102633440B1 - 정밀 고주파 위상 가산기 - Google Patents

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KR102633440B1
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Abstract

제1 차동 입력 및 제2 차동 입력 및 차동 출력을 가지는 차동 멀티플라이어 회로; 및 위상 고정 루프(PLL) 회로를 포함하는 전자 회로가 제공되며, 상기 위상 고정 루프 회로는, (1) 상기 차동 멀티플라이어 회로의 상기 차동 출력에 전기적으로 연결된 제1 차동 입력, 제2 차동 입력, 및 출력을 가지는 평형형 차동 믹서 회로; (2) 출력 및 상기 평형형 차동 믹서 회로의 상기 출력에 전기적으로 연결된 입력을 구비하는 루프 필터; 및 (3) 상기 루프 필터의 상기 출력에 전기적으로 연결된 입력을 구비하고, 상기 평형형 차동 믹서 회로의 상기 제2 차동 입력에 전기적으로 피드백되는 출력을 가지는 전압 제어 발진기(VCO) 회로를 포함한다.

Description

정밀 고주파 위상 가산기
본 출원은 2017년 3월 20일 출원된 미국 가출원 제 62/473,683호의 우선권을 주장하며, 상기 가출원의 전체는 본원에 참조로 포함된다.
본 실시예들은 아날로그 멀티플라이어(analog multipliers) 및 위상 고정 루프(phase locked loops)와 같은 신호 위상(signal phases)들과 함께 동작하는 회로에 관한 것이다.
긴 전기적 거리에 걸쳐 위상동기식 신호들(phase coherent signals)의 분배(distribution))에 대한 일반적인 방법은, 2013년 10월 8일에 공개된 미국 특허 제 8,553,826호의 미하이 바누(Mihai Banu) 및 블라디미르 프로다노브(Vladimir Prodanov)에 의한 특허 "위상 동기화된 로컬 캐리어들에 대한 멀티-포인트 신호 생성을 위한 방법 및 시스템(Method and System for Multi-point Signal Generation with Phase Synchronized Local Carriers)"에서 기술되며, 상기 특허의 개시내용들은 본원에 전체적으로 참조로 포함된다.
이 방법에 대한 하나의 응용(application)은 2013년 12월 17일 공개된 미국 특허 제 8,611,959호의 미하이 바누, 이핑 펑(Yiping Feng), 및 블라디미르 프로다노브(Vladimir Prodanov)에 의한 특허 "저비용, 능동 안테나 어레이들(Low Cost, Active Antenna Arrays)"에서 기술되는 능동 어레이들(active arrays)에서 국부 발진기(LO: local oscillator) 신호의 분배이며, 이 특허의 개시는 전체적으로 참조로 본원에 포함된다. 다른 응용은 매우 큰 실리콘 칩들(silicon chips)의 고속 클럭 분배(high-speed clock distribution)이다.
미국 특허 제 8,553,826 호의 방법은 두 개의 트리 분배 네트워크들(tree distribution networks) 및 "S-클라이언트(S-Clients)들"이라는 복수의 회로들을 사용하고, 이는 "동기화 소요 시간(synchronization flight time)"이라는 고정된 전역 네트워크 파라미터(fixed global network parameter)를 감지한다. 이 파라미터를 기초로, S-클라이언트는 신호를 생성하고, 이는 실질적으로 위상동기식(사실상 동일한 위상들)이다. 이러한 S-클라이언트의 품질은 전체 시스템의 정밀도(precision)를 위해 매우 중요하다. 즉, S-클라이언트에 의해 생성된 신호들 사이에서 작은 위상 오차들(phase errors)를 가지기 위해서, 후자는 이상적인 S-클라이언트에 가깝게 동작해야 한다. 정현파 신호들(sinusoidal signals)(단일 톤들(single tones))이 사용되는 경우, 위상동기식 신호의 생성은 듀얼 트리 분배 네트워크들(dual tree distribution networks)의 분기(branches)들 상에서 전파되는 두 신호들의 위상들을 추가하는 간단한 동작으로 감소한다. 따라서, 위상 가산기들(phase adders)는 간단한 S-클라이언트 회로의 클래스를 형성한다.
개념적으로 위상 처리 측면에서 위상 가산 회로(phase adding circuit)는 이상적인 단일 측 대역 아날로그 멀티플라이어(single-side-band analog multiplier)와 동일하다. 단일 측 대역 아날로그 멀티플라이어는 두 개의 입력들에서 두 개의 톤들(tones)을 수용하고(accepts), 출력에서 단일 톤을 생성한다. 출력 톤의 위상은 입력 톤의 위상톤들의 합(sum)이다. 이는 다음과 같은 간단한 삼각법의 결과이다: 두 개의 정현파 신호들의 곱(multiplication)은 두 개의 항들(terms), 가산된 위상을 가지는 항 및 감산된 위상을 가지는 항의 합과 같다. 각 항은 단일 측 대역 아날로그 멀티플라이어를 나타내며 두 개의 항들의 합은 더블 측 대역 아날로그 멀티플라이어(double-side-band analog multiplier)를 나타낸다.
실제로, 이상적인 또는 이상적인 특성에 가까운 단일 측 대역 아날로그 멀티플라이어의 구현은 특히 입력 신호가 고주파들(high frequencies)에 있는 경우 어렵다. 첫째, 비선형 효과들(non-linear effects)은 대개 실제로 존재하고(고주파에서 향상되고), 출력 위상 오차를 생성하는 바람직하지 않은 스퓨리어스 신호들(spurious signals)를 생성한다. 둘째, 모든 실제 아날로그 멀티플라이어는 더블 측 대역 아날로그 멀티플라이어이며, 하나의 측 대역을 제거하는 것은 부가적인 출력 위상 오차를 유도하기(introducing) 쉽다. 따라서, 정현파 신호에 대한 미국 특허 제 8,553,826호의 기술의 응용은 실제로 실현될 수 있는 위상 가산기의 품질에 의해 제한된다.
위상 배열들(Phased arrays)은 표면적(surface area)에 분배된(distributed) 복수의 안테나들로 구성된다. 복수의 안테나들은 공간의 상이한 특정 영역에 복수의 통신 채널들을 송신하거나 또는 수신하는 응집성 유닛(cohesive unit)으로 기능한다. 각 안테나는 이러한 통신 채널의 작은 부분으로 기여한다. 위상 배열의 표면적을 통해 신호를 전송하거나 또는 수신하는 조정(coordination)은 균일한 타이밍 기준(uniform timing reference)이 필요하다. 통신 채널의 캐리어 주파수의 전형적으로 많은 파장의 X 및 Y 차원들(dimensions)를 가지는 표면적에 대하여 균일한 타이밍 기준을 제공하는 것이 요구된다. 미국 특허 제8,553,826호의 트리 분배 신호의 네트워크에 커플링된(coupled) 위상 가산기 회로들(Phase Adders circuits)는 복수의 안테나들 각각에 대한 기준 곱 성분(reference product component)을 생성함으로써 이러한 균일한 타이밍 기준을 제공한다. 고주파에서 동작할 수 있는 고품질 위상 가산기를 구성하기 위한 두 가지의 일반적인 기술들이 기술된다. 제1 기술은 새로운 단일 측 대역 아날로그 멀티플라이어의 클래스를 생성하고, 제2 기술은 새로운 위상 고정 루프들(phased-locked loops)의 클래스를 생성한다.
위상 배열은 트리 분배 신호의 네트워크에 커플링된 복수의 위상 가산기 회로들을 포함하며, 네트워크는 위상 배열(phased array)의 영역의 X 및 Y 차원을 통해 일정하게 확장하는 "동기화 소요 시간"(synchronization flight time)이라는 고정된 전역 네트워크 파라미터(fixed global network parameter)를 가진다. 네트워크에 커플링되고, 이 전역 네트워크 파라미터를 사용하는 복수의 위상 가산기들 중에서 임의의 가산기는, 위상 배열 내의 네트워크에 커플링된 나머지 모든 위상 가산기에 의해 생성되는 기준 곱 성분의 복사본과 실질적으로 동일한 위상 및 주파수를 가지는 기준 곱 성분을 생성한다. 위상 가산기에 의해 생성된 복수의 기준 곱 성분들은 위상 배열의 안테나 각각에 대해 균일한 타이밍 기준을 제공한다.
일반적으로, 일 측면에 있어서, 본 발명은 제1 차동 입력(first differential input) 및 제2 차동 입력(second differential input) 및 차동 출력(differential output)을 가지는 차동 멀티플라이어 회로(differential multiplier circuit); 및 위상 고정 루프(PLL: Phase Locked Loop) 회로를 포함하는 전자 회로를 특징으로 하며(features), 상기 위상 고정 루프 회로는, (1) 상기 차동 멀티플라이어 회로의 상기 차동 출력에 전기적으로 연결된 제1 차동 입력, 제2 차동 입력, 및 출력을 가지는 평형형 차동 믹서 회로(balanced differential mixer circuit); (2) 출력 및 상기 평형형 차동 믹서 회로의 상기 출력에 전기적으로 연결된 입력을 구비하는 루프 필터(loop filter); 및 (3) 상기 루프 필터의 상기 출력에 전기적으로 연결된 입력을 구비하고, 상기 평형형 차동 믹서 회로의 상기 제2 차동 입력에 전기적으로 피드백되는(feeding back) 출력을 가지는 전압 제어 발진기(VCO: Voltage Controlled Oscillator) 회로를 포함한다.
다른 실시예는 하나 이상의 다음의 특징들 중 하나 이상의 특징을 포함한다. 상기 평형형 차동 믹서 회로는, 길버트 믹서 회로(Gilbert mixer circuit)를 포함한다. 상기 차동 멀티플라이어 회로는, 더블 평형형 차동 멀티플라이어 회로(double balanced differential multiplier circuit)이다. 상기 차동 멀티플라이어 회로는, 동작 중에 삼극관 영역(triode region)에서 동작하도록 바이어스되는(biased) 트랜지스터(transistor)(예를 들어, MOS 트랜지스터)를 포함하는 삼극관 인터페이스 회로(triode interface circuit)를 사용한다(employs). 보다 구체적으로, 상기 차동 멀티플라이어 회로는, 전기적으로 함께 연결된 두 개의 삼극관 인터페이스 회로를 포함하고, 상기 두 개의 삼극관 인터페이스 회로 각각은, 동작 중에 삼극관 영역에서 동작하도록 바이어스되는 트랜지스터(예를 들어, MOS 트랜지스터)를 포함한다. 상기 두 개의 삼극관 인터페이스 회로는, 더블-평형형 삼극관 인터페이스 구성(double-balanced triode interface configuration)을 형성하도록 전기적으로 함께 연결된다. 상기 루프 필터는 로우패스 필터(low pass filter)이다. 상기 PLL 회로는, 상기 루프 필터의 입력에 상기 평형형 차동 믹서 회로의 출력을 연결하는 증폭기를 더 포함하고, 상기 PLL 회로는, 상기 VCO 회로의 상기 출력을 상기 평형형 차동 믹서 회로의 상기 제2 차동 입력에 전기적으로 연결하는 버퍼 회로(buffer circuit)를 더 포함한다. 상기 증폭기는 폴디드 캐스코드 증폭기(folded cascode amplifier)이다. 상기 평형형 차동 믹서의 상기 제1 차동 입력은, 제1 입력 라인(first input line) 및 제2 입력 라인(second input line)을 구비하고, 상기 VCO 회로의 상기 출력은, 상기 평형형 차동 믹서의 상기 제1 차동 입력의 상기 제1 입력 라인에 전기적으로 연결된 제1 출력 라인, 및 상기 평형형 차동 믹서의 상기 제1 차동 입력의 상기 제2 입력 라인에 전기적으로 연결된 제2 출력 라인을 가지는 차동 출력이다. 상기 차동 멀티플라이어 회로 및 상기 PLL 회로는, 단일 집적 회로 칩(single integrated circuit chip) 상에서 함께 제조된다.
일반적으로, 다른 측면에서, 본 발명은 제1 차동 입력, 제2 차동 입력, 및 차동 출력을 가지는 차동 멀티플라이어 회로; 및 상기 차동 멀티플라이어 회로의 상기 차동 출력에 연결된 차동 입력을 구비하는 폴디드 캐스코드 증폭기를 포함하는 전자 회로를 특징으로 한다.
다른 실시예는 다음의 특징들 중 하나 이상의 특징을 포함한다. 상기 폴디드 캐스코드 증폭기는, 바이어스 전류를 발생시키기 위한 전류 소스 섹션(current source section)을 포함하고, 상기 차동 멀티플라이어 회로 및 상기 폴디드 캐스코드 증폭기는 전기적으로 함께 연결되어, 상기 전류 소스 섹션에 의해 생성된 상기 바이어스 전류는 상기 폴디드 캐스코드 증폭기 및 상기 차동 멀티플라이어 회로 모두에 의해 공유된다. 상기 차동 멀티플라이어 회로는, 동작 동안 삼극관 영역에서 동작하도록 바이어스되는 트랜지스터(예를 들어, MOS 트랜지스터)를 포함하는 삼극관 인터페이스 회로를 사용한다. 보다 구체적으로, 상기 차동 멀티플라이어 회로는, 전기적으로 함께 연결된 두 개의 삼극관 인터페이스 회로를 포함하고, 상기 두 개의 삼극관 인터페이스 회로 각각은, 동작 중에 삼극관 영역에서 동작하도록 바이어스되는 트랜지스터(예를 들어, MOS 트랜지스터)를 포함한다. 상기 두 개의 삼극관 인터페이스 회로는, 더블-평형형 삼극관 인터페이스 구성을 형성하도록 전기적으로 함께 연결된다.
또 다른 실시예들은 다음의 특징들 중 하나 이상의 특징을 포함한다. 상기 차동 멀티플라이어의 상기 차동 출력은, 제1 출력 라인 및 제2 출력 라인을 구비하고, 상기 전자 회로는, 고정된 바이어스 전압을 수신하기 위한 제1 입력 라인, 및 상기 폴디드 캐스코드 증폭기의 상기 출력에 전기적으로 연결된 제2 입력 라인을 구비하는 차동 입력을 가지는 피드백 회로를 더 포함한다. 상기 피드백 회로는 상기 폴디드 캐스코드 증폭기의 상기 차동 입력의 상기 제1 입력 라인에 전기적으로 연결된 출력 라인을 또한 구비하고, 상기 피드백 회로는 동작 동안 상기 캐스코드 증폭기의 상기 출력 라인에 출력 전압의 DC 성분(DC component)을 고정된 DC 값(fixed DC value)으로 유지한다(holds). 상기 고정된 DC 값은, 상기 피드백 회로의 상기 차동 입력의 상기 제1 입력 라인에 인가되는 상기 고정된 바이어스 전압에 의해 결정된다. 상기 피드백 회로는, 차동 증폭기; 및 상기 차동 증폭기의 출력에 전기적으로 연결된 로우패스 필터를 포함하고, 상기 차동 증폭기는, 상기 피드백 회로의 상기 차동 입력으로부터 입력 신호들을 수신하도록 구성된다(arranged). 또 달리, 상기 피드백 회로는, 제1 로우패스 필터(first low pass filter); 제2 로우패스 필터; 및 상기 제1 로우패스 필터에 전기적으로 연결된 제1 출력 라인, 및 상기 제2 로우패스 필터에 연결된 제2 출력 라인을 가지는 차동 출력을 가지는 차동 증폭기를 포함하고, 상기 차동 증폭기는, 상기 피드백 회로의 상기 차동 입력으로부터 입력 신호를 수신하도록 구성되고, 상기 제1 로우패스 필터의 출력은, 상기 폴디드 캐스코드 증폭기의 상기 차동 입력의 상기 제1 입력 라인에 전기적으로 연결되고, 상기 제2 로우패스 필터의 출력은, 상기 폴디드 캐스코드 증폭기의 상기 차동 입력의 상기 제2 입력 라인에 전기적으로 연결된다. 상기 차동 멀티플라이어 회로는, 동작 동안 삼극관 영역에서 동작하도록 바이어스되는 트랜지스터(예를 들어, MOS 트랜지스터)를 포함하는 삼극관 인터페이스 회로를 포함한다. 보다 구체적으로, 상기 차동 멀티플라이어 회로는, 전기적으로 함께 연결된 두 개의 삼극관 인터페이스 회로를 포함하고, 상기 두 개의 삼극관 인터페이스 회로 각각은, 동작 중에 삼극관 영역에서 동작하도록 바이어스되는 트랜지스터(예를 들어, MOS 트랜지스터)를 포함한다. 상기 두 개의 삼극관 인터페이스 회로는, 더블-평형형 삼극관 인터페이스 구성(double-balanced triode interface configuration)을 형성하도록 전기적으로 함께 연결된다. 상기 차동 멀티플라이어 회로 및 상기 폴디드 캐스코드 증폭기는, 단일 집적 회로 칩(single integrated circuit chip) 상에서 함께 제조된다.
일반적으로, 또 다른 측면에서, 본 발명은 제1 출력 라인 및 제2 출력 라인을 구비하는 차동 출력을 가지는 차동 멀티플라이어 회로; 및 제1 입력 라인 및 제2 입력 라인을 구비하는 차동 입력을 가지고, 출력을 구비하는 제1 피드백 회로(first feedback circuit)를 포함하는 전자 회로를 특징으로 한다. 상기 차동 멀티플라이어 회로는, 동작 중에 삼극관 영역에서 동작하도록 바이어스되는 트랜지스터(예를 들어, MOS 트랜지스터)를 포함하고 부하 측(load side) 및 바이어스 전류 측(bias current side)을 구비하는 제1 삼극관 인터페이스 회로(first triode interface circuit); 동작 중에 삼극관 영역에서 동작하도록 바이어스되는 트랜지스터(예를 들어, MOS 트랜지스터)를 포함하고 부하 측 및 바이어스 전류 측을 구비하는 제2 삼극관 인터페이스 회로(second triode interface circuit)를 포함하며, 상기 제1 및 제2 삼극관 인터페이스 회로는 전기적으로 함께 연결된다. 또한, 상기 차동 멀티플라이어 회로는, 상기 제1 및 제2 삼극관 인터페이스 회로의 상기 부하 측에 전기적으로 연결된 차동 부하 회로; 및 상기 제1 및 제2 삼극관 인터페이스 회로의 상기 바이어스 전류 측에 전기적으로 연결된 바이어스 전류 소스 유닛(bias current source unit)을 포함한다. 상기 제1 피드백 회로의 상기 제1 입력 라인은 바이어스 전압을 수신하고, 상기 제1 피드백 회로의 상기 제2 입력 라인은 상기 차동 멀티플라이어 회로의 상기 제1 출력 라인에 전기적으로 연결되고, 상기 제1 피드백 회로의 상기 출력은 상기 차동 멀티플라이어 회로에 전기적으로 연결된다.
다른 실시예는 다음의 특징들 중 하나 이상의 특징을 포함한다. 상기 제1 및 제2 삼극관 인터페이스 회로는, 더블-평형형 삼극관 인터페이스 구성을 형성하도록 전기적으로 함께 연결된다. 상기 피드백 회로의 상기 출력은, 상기 차동 멀티플라이어 회로의 상기 제1 출력 라인에 전기적으로 연결된다. 또 달리, 상기 제1 피드백 회로의 상기 출력은, 상기 제1 삼극관 인터페이스 회로의 상기 전류 측에 전기적으로 연결되거나, 또는 상기 제1 및 제2 삼극관 인터페이스 회로 모두의 상기 전류 측에 전기적으로 연결된다. 또한, 상기 전자 회로는, 제1 입력 라인 및 제2 입력 라인을 구비하는 차동 입력을 가지고 출력을 구비하는 제2 피드백 회로를 더 포함하고, 상기 제2 피드백 회로의 상기 제1 입력 라인은 바이어스 전압을 수신하고, 상기 제2 피드백 회로의 상기 제2 입력 라인은 상기 차동 멀티플라이어 회로의 상기 제2 출력 라인에 전기적으로 연결되고, 상기 제2 피드백 회로의 상기 출력은 상기 차동 멀티플라이어 회로에 전기적으로 연결된다. 제2 피드백 회로의 상기 출력은, 상기 차동 멀티플라이어 회로의 상기 제2 출력 라인에 전기적으로 연결된다. 또 달리, 상기 제2 피드백 회로의 상기 출력은, 상기 제2 삼극관 인터페이스 회로의 상기 전류 측에 전기적으로 연결되거나, 또는 상기 제1 및 제2 삼극관 인터페이스 회로 모두의 상기 전류 측에 전기적으로 연결된다. 상기 제1 피드백 회로는, 상기 바이어스 전압을 수신하기 위한 제1 입력 라인, 및 상기 차동 멀티플라이어 회로의 상기 차동 출력의 상기 제1 출력 라인에 전기적으로 연결된 제2 입력 라인을 구비하는 차동 입력(differential input)을 가지는 차동 증폭기(differential amplifier)를 포함한다. 상기 제2 피드백 회로는, 상기 바이어스 전압을 수신하기 위한 제1 입력 라인, 및 상기 차동 멀티플라이어 회로의 상기 차동 출력의 제2 출력 라인에 전기적으로 연결된 제2 입력 라인을 구비하는 차동 입력을 가지는 차동 증폭기를 포함한다.
일반적으로, 또 다른 측면에서, 본 발명은 차동 멀티플라이어 회로; 차동 믹서 회로(differential mixer circuit); 및 상기 차동 멀티플라이어 회로 및 상기 차동 믹서 회로에 바이어스 전류를 제공하기 위한 전류 소스 섹션(current source section)을 포함하는 전자 회로(electronic circuit)를 특징으로 한다. 상기 차동 멀티플라이어 회로 및 상기 차동 믹서 회로는, 상기 전류 소스 섹션에 의해 상기 차동 멀티플라이어 회로에 제공되는 상기 바이어스 전류가 상기 차동 믹서 회로에 대한 바이어스 전류로 제공되도록 전기적으로 함께 적층된다(stacked). 상기 차동 멀티플라이어 회로는, 더블 평형형 차동 멀티플라이어 회로이다. 상기 차동 멀티플라이어 회로는, 동작 동안 삼극관 영역에서 동작하도록 바이어스되는 트랜지스터(예를 들어, MOS 트랜지스터)를 포함하는 삼극관 인터페이스 회로를 포함하며, 보다 구체적으로, 상기 차동 멀티플라이어 회로는, 전기적으로 함께 연결된 두 개의 삼극관 인터페이스 회로를 포함하고, 상기 두 개의 삼극관 인터페이스 회로 각각은, 동작 중에 삼극관 영역에서 동작하도록 바이어스되는 트랜지스터(예를 들어, MOS 트랜지스터)를 포함한다. 상기 두 개의 삼극관 인터페이스 회로는, 더블-평형형 삼극관 인터페이스 구성을 형성하도록 전기적으로 함께 연결된다. 상기 차동 믹서 회로는 평형형 차동 믹서 회로(balanced differential mixer circuit)이고, 상기 차동 믹서 회로는 길버트 믹서 회로를 포함한다.
일반적으로, 다른 측면에서, 본 발명은 위상 가산기 회로를 초기화하는(initializing) 방법을 특징으로 하며, 상기 위상 가산기 회로는, 제1 차동 입력 및 제2 차동 입력 및 차동 출력을 가지는 차동 멀티플라이어 회로; 및 위상 고정 루프(PLL: Phase Locked Loop) 회로를 포함하며, 상기 위상 고정 루프 회로는, (1) 상기 차동 멀티플라이어 회로의 상기 차동 출력에 전기적으로 연결된 평형형 차동 믹서 회로; (2) 상기 평형형 차동 믹서 회로의 상기 출력에 전기적으로 연결된 입력을 가지는 폴디드 캐스코드 증폭기; 및 (3) 상기 폴디드 캐스코드 증폭기의 출력에 전기적으로 연결된 루프 필터; 및 (4) 상기 루프 필터의 출력에 전기적으로 연결되고, 상기 평형형 차동 믹서 회로의 상기 제2 차동 입력에 전기적으로 피드백되는 출력을 가지는 전압 제어 발진기(VCO: Voltage Controlled Oscillator) 회로에 의해 형성된다. 상기 방법은, 상기 차동 멀티플라이어의 상기 제1 차동 입력을 그라운드에 스위칭 가능하게(switchably) 연결(connect)하는 단계; 상기 루프 필터에 대한 입력을 상기 폴디드 캐스코드 증폭기의 상기 출력으로부터 상기 VCO의 출력으로부터 나온(derived) 신호로 스위칭(switch)하는 단계; 상기 차동 멀티플라이어의 상기 제1 차동 입력이 그라운드에 연결되고, 상기 루프 필터에 대한 상기 입력이 상기 VCO의 상기 출력으로부터 나온 상기 신호인 동안, 상기 폴디드 캐스코드 증폭기의 상기 출력과 상기 루프 필터의 상기 출력을 비교하는 단계; 상기 폴디드 캐스코드 증폭기의 출력과 상기 루프 필터의 출력을 비교하는 동안, 상기 폴디드 캐스코드 증폭기의 상기 출력이 상기 루프 필터의 상기 출력과 거의 같을 때까지 상기 폴디드 캐스코드 증폭기의 상기 입력으로 증분 크기(incremental amounts)의 전류를 점진적으로 도입(introduce)하는 단계; 및 상기 폴디드 캐스코드 증폭기의 상기 출력이 상기 루프 필터의 상기 출력과 거의 같다는 것을 판단함에 따라, 상기 루프 필터에 대한 입력을 상기 VCO의 출력으로부터 나온 상기 신호로부터 상기 폴디드 캐스코드 증폭기의 상기 출력으로 스위칭하는 단계를 포함한다.
도 1은 미국 특허 제 8,553,826호에 기술된 바와 같이 코히어런트 출력 신호들(coherent output signals)을 가진 분배 네트워크(distribution network)를 도시한다.
도 2는 도 1에서 네트워크에 대한 S-클라이언트로 사용되는 위상 가산기의 블록도를 도시한다.
도 3A는 상이한 주파수, 및 비선형 동작에 의해 생성된 상호 변조곱들(intermodulation products)에 대한 기술을 각각 가지는 2 개의 톤들을 곱하는(multiplying) 통상적인 아날로그 멀티플라이어를 도시한다.
도 3B는 아날로그 멀티플라이어의 비선형 동작에 의해 생성된 상호 변조곱에 대한 동일한 주파수 및 기술을 갖는 두 개의 톤들을 각각 곱하는 통상적인 아날로그 멀티플라이어를 도시한다.
도 4A는 삼극관 및 포화 영역(saturation regions)에서 전달 곡선들(transfer curves)을 강조한(highlighting) MOS 트랜지스터에 대한 I-V 곡선들(I-V curves)을 도시한다.
도 4B는 삼극관 영역에서 동작하도록 구성된 MOS 장치(MOS device)의 실시예를 도시한다.
도 4C는 삼극관 영역에서 동작하는 동안 멀티플라이어로 동작하도록 구성된 MOS 장치의 실시예를 도시한다.
도 4D는 도 4C에서 삼극관 트랜지스터의 회로 블록 표현의 실시예를 도시한다.
도 4E는 각각 동일한 주파수를 갖는 두 개의 톤들을 곱하는 이상적인 멀티플라이어(multiplier), 및 삼극관 멀티플라이어의 동작에 의해 생성된 상호 변조곱에 대한 기술의 실시예를 도시한다.
도 5는 상호 변조곱과 함께 양극성 접합 트랜지스터(BJT: bipolar junction transistors)로 형성된 차동 삼극관 멀티플라이어(differential triode multiplier) 및 수동 부하의 회로도의 실시예를 도시한다.
도 6은 상호 변조곱과 함께 MOS 트랜지스터로 형성된 차동 삼극관 멀티플라이어 및 수동 부하의 회로도의 실시예를 도시한다.
도 7은 차동 삼극관 멀티플라이어의 블록도의 실시예를 도시한다.
도 8A는 누설 성분(leakage component)을 제거하도록 구성된 차동 삼극관 멀티플라이어의 블록도의 실시예를 도시한다.
도 8B는 도 8A의 상호 변조곱의 누설 성분의 제거를 도시한다.
도 9는 상호 변조곱의 누설 성분을 제거하도록 구성된 차동 삼극관 멀티플라이어의 회로도의 실시예를 도시한다.
도 10A는 상호 변조곱의 누설 성분 및 DC 성분을 제거하도록 구성된 차동 삼극관 멀티플라이어의 블록도의 실시예를 도시한다.
도 10B는 도 10A의 출력에 남아 있는 상호 변조곱의 기준 곱 성분만을 도시한다.
도 11은 상호 변조곱의 누설 성분 및 DC 성분을 제거하도록 구성된 차동 삼극관 멀티플라이어의 회로도의 실시예를 도시한다.
도 12는 상호 변조곱의 누설 성분을 제거하고 차동 출력의 DC 레벨을 조정하도록 구성된 차동 삼극관 멀티플라이어의 블록도의 실시예를 도시한다.
도 13은 2개의 삼극관 인터페이스, 수동 부하, 및 누설 성분을 제거하고 차동 출력의 DC 레벨을 조정하도록 구성된 AC 커플링을 사용하여 MOS 트랜지스터로 형성된 삼극관 멀티플라이어의 회로도의 실시예를 도시한다.
도 14는 상호 변조곱의 누설 성분을 제거하고 차동 출력의 DC 레벨을 조정하도록 구성된 다른 차동 삼극관 멀티플라이어의 블록도의 실시예를 도시한다.
도 15는 누설 성분을 제거하고 차동 출력의 DC 레벨을 조정하도록 구성된 MOS 트랜지스터로 형성된 도 14의 회로도의 실시예를 도시한다.
도 16은 누설 성분을 제거하고 차동 출력의 D1C 레벨을 조정하도록 구성된 MOS 트랜지스터로 형성된 도 14의 회로도의 다른 실시예를 도시한다.
도 17은 차동 출력의 누설 성분을 제거하도록 구성된 폴디드 캐스코드(folded cascode)에 커플링된 2개의 삼극관 인터페이스의 블록도의 실시예를 도시한다.
도 18은 차동 출력의 누설 성분을 제거하도록 구성된 폴디드 캐스코드의 회로도의 실시예를 도시한다.
도 19는 누설 성분을 제거하고 차동 출력의 DC 레벨을 조정하도록 구성된 폴디드 캐스코드 및 피드백(feedback)의 도면의 실시예를 도시한다.
도 20은 누설 성분을 제거하고 차동 출력의 DC 레벨을 조정하도록 구성된 폴디드 캐스코드 및 피드백의 도면의 다른 실시예를 도시한다.
도 21은 능동 부하가 DC 성분 및 상호 변조곱의 누설 성분을 제거하는 BJT로 형성된 차동 삼극관 멀티플라이어에서 차동 삼극관 멀티플라이어에 대한 회로도의 실시예를 도시한다.
도 22는 능동 부하가 DC 성분 및 상호 변조곱의 누설 성분을 제거하는 MOS 트랜지스터로 형성된 차동 삼극관 멀티플라이어에서 차동 삼극관 멀티플라이어에 대한 회로도의 실시예를 도시한다.
도 23은 각각의 주파수 스펙트럼에 따라 2배의 주파수를 갖는 제2 톤으로 믹서에서 믹스된(mixed) 2배의 주파수에서 결과 톤을 가지는 2개의 동일한 톤을 곱하는 삼극관 멀티플라이어의 실시예를 도시한다.
도 24A는 모든 고차 주파수 성분들(higher order frequency components)를 제거하기 위해 위상 고정 루프(PLL: phase locked loop)를 형성하는데 사용되는 도 23의 믹서를 도시한다.
도 24B는 모든 고차 주파수 성분을 제거하기 위해 버퍼(buffer)로 위상 고정 루프(PLL)를 형성하는데 사용되는 도 23의 믹서(mixer)를 도시한다.
도 25는 도 23의 멀티플라이어 및 믹서를 나타내는 등가 회로/블록 모델(block model)의 실시예를 도시한다.
도 26은 도 24A의 멀티플라이어 및 PLL을 나타내는 증폭기를 사용하는 등가 회로/블록 모델의 실시예를 도시한다.
도 27은 도 24A의 멀티플라이어 및 PLL을 나타내는 폴디드 캐스코드를 사용하는 등가 회로/블록 모델의 실시예를 도시한다.
도 28은 도 24B의 버퍼를 포함하는 멀티플라이어 및 PLL을 나타내는 폴디드 캐스코드를 사용하는 등가 회로/블록 모델의 실시예를 도시한다.
도 29는 도 24B의 버퍼를 포함하는 멀티플라이어 및 PLL을 나타내는 폴디드 캐스코드를 사용하는 저전압 동작(low voltage operation)을 위한 등가 회로/블록 모델의 실시예를 도시한다.
도 30A는 2f0에서 동작하는 전압 제어 발진기(VCO: voltage controlled oscillator)를 포함하는 PLL에 대한 루프 전압(loop voltage)의 생성을 준비하는 제1 스위치 구성(first switch configuration)을 도시한다.
도 30B는 멀티플라이어 회로 내 PLL에, 결정된 루프 전압을 인가하는(apply) 제2 스위치 구성을 도시한다.
도 31A는 4f0에서 동작하는 전압 제어 발진기(VCO)를 포함하는 PLL에 대한 루프 전압의 생성을 준비하는 제1 스위치 구성을 도시한다.
도 31B는 멀티플라이어 회로 내의 PLL에 결정된 루프 전압을 인가하기 위한 도 31A에 대한 제2 스위치 구성을 도시한다.
도 32는 도 31 및 도 32의 피드백 루프의 일 실시예를 도시한다.
도 33은 도 31 및 도 32의 피드백 루프의 다른 실시예를 도시한다.
도 34는 도 30 및 도 31의 루프 전압을 조정하는 다른 실시예의 순서도를 도시한다.
도 35는 도 30 및 도 31의 루프 전압을 조정하는 또 다른 실시예의 순서도를 도시한다.
앞의 도면에서, 같은 구성 요소 및 같은 성분은 같은 참조 번호로 식별될 수 있다.
신호의 코히어런트 분배(Coherent Distribution)를 위한 위상 가산기들(Phase Adders)의 사용
도 1은 미국 특허 제8,553,826호에 기술된 신호 분배 개념의 실시예를 나타낸다. 생성기(generator)(1-1)는 분배 네트워크(1-2) 및 분배 네트워크(1-3)와 같은 두 개의 트리 분배 네트워크들을 활성화시킨다(excites). S-클라이언트들(S-Clients)(1-4)가 위치한(sit) 모든 장소에서, 양자의 트리 네트워크를 통한 생성기로부터 각 S-Client로의 신호 이동 시간들(signal travel times)의 합(sum)이 동기화 소요 시간(synchronization flight time)이라고 하는 네트워크 상수(network constant)가 되도록 두 개의 트리 분배 네트워크들이 구축된다(constructed). S-클라이언트는, 동기화 소요 시간을 감지하고, 위상이 동기화 소요 시간의 함수(functions)인 전역 위상 코히어런트 신호들(globally phase coherent signals)를 생성한다.
도 1에서 생성기(1-1)에 의해 생성된 신호가 변조되지 않은 캐리어들(non-modulated carriers)(주기적 신호들(periodic signals))인 경우, S-클라이언트들은 전역 코히어런트 신호들(globally coherent signals)을 생성하기 위해, 두 개의 트리 분배 네트워크들에서 검출된 국부 신호들(local signals)의 위상들을 더하기만(add) 하면 된다. 도 2는 S-클라이언트 회로(S-Client circuit)의 구현을 나타낸다. 위상 가산기(2-3)는 제1 분배 트리(first distribution tree)의 분기(branch)(2-1) 및 제2 분배 트리의 분기(2-2)에서 이동하는(traveling) 신호의 위상을 더한다. 출력 신호(2-4)의 위상은 네트워크의 일정한 동기화 소요 시간(constant synchronization flight time)에 대응하는 상수(constant)이다.
도 2에서 위상 가산기(2-3)의 구현은 두 개의 트리 네트워크들에서 이동하는 신호가 단일 톤들(single tones)(정현파(sinusoidal))인 경우 개념적으로 간단하다. 이러한 경우, 위상 가산기는 단일 측 대역 아날로그 멀티플라이어(single-side-band analog multiplier)일 수 있다.
종래의 고주파 아날로그 멀티플라이어(Conventional High Frequency Analog Multipliers)에서의 위상 오차(Phase Errors)
트랜지스터 및 다이오드와 같은 능동 장치(Active devices)는 비선형 장치(non-linear devices)이다. 이러한 비선형 장치를 사용하는 통상적인 아날로그 멀티플라이어는 제1 입력 신호가 제2 입력 신호와 곱해질 때 상호 변조 왜곡(intermodulation distortion)을 생성한다. 상호 변조 왜곡은 이러한 두 개의 입력 신호들 각각의 고차 고조파들(higher order harmonics), 합 및 이들 입력 신호들의 주파수들 간의 차들(differences), 및 두 개의 입력 신호들의 주파수들 간의 합 및 차에 대한 정수 곱(integer multiples)을 생성한다. 아날로그 멀티플라이어는 일반적으로 두 개의 입력 신호들의 주파수의 합에 대응하는 곱 성분(product component)을 생성한다. 필터링 기술은 나머지 성분들(remaining components)을 모두 제거하고자 한다. 그러나, 필터링은 성분 모두를 제거할 수는 없다. 두 개의 입력 주파수들 간의 합 및 차에 대한 정수 곱의 일부는 거의 바람직한 곱 성분에 매우 가깝거나, 또는 최악의 경우 바람직한 곱 성분을 오버랩(overlaps)하는 결과 주파수(resultant frequency)를 구비할 수 있다. 종래의 아날로그 멀티플라이어들에 의해 생성된 상호 변조 왜곡의 이러한 성분들은 바람직한 곱 성분에서의 위상 오차를 도입한다.
곱 성분과 오버랩되거나 매우 가까운 상호 변조 성분은 스퍼(spurs)이고 곱 성분의 품질을 저하시킨다(degrade). 필터(filter)는 곱 성분에 가까운 이러한 상호 변조 성분 중 일부를 제거할 수 있다. 그러나 고차 필터에 대한 필요성을 요구하는 매우 급격한 응답(very sharp response)을 필요로 할 수 있지만, 필터는 대개 매우 고가이다. 두번째로, 이러한 필터는 그 자체 위상 오류(own phase error)를 야기한다. 바람직한 곱 성분과 오버랩하는 상호 변조 성분(intermodulation components)은 제거될 수 없으며 바람직한 곱 성분으로 위상 오차를 도입한다. 따라서, 스퍼를 형성하는 상호 변조 왜곡을 감소시키거나 또는 제거할 수 있는 개선된 선형 특성(linear characteristics)을 가진 아날로그 멀티플라이어는 매우 바람직할 것이다.
멀티플라이어의 다른 유형은 단일 측 대역 멀티플라이어(single side band multiplier)이다. 단일 측 대역 멀티플라이어는 이미지 제거(image rejection)를 사용하여 두 개의 입력 신호들의 주파수들 간 차의 상호 변조곱들(intermodulation product)을 제거한다. 제1 입력 신호는 90°로 위상 이동되고(phase shifted), 제1 아날로그 멀티플라이어에 커플링된다(coupled). 제2 입력 신호는 제1 아날로그 멀티플라이어에 커플링된다. 이들 두 개의 신호들은 다른 하나의 신호를 곱하고, 상하 측대역(upper and lower sidebands)을 포함하는 제1 아날로그 멀티플라이어의 결과 곱은 합 유닛(summing unit)에 커플링된다. 제1 입력 신호는 제2 아날로그 멀티플라이어에 커플링된다. 제2 신호는 90°로 위상 이동되고 제2 아날로그 멀티플라이어에 커플링된다. 이들 두 개의 신호들은 다른 하나의 신호를 곱하고, 상하측대역을 포함하는 제2 아날로그 멀티플라이어의 결과 곱은 합 유닛(summing unit)에 커플링된다. 이상적인 상황에서, 합 유닛은 이러한 성분들을 함께 결합하고(combines), 하측대역들(lower sidebands)은 서로를 상쇄시키는(canceling each other out) 180°로 다른 위상인 반면에, 상측대역 성분들(upper sideband components)은 같은 위상이고, 상기 결과를 제공하도록 함께 더해진다(add). 그러나 입력 신호는 유한한 대역폭을 가지며, 위상 이동 장치(phase shift devices)는 주파수의 함수인 유한한 대역폭에 걸쳐 전송 곡선(transfer curves)을 가진다. 이러한 유한한 대역폭에 걸쳐 단일 측대역 회로(single sideband circuit)의 동작(behavior)을 매칭시키는(match) 것은 어렵다. 이는 곱해진 신호에 위상 오차를 야기한다.
상호 변조곱(Intermodulation Products)
도 3A는 출력 노드(output node)(3-2)에서 결과 신호(resulting signal)를 생성하기 위해 및 의 2개의 주파수 톤들(frequency tones)을 믹스하는(mixes) 통상적인 아날로그 멀티플라이어(3-1)을 도시한다. 일반적으로 통상적인 아날로그 멀티플라이어는 비선형 영역(nonlinear region)에서 동작한다. 이러한 아날로그 멀티플라이어에서 이러한 장치의 바이어스(biasing)는 이러한 두 주파수 톤의 곱(multiplication)을 야기하여, 복수의 상호 변조곱들에 따라 바람직한 성분(desired component)을 생성한다. 곱 성분들(multiplication components) 중 하나의 곱 성분은 두 개의 입력 주파수 톤들의 합(summation)인 주파수 톤(frequency tone)이다. 다른 곱 성분은 두 개의 입력 주파수 톤들의 차(difference)인 주파수 톤이다. 이러한 성분에 더하여, 아날로그 멀티플라이어의 출력에서 생성되는 복수의 주파수 톤들이 있다. 이러한 주파수 톤은 수학식 1에 의해 표시된 두 개의 입력 주파수 톤들의 고차 고조파 간의 합 및 차를 포함한다. 아날로그 멀티플라이어의 비선형성(nonlinearity)으로 인해 출력 노드(3-2)의 신호는 수학식 1에 나타낸 바와 같은 두개의 입력들 간의 다양한 곱 인수(multiplicative factors)들의 합 또는 차 및 주파수 각각의 이러한 고차 항들(higher order terms)을 포함하는 주파수 톤 성분을 포함한다. 바람직한 주파수 톤은 바람직하지 않고, 바람직한 주파수 톤의 품질을 저하시키는 수반되는 성분이다.
도 3B는 2개의 동일한 주파수 톤( 및 )을 믹스하고(mixes), 출력 노드(3-3)에서 결과 신호를 생성하는 통상적인 아날로그 멀티플라이어(3-1)를 도시한다. 앞에서 언급했듯이, 이러한 아날로그 멀티플라이어는 비선형 영역에서 동작하며 이러한 두 개의 주파수 톤들의 곱(multiplication)은 복수의 상호 변조곱들에 따라 바람직한 성분을 생성한다. 통상적인 아날로그 멀티플라이어의 비선형성은 비선형 영역에서 동작하는 통상적인 아날로그 멀티플라이어 내 장치의 동작에 기인한다. 바람직한 곱 성분들 중 하나의 곱 성분은 단순히 두 입력 주파수 톤의 합인 주파수 톤일 수 있다. 다른 결과 성분(resulted component)은 두 입력 주파수 톤 간의 차이며, 이러한 경우에는의 DC 전압을 가지고, 여기서 및 는 두 입력 주파수 톤들의 위상들이다.
이러한 성분 외에도 아날로그 멀티플라이어의 출력 상에서 생성되는 많은 부가적인 주파수 톤들(additional frequency tones)이 있다. 이러한 주파수 톤들은 수학식 2에 의해 표시된 바와 같이 주파수 톤의 합 및 곱의 차로 구성되는 복수의 상이한 주파수 톤들을 포함한다. 아날로그 멀티플라이어의 비선형성으로 인해, 출력 노드(3-3)에서의 신호는 수학식 2에 나타낸 바와 같은 두 개의 입력들 간의 다양한 곱 인수들의 다른 합 또는 차 및 입력 주파수 톤 각각의 고차 항들을 포함하는 주파수 톤 성분을 포함한다.
바람직한 곱 성분은, M = N = 1 또는 일 때이고 통상적인 아날로그 멀티플라이어(3-1)에 의해 생성된 모든 나머지 성분은 바람직하지 않다. 아날로그 멀티플라이어에 의해 생성된 DC 전압은 동일한 주파수 톤의 각각의 위상의 함수이다. 또한, |M - N| = 2, 및 P = 2일 때의 상호 변조곱은 스퍼(spurs)이고, 동일한 주파수를 바람직한 주파수 항으로 가지는 때문에 감소되거나 제거될 필요가 있다. 이러한 스퍼의 일부는 위상 오차의 10°만큼 도입하는 바람직한 곱 성분 15 dB 아래에 위치될 수 있다. 선형 영역에서 동작하는 아날로그 멀티플라이어는 이러한 상호 변조곱의 생성을 상당히 최소화시킬 수 있다. 이러한 아날로그 멀티플라이어는 특히 상호 변조곱 및 스퍼의 진폭을 제거하거나 상당히 감소시킬 수 있는 경우에 바람직한 장치일 것이다.
삼극관 영역의 MOS 트랜지스터 특성
선형 특성(linear characteristics)을 가진 아날로그 멀티플라이어는 두 입력 주파수 신호들 간의 합 및 차의 정수 곱(integer multiples) 중 일부를 제거하거나 크기를 감소시킬 수 있다. 이러한 아날로그 멀티플라이어는 대체로 스퍼를 상당히 감소시킬 수 있거나 또는 제거할 수 있다. 이러한 선형 동작(linear behavior)을 가진 아날로그 멀티플라이어는 두 개의 입력 주파수 신호들이 서로 곱할 때 더 순수하거나(purer) 또는 더 이상적인 곱 성분을 제공할 것이다. 이러한 사양에 제시된 위상 가산기 회로의 한 실시예는 통상적인 멀티플라이어와 비교할 때 스퍼의 크기를 15dB로부터 30dB까지 감소시키고 위상 오차를 각각 10°로부터 1° 미만으로 감소시킨다.
도 4A는 MOS 트랜지스터의 IV(전류-전압(current-voltage)) 특성(4-1)을 도시한다. 통상적인 아날로그 멀티플라이어는 일반적으로 포화 영역(saturation region)(4-2)에서 MOS 트랜지스터를 동작시킨다. 포화 영역에서 동작되는 이러한 MOS 트랜지스터의 비선형성은 수학식 1 및 수학식 2에 제시된 상호 변조곱에 의해 표시된 바와 같이 명확하다.
그러나, 삼극관 영역(triode region)(4-3)은 실질적으로 선형 장치들로 동작할 수 있는 트랜지스터들을 제공한다. 삼극관 영역에서 동작하도록 바이어스되는 트랜지스터는 실질적으로 선형적으로 동작하는 아날로그 멀티플라이어를 생성한다. 도 4B는 삼극관 영역에서 MOS 장치의 동작을 설명하도록 구성된 MOS 장치(4-4)를 도시한다. 전압들(VQ, VG, 및 VB)은 상수이고, 삼극관 영역에서 트랜지스터(4-4)를 동작하도록 바이어스시킨다고(bias) 가정한다. MOS 장치(4-4)에서 흐르는 전류는 이제 수학식 3에 표시된 소스(source) 및 드레인(drain)에 인가되는 두 개의 가변 전압들(variable voltages)( 및 )의 함수이다. MOS 트랜지스터(4-4)의 게이트 전압이 일정한 경우, 장치(4-4)를 통하는 전류를 다음과 같이 나타낼 수 있다.
수학식 3에서의 각 함수는 다음의 수학식 4에서 표시된 바와 같이 테일러 급수 전개(Taylor series expansion)로 더 표현될 수 있다.
이때, 및 .
수학식 4를 수학식 3에 대입하면, 다음을 얻을 수 있게 된다.
소스(source) 및 드레인 단자(drain terminals)에 인가되는 가변 전압이 인 차동 성분(differential component)을 가지고, 이러한 등가 값들(equivalent values)을 수학식 5에 대입하여 다음과 같이 단순화시킨다고(simplifies) 하자.
수학식 6의 짝수 항들(even terms) 모두는 상쇄되어(cancel) 제로(cancel)가 된다는(go) 점을 유의해야 한다. 또한, 제3 차 홀수 성분(third order odd component)은 이 거의 제로와 동일하기 때문에 무시할 수 있다. 또한 모든 고차 홀수 계수들(higher order odd coefficients)는 보다 상당히 작으며, 무시될 수 있다. 이러한 항들을 제거하고, 가 트랜지스터를 정의하는 파라미터들 중 하나의 파라미터인 를 대입함으로써, 수학식 6은 다음과 같이 된다.
및 는 상수로 가정되기 때문에, MOS 장치(4-4)는 삼극관 영역(4-3)에서 선형 저항기(linear resistor)로 동작한다.
도 4C는 다음과 같이 수학식 8에 제시된 바와 같이 MOS 트랜지스터(4-4)의 게이트에 인가된 제2 가변 신호 전압()을 도입한다.
수학식 8을 수학식 7에 대입 및 단순화시키면, 다음과 같이 기준 곱 성분(reference product component) 및 누설 항(leakage term)의 2 개의 부분으로 구성된 수학식 9와 같이 MOS 장치(4-4)를 통하는 전류를 제공한다:
제1 항은 곱 생성(multiplication product)을 나타내는 의 기준 곱 성분이다. 제2 항은 누설 항 이며 MOS 장치(4-4)의 누설 성분을 나타낸다.
도 4D는 삼극관 영역에서 동작하는 아날로그 멀티플라이어로 구성된 MOS 장치(4-8)의 회로 모델 표현(circuit model representation)을 도시한다. 멀티플라이어(4-7)는 이상적인 곱에 대응하는 의 기준 곱 성분을 나타낸다. 증폭기(A)는 의 크기(magnitude)를 가지고, 누설 성분을 형성하기 위해 입력들 중 하나의 입력()을 곱한다. 합산기(summer)(4-6)는 이상적인 기준 곱 성분 및 누설 성분의 두 개의 항들을 결합한다(combines).
도 4C에 구성된 MOS 장치(4-4)는 삼극관 트랜지스터(triode transistor)이고, MOS 장치의 선형 특성을 활용하여 아날로그 멀티플라이어를 생성한다. DC 전압(VQ, VB, 및 VGO)는 삼극관 영역에서 트랜지스터의 동작을 바이어스시킨다. 제2 신호 전압()이 게이트에 커플링되는 반면에, 차동 신호 전압들( 및 )은 소스/드레인 단자에 커플링된다. 트랜지스터가 삼극관 영역에서 바이어스될 때, 삼극관 트랜지스터는 수학식 9에 기술된 전류를 생성한다.
도 4E는 삼극관 멀티플라이어(4-7)에서 톤들() 중 두 개의 동일한 주파수 톤들을 믹스하는 기준 곱 성분을 도시한다. 도 4E는 출력 노드(4-9)에서 상호 변조 성분(intermodulation components)의 집합(collection)을 제시한다. 삼극관 멀티플라이어에서, 트랜지스터는 MOS 장치가 선형 동작을 나타내는 도 4A의 삼극관 영역(4-3)에서 동작한다. 삼극관 멀티플라이어는 기준 곱 성분으로 알려진 두 개의 입력 주파수 톤들의 단순한 합인 주파수 톤을 생성한다. 다른 결과 성분은 DC 성분으로 알려진 두 개의 입력 주파수 톤들 간의 차이다. DC 성분은 및 가 두 개의 입력 주파수 톤들의 위상인 경우에, 와 동일한 DC 전압을 가진다. 짝수 고차 고조파 성분(even order higher harmonics components)(수학식 6 참조) 모두는 제로와 동일한 반면에, 제3 및 홀수 고차 성분에 대한 계수들은 기본적으로 제로이다. 따라서, 도 4E에서 삼극관 멀티플라이어(4-7)에 의해 생성된 고차 성분 모두는 기본적으로 제로이거나 또는 무시할 수 있다. 이에 따라, 도 4D 및 도 4E를 참조하여, 삼극관 트랜지스터는 2f0에서 곱 성분, f0에서 누설 성분, 및 DC 성분의 3 개의 성분들을 생성한다:. 기능적으로(functionally) 청구된 삼극관 트랜지스터는 N-채널(N-channel) 또는 P-채널 MOS 트랜지스터(P-channel MOS transistor)로 구현될 수 있다. 개시된 자료는 예시적이며 청구항의 범위를 제한하지 않고 예시하는 것으로 해석되어야 한다.
삼극관 멀티플라이어 구현
도 5는 N-채널 MOS 트랜지스터(M6)를 이용한 삼극관 트랜지스터를 포함하는 BiCMOS 차동 삼극관 멀티플라이어(BiCMOS differential triode multiplier)를 도시한다. 트랜지스터(M1, M2 및 M3)는 N-채널 MOS 트랜지스터이고, 트랜지스터(M4 및 M6)는 P-채널 MOS 트랜지스터이며, 트랜지스터(Q1 및 Q2)는 양극성 접합 트랜지스터(BJT: bipolar junction transistors)이다. 차동 삼극관 멀티플라이어는 VDD와 VSS의 전원 공급 장치(power supplies) 사이의 두 개의 회로 경로들(circuit paths) 또는 다리(legs)를 포함한다. 트랜지스터(M4)는 Q1의 컬렉터(collector)에 VDD를 커플링시키고, 트랜지스터(M2)는 차동 삼극관 멀티플라이어의 제1 다리(leg)를 형성하는 트랜지스터(Q1)의 이미터(emitter)에 VSS를 커플링시킨다. 트랜지스터(M5)는 Q2의 컬렉터에 VDD를 커플링시키고, 트랜지스터(M3)는 차동 삼극관 멀티플라이어의 제2 다리를 형성하는 트랜지스터(Q2)의 이미터(emitter)에 VSS를 커플링시킨다.
전류 소스 유닛(current source unit)(5-9) 내에 위치되는 트랜지스터(M2 및 M3)는, 각각 제1 다리와 제2 다리에 대한 전류(Ibias)를 제공하는 전류 소스(current sources)이다. 차동 부하 회로(current source unit)(5-1) 내에 위치되는 트랜지스터(M4 및 M5)는, 각각 차동 삼극관 멀티플라이어의 제1 다리 및 제2 다리에 대한 수동 부하(passive load)를 형성한다.
삼각 트랜지스터(M6)는 트랜지스터(Q1 및 Q2)의 이미터들에서 차동 증폭기의 두 개의 다리들을 커플링시킨다. M6의 게이트에 커플링된 노드(5-5)는 신호 전압(V2)을 수신하는 반면에, 삼극관 트랜지스터(M6)의 소스 및 드레인은 각각 Q1 및 Q2 양극성 접합 트랜지스터(BJT)의 베이스 접합부(base junctions)에 커플링된 노드(5-3 및 5-4)를 통해 V1의 차동 신호 전압을 수신한다. BJT의 베이스(bases)에서 V1의 인가된 차동 신호 전압은 각각 VBE 강하(drop)를 겪는다. V1의 차동 신호 전압 각각은 삼극관 트랜지스터(M6)의 소스 및 드레인에 인가되기 전에 이러한 전압 강하에 의해 아래로 이동된다(down shifted). 구체적으로 달리 명시하지 않는 한 이하에서, 삼극관 트랜지스터(M6)는 V1으로 지칭되는 "VBE 이동된 전압 V1(VBE shifted voltage V1)"에 신호 전압(V2) 배(times)를 곱한다(multiplies). 3 개의 트랜지스터들(이러한 경우 Q1, Q2 및 M6)의 트랜지스터 구성은 삼극관 인터페이스(triode interface)(5-2)를 형성한다. 트랜지스터(Q1 및 Q2)는 삼극관 트랜지스터를 차동 삼극관 멀티플라이어에 인터페이스로 연결한다(interface). 삼극관 인터페이스는 곱을 수행하는 회로 블록(circuit block)을 나타내며, 부하(load)(5-1) 및 전류 소스(5-9) 사이에 있다. DC 전압(VQ, VG, 및 VB)은 삼극관 영역에서 삼극관 트랜지스터의 동작을 바이어스시킨다. 이러한 DC 전압의 조정(Adjustment)은 또한 전체 회로의 이득(gain)을 제어한다.
V2의 V1배(times)의 곱은 도 5에 도시된 바와 같이, 수학식 9로 표현된 전류(I)를 삼극관 트랜지스터(M6)을 통해 흐르게 한다. 전류(I)는 차동 삼극관 멀티플라이어의 제1 다리에서 바이어스 전류(Ibias)에 부가하는(adds) 반면에, 동일한 전류(I)는 차동 삼극관 멀티플라이어의 다른 다리에서 바이어스 전류(Ibias)로부터 감한다(subtracts). 차동 삼극관 멀티플라이어의 각 다리는 차동 부하 회로(5-1)에 연결된다. 차동 삼극관 멀티플라이어는 차동 부하 회로에 걸쳐 다리들(5-6 및 5-7) 사이의 차동 출력 신호 전압(Vdiff)을 생성한다.
MOS 트랜지스터(M1)에 연결된 다이오드에서 전류(Iref)는 바이어스 전류(Ibias)를 조정한다. 전류 소스 유닛(5-9)에서 트랜지스터(M2 및 M3)는 차동 삼극관 멀티플라이어의 다리로 바이어스 전류(Ibias)를 미러링한다(mirror). 트랜지스터(M1)의 물리적 치수와 비교하여 트랜지스터(M2 및 M3)의 물리적 치수(physical dimensions)를 스케일링하는(scaling) 것은 삼극관 멀티플라이어 회로의 각 다리 내 Ibias 전류를 설정한다(sets). 전류(Iref)는 전류(Ibias)를 조정한다. 일반적으로, 차동 삼극관 멀티플라이어의 각 다리는 동일한 특성을 갖으며, 예를 들어 트랜지스터(Q1)는 Q2와 동일하고, 트랜지스터(M4)는 M5와 동일하다는 것 등이다.
차동 부하 회로(5-1)는 두 개의 다리들 간의 저항 분배기(resistor divider)(R1 및 R2) 네트워크에 의해 결정된 공통 모드 전압(common mode voltage)을 사용하며, 저항기들 사이의 이러한 공통 모드 전압을 차동 부하 회로(5-1) 내 P-채널 장치(P-channel devices)(M4 및 M5)의 각 게이트에 인가한다. 트랜지스터(M4 및 M5)의 이러한 셀프바이어싱(self-biasing)은 삼극관 멀티플라이어 회로에 대해 안정적인 부하(stable load)를 제공한다.
VQ 또는 VG의 DC 전압의 조정은 멀티플라이어의 이득을 변화시킨다(varies). 조정 후 VQ 또는 VG의 최종 바이어스 값들(final biasing values)은 트랜지스터가 삼극관 멀티플라이어로 동작하도록 삼극관 영역에서 삼극관 트랜지스터(M6)를 설정해야 한다.
상기 회로의 입력들은 (5-8 내의 상부 스펙트럼(top spectrum)에 도시된 바와 같이) 두 개의 신호 전압들(V1 및 V2)을 수신한다. 이 두 신호 전압 모두는 f0의 주파수에서 동작하고 있다. 삼극관 멀티플라이어 회로는 다음의 세 가지 성분들의 (5-8의 하부 스펙트럼(lower spectrum)에 도시된) 출력 스펙트럼을 생성한다: 2f0의 곱 성분, f0의 누설 성분, 및 DC 성분. 2f0의 곱 성분은 입력시 f0 에서 동작하는 두 개의 주파수 톤 신호들의 곱을 제공한다. f0의 누설 성분 및 DC 성분은 바람직한 곱 성분을 생성할 때 삼극관 멀티플라이어 회로의 출력 스펙트럼에서 바람직하지 않다. 후자의 섹션에서 기술된 회로 기술은 f0에서의 누설 성분 및 DC 성분을 제거한다.
삼극관 멀티플라이어 회로 내의 삼극관 트랜지스터는 짝수 차수 고조파를 제거하고 통상적인 아날로그 멀티플라이어와 비교할 때 홀수 차수 고조파를 최소화한다. 삼극관 영역에서 동작되는 트랜지스터는 더 낮아진 크기(lower magnitude)를 갖는 상호 변조 항을 생성하거나, 또는 항의 일부를 함께 제거한다. 이는 삼극관 멀티플라이어 회로가 통상적인 아날로그 멀티플라이어보다 더 낮아진 노이즈 층(lower noise floor)을 유지하면서 통상적인 아날로그 멀티플라이어에 비해 더 큰 증폭을 가질 수 있게 한다. 삼극관 멀티플라이어 회로는 Vdiff에서 더 큰 크기의 신호를 제공하면서 더 깨끗한(cleaner) 출력 신호를 제공한다. 삼극관 멀티플라이어 회로 및 통상적인 아날로그 멀티플라이어 사이의 유효 노이즈 층(effective noise floor)의 차는 15dB 만큼이나 될 수 있다.
도 6은 MOS 트랜지스터(M7 및 M8)를 제외하고 도 5에 제공된 것과 유사한 차동 삼극관 멀티플라이어가 각각 BJT 트랜지스터(Q1 and Q2)를 대체한 것을 도시한다. 트랜지스터(M7 및 M8)는 트랜지스터(M7 및 M8)의 소스 전압(VGS)으로 게이트에 의한 V1의 인가된 입력 신호 전압을 이동시킨다(shift). 3 개의 트랜지스터들(이러한 경우에 M7, M8 및 M6)의 트랜지스터 구성은, 이전과 동일한 구성을 가지며, 또한 삼극관 인터페이스 (5-2)를 형성하는 것으로 간주된다. 삼극관 인터페이스의 본 개시의 또다른 구성이 (도시된) MOS 트랜지스터로 BJT를 대체할 수 있거나, 또는 전계 효과 트랜지스터(FET: field effect transistor), 쇼트키 트랜지스터(Schottky transistor), 달링턴 트랜지스터(Darlington transistor), 절연 게이트 양극성 트랜지스터(insulated gate bipolar transistor), 접합 전계 효과 트랜지스터(junction field effect transistor) 등과 같은 다른 유사한 반도체 장치(comparable semiconductor device)로 대체할 수 있다는 것을 본 기술 분야의 당업자가 이해할 것이다. 그러나, 삼극관 트랜지스터(M6)는 MOS 특성을 표시하는(displays) 장치이어야 한다.
N-채널 MOS 트랜지스터(M6)의 이상적인 곱은 삼극관 트랜지스터에 대한 적합한 또다른 실시예로서 P-채널 MOS 장치에 의해 구현될 수 있다. P-채널을 삼극관 멀티플라이어로 사용하는 회로의 한 실시예는, 그 컴플리멘터리 값들(complimentary values)로 대체되는 삼극관 멀티플라이어 회로 내의 삼극관 인터페이스의 나머지 성분들을 요구할 수 있다.
5-8 내 상부 스펙트럼에 도시된 바와 같이, 주파수 f0에서 2개의 동일한 주파수 톤 신호들(V1 및 V2) 각각은, 도 6에서 회로의 입력에 인가된다. 삼극관 멀티플라이어는 다음의 3 개의 성분들의 출력 스펙트럼(5-8의 하부 스펙트럼에 도시됨)을 생성한다: 2f0의 곱 성분, f0의 누설 성분, 및 DC 성분. 2f0의 곱 성분은 f0에서 두 주파수 톤의 곱을 제공한다. f0 의 누설 성분 및 DC 성분은 삼극관 멀티플라이어에서 바람직하지 않다. 다양한 회로 기술 실시예는 후자의 섹션에서 설명한 바와 같이 이러한 성분들을 제거한다.
도 7은 도 5 및 도 6에 도시된 차동 삼극관 멀티플라이어 회로 모두에 대한 블록도를 도시한다. 차동 부하 회로(5-1)는 삼극관 인터페이스(5-2)를 VDD에 커플링시킨다. 전류 소스 유닛(7-3)은 삼극관 인터페이스(5-2)를 VSS에 커플링시킨다. Ibias의 전류를 각각 공급(sourcing)하는 전류 소스 심볼(current source symbols)(7-1 및 7-2)은, 도 5 및 도 6에 도시된 멀티플라이어의 전류 소스 유닛(5-9) 내 트랜지스터(M2 및 M3)를 나타낸다. 이러한 도면은 5-1내의 공통 모드 차동 부하 회로(common mode differential load circuit)를 도시한다. 언급된 공통 모드 차동 부하 회로의 선택은 예를 들어 저항성(resistive) 또는 반응성(reactive) 성분을 포함하는 부하와 같이 본 기술 분야에 알려진 다른 적합한 선택을 배제하지 않는다.
노드(5-3 및 5-4)는, 노드(5-3)에 인가되는 +V1의 AC 신호 및 노드(5-4)에 인가되는 -V1의 AC 신호를 가지는 차동 입력을 형성하며, 즉 상기 AC 신호는 상기 노드(5-3)에 인가되는 AC 신호와 180°로 다른 위상이다. 다른 AC 신호(+V2)는 노드(5-5)에 인가된다. 삼극관 인터페이스(5-2)는, 각각 노드(5-3 및 5-4)에 인가되는 V1의 단일 전압과 V2의 단일 전압을 곱한다(multiplies). 다리(5-6)은 전류(Ibias + I)를 전달하는(carries) 반면에 다리(5-7)은 전류(Ibias - I)를 전달한다. 노드(5-3 및 5-4)에 인가되는 V1의 신호 전압의 극성(polarity)을 반전하면(Reversing) 다리(5-6)에서 흐르는 전류가 전류(Ibias - I)를 전달하게 할 수 있는 반면에, 다리(5-7)는 전류(Ibias + I)를 전달할 수 있다. 차동 신호 전압(Vdiff)은 차동 부하 회로와 삼극관 인터페이스 사이에 위치한 두 다리(5-6 및 5-7) 사이에 형성된다. (주의: 노드(5-3 및 5-4)으로 표시되는 두 개의 입력은 노드(5-3)으로 표시되는 제1 입력 라인과 노드(5-4)로 표시되는 제2 입력 라인을 가지는 멀티플라이어 회로의 차등 입력으로 지칭될 수도 있다.)
도 5, 도 6 및 도 7의 차동 삼극관 멀티플라이어는 다음에 논의될 "더블-평형형(double-balanced)" 차동 삼극관 멀티플라이어와 비교하여 "단일-평형형(single-balanced)"으로 지칭될 것이다.
누설 성분 제거(Eliminating the Leckage Component)
삼극관 인터페이스(5-2)는 다음의 3 개의 성분들의 출력 스펙트럼을 생성한다: 2f0의 곱 성분, f0의 누설 성분, 및 DC성분.2f0의 곱 성분은 입력에 인가되는 f0의 두 주파수 톤의 곱을 제공한다. f0의 누설 성분 및 DC 성분은, 최종 바람직한 결과가 2f0의 기준 곱 성분인 경우 삼극관 멀티플라이어 회로에서 바람직하지 않다. 도 8A는 부가적인 삼극관 인터페이스가 f0의 누설 성분을 제거하기 위해 도 7의 블록도에 부가된 경우의 삼극관 멀티플라이어의 블록도를 도시한다. 점선 블록(dotted block) 내부에 도시 된 두 개의 삼극관 인터페이스(5-2a 및 5-2b) 및 부하 회로에 커플링하는 두 개의 삼극관 인터페이스의 다리들을 상호연결하는(interconnecting) 네트워크의 조합은 더블-평형형 삼극관 인터페이스(double-balanced triode interface)(8-7)를 형성한다.
더블-평형형 삼극관 인터페이스 구성은 두 개의 삼극관 인터페이스 회로가 상호 연결되어 그 출력이 병렬로 연결됨(즉, 노드(8-3)에 노드(5-6)가 연결되고 노드(84)에 노드(5-7)이 연결됨)을 의미하는 반면에, 입력은 반전된 방식(reversed fashion)으로 연결된다(즉, 노드(5-3a)는 노드(5-4b)에 연결되고 노드(5-4a)는 노드(5-3b)에 연결됨). 또한, 삼극관 인터페이스 회로(5-2a)의 노드(5-5a) 및 삼극관 인터페이스 회로(5-2b)의 노드(5-5b)는, 노드(5-5b)에 인가되는 AC 신호와 180°로 다른 위상인, 노드(5-5a)에 인가되는 AC 신호(즉, +V2 대 -V2)를 가지는 더블 평형형 삼극관 인터페이스에 대한 차등 입력을 나타낸다.
차동 출력 전압(Vdiff)은 제1 출력 노드(8-1)의 제1 AC 성분, 제2 출력 노드(8-2)의 제2 AC 성분, 및 공통 모드 DC 전압을 포함한다. 제1 AC 성분은 제2 AC 성분으로부터 실질적으로 180°로 위상 이동된다(phase shifted). 두 AC 성분 모두는 실질적으로 동일한 DC 전압을 포함한다. 유사하게, 차동 입력 전압(V1)은 제1 입력 노드(5-3a) 상의 제1 AC 성분, 제2 출력 노드(5-4a) 상의 제2 AC 성분, 및 공통 모드 DC 전압(VQ)을 포함한다. 제1 AC 성분은 제2 AC 성분으로부터 실질적으로 180°로 위상 이동된다. 두 AC 성분 모두 실질적으로 동일한 DC 전압(VQ)을 포함한다. 마지막으로, 차동 입력 전압(V2)은 제1 입력 노드(5-5a) 상의 제1 AC 성분, 제2 입력 노드(5-5b) 상의 제2 AC 성분, 및 공통 모드 DC 전압(VG)을 포함한다. 제1 AC 성분은 제2 AC 성분으로부터 실질적으로 180°로 위상 이동된다. 두 AC 성분 모두 실질적으로 동일한 DC 전압(VG)을 포함한다.
삼극관 인터페이스(5-2a)는, 노드(5-3a)에 인가된 V1의 양의 신호 전압 및 노드(5-4a)에 인가된 V1의 음의 신호 전압(negative signal voltage) 둘 모두와 노드(5-5a)의 V2의 양의 신호 전압(positive signal voltage)을 곱한다. 수학식 9를 사용하여, 다리(5-6)는 의 전류를 전달하는 반면에 다리(5-7)는 의 전류를 전달하는 것을 알 수 있다. 제2 삼극관 인터페이스(5-2b)는, 노드(5-3b)에 인가된 V1의 음의 신호 전압 및 노드(5-4b)에 인가된 V1의 양의 신호 전압 둘 모두와 노드(5-5b)의 V2의 음의 신호 전압을 곱한다. 다리(8-3)는 의 전류를 전달하는 반면에, 다리(8-4)는 의 전류를 전달한다. 다리 (5-6)의 전류는 다리 (8-3)의 전류와 결합하여, 다리(8-5)에서 전류 를 형성한다. 수학식 9는 누설 성분이 상쇄되는 반면에 곱 성분은 양의 진폭(positive amplitude)으로 두 배가 되는(doubles) 것을 보여준다. 다리(5-7)의 전류는 다리(8-4)의 전류와 결합하여 다리(8-6)에서 전류 를 형성한다. 수학식 9는 누설 성분이 상쇄되는 반면에 곱 성분은 음의 진폭(negative amplitude)으로 두 배가 되는(doubles) 것을 보여준다. 또한, (f0 - f0)에서 두 개의 단일 주파수 톤의 곱 결과는 회로의 2 개의 출력(8-1 및 8-2) 각각에 DC 성분이 부가되게 한다. Vdiff 출력은 8kV1V2의 바람직한 피크-대-피크 차 신호(peak-to-peak difference signal)와 각 출력에 인가된 동일한 DC 성분을 더하여 포함한다. DC 성분은 V1 및 V2 사이의 위상 차(phase difference)의 함수이다.
도 8B는 도 8A에서 회로의 입력 및 출력 스펙트럼 (8-3)을 도시한다. 상부 파형의 입력 스펙트럼은 입력(V1 및 V2) 모두에 인가되는 f0의 오버래핑되는 주파수 톤(overlapping frequency tones)을 보여준다. 하부 파형은DC 성분이 남아 있는 동안 f0의 누설 성분(8-4)을 제거하는 것을 보여준다. 도 8A의 더블-평형형 차동 삼극관 멀티플라이어가 도 1의 네트워크를 위한 위상 가산기(Phase Adder)로 사용될 때, 더블-평형형 차동 삼극관 멀티플라이어가 분배 트리 네트워크(distribution tree network) 내 한 위치에서 분배 트리 네트워크 내 다른 위치로 커플링함에 따라 DC 성분은 변한다. 이러한 DC 성분의 변화(variation)는 2f0에서 기준 곱 성분의 추출(extraction)을 더 어렵게 하는데, 이는 곱 결과의 공통 모드 전압의 변화가 클 수 있기 때문이다.
도 9는 도 8A의 블록도 성분이 등가 회로도(equivalent circuit schematics)로 대체될 때의 일 실시예를 나타낸다. 차동 부하 회로(5-1)는 두 개의 다리들 간의 저항 분배기(resistor divider)(R1 및 R2) 네트워크에 의해 결정된 공통 모드 전압(common mode voltage)을 사용하며, 저항기들 사이의 이러한 공통 모드 전압을 차동 부하 회로 내 P-채널 장치(P-channel devices)(M4 및 M5)의 각 게이트에 인가한다. 트랜지스터(M4 및 M5)의 이러한 셀프바이어싱(self-biasing)은 더블-평형형 차동 삼극관 멀티플라이어 회로에 대해 안정적인 부하(stable load)를 제공한다.
삼극관 인터페이스(5-2a 및 5-2b) 둘 모두는 MOS 트랜지스터를 사용하여 더블-평형형 삼극관 인터페이스의 회로 구성을 형성한다. 예를 들어, 삼극관 인터페이스(5-2a)는 MOS트랜지스터(M7, M8 및 M6)를 포함하는 반면에, 삼극관 인터페이스(5-2b)는 MOS 트랜지스터(M10, M11 및 M9)를 포함한다. 트랜지스터(M7 및 M8)는 게이트에 의해 트랜지스터(V1)의 인가된 입력 신호 전압을 트랜지스터(M6)로 이동시켜(shift), 트랜지스터(M7 및 M8)의 전압(VGS)을 공급한다(source). 트랜지스터(M10 및 M11)는 게이트에 의해 트랜지스터(V1)의 인가된 입력 신호 전압을 트랜지스터(M9)로 이동시켜, 트랜지스터(M10 및 M11)의 전압(VGS)을 공급한다.
DC 성분 제거
도 10A는 더블-평형형 차동 삼극관 멀티플라이어에 의해 생성된 DC 성분을 제거하는 일 실시예를 나타내며, 이는 삼극관 멀티플라이어가 분배 트리 네트워크(2-1)의 신호에 커플링되는 위치의 함수이다.
도 10A의 삼극관 멀티플라이어 구성은 앞에서 논의한 바와 같이 f0의 누설 성분을 제거하는 출력 스펙트럼을 생성한다. 그러나, DC 성분은 또한 2f0에서 바람직한 곱 성분을 수반한다. DC 성분을 제거하는 일 실시예는 도 10A에 도시된 바와 같이 삼극관 멀티플라이어의 출력 노드에 AC 커플링된 회로(AC coupled circuit)(10-1)를 배치하는 것이다. 하이 패스 AC 커플링된 회로(high pass AC coupled circuit)는 DC 성분을 제거하면서, 2f0에서 바람직한 곱 성분이 두 개의 출력 노드(10-2 및 10-3)로 전달되어(pass) 노드(10-2 및 10-3)에서 결과 신호(Vdiff)를 제공한다.
도 10B는 도 10A의 회로에 대한 입력 및 출력 스펙트럼(10-4)을 도시한다. 상부 파형(top waveform)의 입력 스펙트럼(input spectrum)은 V1 및 V2 에 인가되는 f0의 두 개의 오버랩 주파수 톤을 보여준다. 하부 파형은 앞에서 논의한 바와 같이 더블-평형형 삼극관 인터페이스 구성으로 인해 f0에서의 누설 성분의 제거(8-4)를 나타낸다. AC 커플링된 회로는 하부 스펙트럼 플롯(lower spectrum plot)의 영역(10-5) 내에 도시된 바와 같이 출력에서 DC 성분을 제거한다. 2f0의 곱 성분은 도 10A에서 출력 노드(10-2 및 10-3)에서 발견된다(found).
도11은, 노드(8-1 및 8-2) 상에서 의 DC 성분을 차단하기(block) 위해 커플링하는 커패시터(C1 및 C2)를 사용하는 AC 커플링된 회로의 일 실시예를 도시한다. 커패시터(C1)는 AC 성분을 노드(8-1)로부터 노드(11-2)로 커플링한다. 커패시터(C2)는 AC 성분을 노드(8-2) 로부터 노드(11-3)으로 커플링한다. 노드 (11-2 및 11-3)은 2f0에서 바람직한 곱 성분을 수신한다. 차동 증폭기(11-1)은 노드(12-2 및 11-3)에서 신호를 증폭시키고, 노드(10-2 및 10-3)에서 결과 신호 출력을 생성한다. 실리콘 기판 상에서 제조된 커플링하는 커패시터(C1 및 C2) 각각은 C3 및 C4 의 연관된 기생 커패시터(parasitic capacitor)를 구비한다. 기생 커패시터는 커플링된 AC 신호의 일부를 기판으로 누설한다(leak). 연관된 기생 커패시터와 함께 커플링하는 커패시터는 전압 분배기(voltage divider)를 형성하고, 2f0의 바람직한 곱 성분의 차동 증폭기(differential amplifier)(11-1)로의 전송(transfer)을 감소시킨다. 따라서, 이러한 정전용량 커플링 네트워크(capacitive coupling network)의 효율은 대응하는 기생 커패시터에 대한 커플링한 커패시터의 비율(ratio)에 따라 달라진다. 최소한의 기생 정전용량(parasitic capacitance)을 가진 커플링 네트워크(coupling network)는 전송의 효율성을 증가시킨다. 커플링하는 커패시터의 언급된 AC 커플링된 회로의 선택은, AC 성분을 전송하지만 DC 성분을 차단하도록 구성된 임의의 다른 반응성 성분(reactive component) 또는 이러한 성분들의 조합과 같이 해당 기술 분야에 알려진 다른 적합한 선택을 배제하지 않는다.
도 12는 주파수 차 성분(frequency difference component) 으로 인하여 DC 성분을 보상하기(compensate) 위한 실시예의 블록도를 도시하며, 이는 위상 가산기의 일 실시예인 삼극관 멀티플라이어가 분배 트리 네트워크의 신호에 커플링하는 경우에 관한 위치의 함수로 변한다. 도 11에 제시된 바와 같이 커플링하는 커패시터를 사용하여 DC 성분을 제거하는 대신에, 피드백 기술은 각 출력 노드 상의 DC 성분을 조정하여 Vbias의 미리 결정된 값으로 DC 성분을 일정하게 유지한다. 예를 들어, 차동 증폭기(12a-2), 로우 패스 필터(low pass filter)(12-1a) 및 P-채널 트랜지스터(M12)로 구성된 피드백 회로는 출력(8-1)에 연결된다. 차동 증폭기(12-2a)는 기준 전압(Vbias)을 수신하고, 출력(8-1)에서 신호를 샘플링한다(samples). 차동 증폭기의 출력은 로우 패스 필터(12-1a)로 필터링되고(filtered) P-채널 트랜지스터(M12)에 인가된다. 트랜지스터(M12)는 출력 노드(8-1)에서 신호의 전압을 조정한다. 이러한 피드백 루프(feedback loop)는 고정 기준 전압(fixed reference voltage)(Vbias)에서 출력 노드의 전압의 DC 성분을 유지한다.
유사하게, 차동 증폭기(12-2b)는 동일한 기준 전압(Vbias)을 수신하고, 출력 노드 (8-2)의 신호를 샘플링한다. 차동 증폭기의 출력은 로우 패스 필터(12-1b)로 필터링되고, P-채널 트랜지스터(M13)에 인가된다. 트랜지스터(M13)는 출력 노드(8-2)를 VDD에 커플링한다. 이러한 피드백 루프는 출력 노드(8-2)의 전압을 Vbias로 조정한다. 각 출력 노드( 8-1 및 8-2)는 Vbias의 전압으로 설정된 DC 성분을 가진다.
노드(8-1 및 8-2) 사이의 출력 신호는 2f0에서 바람직한 곱 성분 및 이러한 DC 성분을 포함한다. DC 성분은 삼극관 멀티플라이어, 또는 위상 가산기의 이러한 실시예가 분배 트리 네트워크의 신호로 커플링하는 경우와는 독립적으로 일정하게 유지된다. 위상 가산기는 분배 트리 네트워크로 다른 위치로 커플링함에 따라, 피드백 루프는 DC 성분을 조정하여 위치와 독립적으로 일정하게 유지된다. 피드백 루프 기술은 연관된 DC 성분이 삼극관 멀티플라이어가 분배 신호의 네트워크에 커플링하는 경우와 독립적으로 일정하게 유지되기 때문에, 2f0에서 바람직한 곱 성분을 추출하게 한다.
도 13은 도 12의 블록도를 DC 성분을 조정하는 피드백 기술을 사용하는 일 실시예를 나타내는 회로도로 대체한다. 차동 부하 회로 (5-1)은 전류 미러(M15 및 M16) 사이에 커플링된 부하 요소(load element)(13-1)를 포함하는 다른 회로 실시예로 대체된다. 다이오드 연결 트랜지스터(diode connected transistor) M14는 기준 전류(Iref)를 제공하고, 노드(A)에서 생성된 전압은 전류 미러(M15 및 M16)에 인가된다. 저항기 또는 저항(resistance)으로 구성된 트랜지스터와 같은 부하 요소(13-1)는 두 출력 노드(8-1 및 8-2)를 커플링한다.
노드(8-1)에 커플링된 피드백 루프에 대한 설명은 다음과 같다. 고이득 차동 증폭기(high gain differential amplifier)(13-2a)는 출력 노드(8-1) 및 기준 전압(Vbias)에 커플링된다. 차동 증폭기의 출력은 R3 및 C5에 의해 형성된 로우 패스 필터에 커플링된다. P-채널 트랜지스터(M12)는 출력 노드(8-1)을 VDD에 커플링한다. 로우 패스 필터의 출력은 트랜지스터(M12)의 게이트에 커플링되고, 출력(8-1)에서 전압을 Vbias 로 조정하는 피드백 루프를 형성한다. 노드(8-1)의 전압이 Vbias를 초과할 경우, 차동 증폭기의 출력의 전압이 증가한다. RC 네트워크는 이러한 신호를 트랜지스터(M12)의 게이트로 전달하여 트랜지스터(M12)의 전도도(conductivity)가 감소한다. 이는 M12의 전류를 감소시키고, 노드(8-1)의 전압이 저하되게 한다. 노드(8-1)의 전압은 전압(Vbias)에 근접한다(approaches). 유사하게, 노드(8-1)의 전압이 Vbias보다 미만일 경우, 차동 증폭기의 출력에서 전압이 감소한다. RC 네트워크는 이 신호를 M12의 게이트로 전달하여 트랜지스터(M12)의 전도도가 증가한다. 이는 M12 의 전류를 증가시키고, 노드(8-1)의 전압이 상승되게 한다. 노드(8-1)의 전압은 차동 증폭기(13-2a)의 이득이 높은 경우, 전압(Vbias)에 근접한다. 실제로 노드(8-1)의 전압은 전압(Vbias)에 매칭된다(matches).
유사하게, 다른 출력 노드(8-2)에 대해, 고이득 차동 증폭기(13-2b)는 다른 출력 노드(8-2) 및 동일한 기준 전압(Vbias)에 커플링된다. 차동 증폭기의 출력은 R4 및 C6에 의해 형성된 로우 패스 필터에 커플링된다. P-채널 트랜지스터(M13)는 출력 노드(8-2)을 VDD에 커플링한다. 로우 패스 필터의 출력은 트랜지스터(M13)의 게이트에 커플링되고, 노드(8-2)의 전압이 전압(Vbias)에 매칭될 때까지, 출력 노드(8-2)에서 전압을 Vbias 로 조정하는 제2 피드백 루프(second feedback loop)를 형성한다.
노드 (8-1 및 8-2) 사이에 형성된 차동 출력 신호(Vdiff)는 2f0의 바람직한 곱 성분, 및 삼극관 멀티플라이어가 분배 트리 네트워크의 신호에 커플링되는 경우와 독립적으로 일정한 DC 성분을 포함한다. DC 성분은 삼극관 멀티플라이어가 분배 트리 네트워크의 신호로 커플링되는 경우와 독립적인 피드백 루프로 인해 일정하게 유지된다. 상기 특징(feature)은, 연관된 DC 성분이 삼극관 멀티플라이어, 또는 위상 가산기의 이러한 실시예가 분배 신호의 네트워크에 커플링하는 경우와 독립적으로 일정하게 유지되기 때문에, 2f0의 바람직한 곱 성분을 추출하게 한다.
도 14는 회로의 출력 노드에서 DC 성분의 전압을 조정하는 피드백 기술의 또 다른 실시예를 도시한다. 고이득 차동 증폭기(14-1a)는 출력 노드(8-1) 및 Vbias 의 기준 전압에 커플링된다. 차동 증폭기의 출력은 로우 패스 필터(14-2a)에 인가된다. N-채널 트랜지스터(M18)는 삼극관 인터페이스(5-2a)의 한 다리에 전류를 제공하는 전류 소스(7-1a)와 병렬로 배치된다. 제2 N-채널 트랜지스터(M17)는 삼극관 인터페이스(5-2a)의 다른 다리에 전류를 제공하는 전류 소스(7-2a)와 병렬로 배치된다. 로우 패스 필터(14-2a)는 트랜지스터(M18 및 M17)의 게이트를 구동한다(drives). 로우 패스 필터의 출력은 트랜지스터(M18)의 게이트에 커플링되고, 출력(8-1)의 전압을 조정하는 제1 셀프-피드백 루프(first self-feedback loop)를 형성한다.
유사하게, 다른 출력 노드(8-2)에 대해, 고이득 차동 증폭기(14-1b)는 출력 노드(8-2) 및 Vbias의 동일한 기준 전압 중 하나에 커플링된다. 차동 증폭기의 출력은 로우 패스 필터(14-2b)에 인가된다. N-채널 트랜지스터(M20)는 전류 소스(7-2b)와 병렬로 배치되는 반면에, 다른 N-채널 트랜지스터(M19)는 삼극관 인터페이스(5-2b)와 연관된 다른 전류 소스(7-1b)와 병렬로 배치된다. 로우 패스 필터(14-2b)는 트랜지스터(M19 및 M20)의 게이트를 구동한다. 로우 패스 필터의 출력은 트랜지스터(M20)의 게이트에 커플링되고, 출력 노드(8-2)의 전압을 조정하는 제2 셀프-피드백 루프를 형성한다.
제1 및 제2 피드백 루프는 크로스-피드백 루프들(cross-feedback loops)을 통해 서로 상호 작용한다(interact). 제1 피드백 루프 트랜지스터(M17)는 출력 노드(8-2)의 전압을 제어하는 제2 셀프-피드백 루프에 영향을 미치는 전류 소스(7-2a)를 증대시킨다(augments). 동시에 제2 피드백 루프 트랜지스터(M19)는 출력 전압(8-1)을 제어하는 제1 셀프-피드백 루프에 영향을 미치는 전류 소스(7-1b)를 증대시킨다. 셀프-피드백 및 크로스-피드백 루프는 결국 Vbias 의 DC 전압에서 출력 전압 및 노드(8-1 및 8-2)를 안정화하고 유지한다.
노드(8-1및 8-2) 사이의 출력 신호는 2f0의 바람직한 곱 성분 및 공통 DC 전압(common DC voltage)을 포함한다. 노드(8-1및 8-2)의 공통 전압은 피드백 루프에 의해 결정된 Vbias 의 DC 성분을 포함한다. 노드(8-1및 8-2)의 DC 전압은 삼극관 멀티플라이어, 또는 위상 가산기의 이러한 실시예가 분배 트리 네트워크의 신호에 커플링하는 경우와 독립적으로 일정하다. 2f0의 바람직한 곱 성분은, DC 성분이 위치(position)에 독립적으로 일정하게 유지될 때, 노드(8-1및 8-2) 사이의 출력 신호에서 추출될 수 있다. 도 15는 그 대응하는 회로도로 차동 증폭기(14-1)의 차동 부하 회로(differential load circuit)(5-1), 로우 패스 필터(14-2), 및 삼극관 인터페이스(5-2)의 블록도를 대체한다.
도 16은 도 15에 기술된 크로스 피드백 루프를 제거하는 실시예를 도시한다. 고이득 차동 증폭기(15-1a)는 출력 노드(8-1) 및 Vbias 의 기준 전압에 커플링된다. R5 및 C7를 포함하는 로우 패스 필터는 2개의 N-채널 트랜지스터(M18 및 M19)의 게이트에 차동 증폭기의 출력을 커플링한다. 트랜지스터(M18)는 전류 소스(7-1a)와 병렬로 배치되는 반면에, 트랜지스터(M19)는 다른 전류 소스(7-1b)와 병렬로 배치된다. 트랜지스터(M18 및 M19)는 전류를 전류 소스(7-1a 및 7-1b)에 보충한다(supplement). 이러한 전류 소스 둘 모두는 부하 내 공통 출력 노드(8-1)을 공유한다. 이러한 제1 피드백 루프는 Vbias 의 전압과 매칭하도록 출력(8-1)의 전압을 조정한다.
유사하게, 다른 출력 노드(8-2)에 대해, 고이득 차동 증폭기(15-1b)는 출력(8-2) 및 Vbias 의 기준 전압 중 하나에 커플링된다. R6 및 C8를 포함하는 로우 패스 필터는 2개의 N-채널 트랜지스터(M20 및 M17)의 게이트에 차동 증폭기의 출력을 커플링한다. 트랜지스터(M20)는 전류 소스(7-2b)와 병렬로 배치되는 반면에, 트랜지스터(M17)는 다른 전류 소스(7-2a)와 병렬로 배치된다. 트랜지스터(M20 및 M17)는, 출력(8-2)의 전압을 조정하는 제2 피드백 루프를 형성하기 위해 전류 소스(7-2b 및 7-2a)의 전류를 보충한다. 피드백 루프의 이러한 실시예는 도 14 및 도 15의 크로스 피드백 루프를 제거한다.
노드(8-1및 8-2) 사이의 출력 신호는 2f0의 바람직한 곱 성분, 및 삼극관 멀티플라이어가 분배 트리 네트워크의 신호에 커플링되는 경우와 독립적인 DC 성분을 포함한다. 2f0의 바람직한 곱 성분은 DC 성분이 위치와 독립적으로 일정하게 유지될 때 쉽게 추출될 수 있다.
도 17은 폴디드 캐스코드(folded cascode)(17-1)에 커플링되는 더블-평형형 삼극관 인터페이스(8-7) 및 전류 소스 유닛(7-3)의 도면을 나타낸다. 폴디드 캐스코드는 더블-평형형 삼극관 인터페이스에 대한 부하를 제공하고, 노드(17-2 및 17-3)에서 더블-평형형 삼극관 인터페이스로부터 신호를 증폭시킨다. 증폭된 신호는 폴디드 캐스코드의 출력(17-4)에서 사용할 수 있다.
도 18은 폴디드 캐스코드(17-1)의 회로도를 나타낸다. 폴디드 캐스코드는 두 개의 직렬 연결 트랜지스터(series connected transistors)의 스택(stacks)을 포함한다. 제1 스택은 P-채널 트랜지스터(M21 및 M22) 및 N-채널 트랜지스터(M23 및 M24)로 구성된다. 제2 스택은 P-채널 트랜지스터(M25 및 M26) 및 N-채널 트랜지스터(M27 및 M28)로 구성된다. 바이어스 블록(biasing block)(미도시)은 전압(Vdc1, Vdc2, 및Vdc3)을 제공한다. P-채널 트랜지스터(M22 및 M26)은 전압(Vdc2)에 의해 바이어스되는 캐스코드 트랜지스터(cascode transistors)이다. P-채널 트랜지스터(M21 및 M25)는 더블-평형형 삼극관 인터페이스(8-7) 및 두 개의 스택들에서 두 개의 P-채널 트랜지스터(M22 및 M26)에 전류 소스를 제공한다. M21에 의해 제공되는 전류는 두 개의 삼극관 인터페이스 회로들의 좌측 다리들 및 폴디드 캐스코드 증폭기의 좌측 다리(즉, 트랜지스터(M22)) 사이에서 분할되거나 또는 이들에 의해 공유되며, M25에 의해 제공된 전류는 두 개의 삼극관 인터페이스 회로들의 우측 다리들 및 폴디드 캐스코드 증폭기의 우측 다리(즉, 트랜지스터(M26)) 사이에서 분할되거나 또는 이들에 의해 공유된다. N-채널 트랜지스터는 캐스코드 전류 미러(cascode current mirror)를 형성한다. N 채널 트랜지스터(M23 및M27)는 전류 미러의 캐스코드 성분을 형성한다. 전압(Vdc1)은 트랜지스터(M23 및M27)를 바이어스한다(biases). 트랜지스터(M24 및 M28)는 제1 스택에서 M22 및 M23 사이의 노드를 탭하여(tapping) 바이어스되는 전류 미러의 나머지(remainder)를 형성한다. 더블-평형형 삼극관 인터페이스의 노드(17-2 및 17-3)을 통해 전류는 트랜지스터(M21 및 M22)의 소스/드레인 노드 및 트랜지스터(M25 및 M26)의 소스/드레인 노드에 직접 각각 연결된다. 폴디드 캐스코드는 더블-평형형 삼극관 인터페이스에 전류 소스를 제공하고, 더블-평형형 삼극관 인터페이스로 인한 노드(17-2 및 17-3)을 통한 작은 전류 변화에 대해 출력(17-4)에서 레일-대-레일 스윙(rail-to-rail swings)을 생성한다. 폴디드 캐스코드는 큰 이득, 큰 출력 임피던스(large output impedance) 및 안정성(stability)을 제공한다.
도 19는 폴디드 캐스코드(17-1)의 출력에서 DC 전압을 설정하기(set) 위해 피드백을 사용하는 일 실시예를 나타낸다. 폴디드 캐스코드의 출력 노드(17-4) 및 기준 전압(Vbias) 모두는 차동 증폭기(19-1)에 커플링된다. 로우 패스 필터(19-2)는 트랜지스터(M29)의 게이트에 차동 증폭기의 출력을 커플링한다. M29의 드레인은 노드(17-3)에 커플링된다. 차동 증폭기, 로우 패스 필터(M29 및 M26)는 피드백 루프를 형성한다. 피드백 루프는 기준 전압(Vbias)과 매칭하도록 폴디드 캐스코드의 출력을 조정한다.
노드(17-4)의 출력 신호는 2f0의 바람직한 곱 성분, 및 삼극관 멀티플라이어가 분배 트리 네트워크의 신호에 커플링되는 경우와 독립적으로 일정한 DC 성분을 포함한다. 2f0의 바람직한 곱 성분은 노드(17-4)의 DC 성분의 공통 모드 전압이 위치와 독립적으로 일정하게 유지될 때 쉽게 추출될 수 있다.
도 20은 폴디드 캐스코드(17-1)의 출력에서 전압을 설정하기 위해 피드백을 사용하는 또 다른 실시예를 도시한다. 폴디드 캐스코드의 출력 노드(17-4)와 기준 전압(Vbias) 모두는 차동 출력(20-2)를 가진 차동 증폭기에 커플링된다. 로우 패스 필터(19-2)는 트랜지스터(M29)의 게이트에 차동 증폭기의 제1 출력을 커플링한다. 로우 패스 필터(20-1)는 트랜지스터(M30)의 게이트에 차동 증폭기의 제2 출력을 커플링한다. M29의 드레인은 리드(lead)(17-3)에 커플링되는 반면에, M30의 드레인은 리드(17-2)에 커플링된다. 차동 증폭기, 로우 패스 필터, M29, 제1 스택, 및 M30는 피드백 루프를 형성한다. 피드백 루프는 기준 전압(Vbias)과 매칭하도록 폴디드 캐스코드의 출력을 조정한다.
도 12 내지 도 16은 피드백 기술을 사용하여 Vbias 에 의해 지정된 기준 전압에서 회로의 출력 노드의 공통 모드 전압을 유지한다. 이러한 출력 노드의 출력 신호는 2f0의 바람직한 곱 성분, 및 피드백으로 인해 삼극관 멀티플라이어가 분배 트리 네트워크의 신호에 커플링되는 경우와 독립적으로 일정한 DC 성분을 포함한다. 출력 노드(8-1 및 8-2)는2f0의 바람직한 차동 곱 성분(desired differential product component), 및 이제 Vbias로 설정된 공통 모드 전압에 대응하는 DC 성분을 포함한다. DC 성분은 삼극관 멀티플라이어가 분배 트리 네트워크의 신호에 커플링하는 경우와는 독립적으로 일정하게 유지된다. 2f0의 바람직한 곱 성분은 차동 신호의 공통 모드 전압이 일정하게 유지되는 경우의 노드로부터 쉽게 추출될 수 있다.
도 19 내지 도 20은 피드백 기술을 사용하여 Vbias 에 의해 지정된 기준 전압에서 회로의 출력 노드의 DC 전압을 유지한다. 이러한 출력 노드의 출력 신호는2f0의 바람직한 곱 성분, 및 이러한 DC 전압에 대응하는 DC 성분을 포함한다. 피드백 기술은 삼극관 멀티플라이어가 분배 트리 네트워크의 신호에 커플링하는 경우와 독립적으로 DC 전압을 일정하게 유지한다. 출력 노드(17-4)는 2f0의 바람직한 곱 성분, 및 이제 Vbias의 전압으로 설정된 DC 성분 모두를 포함한다.
탱크 회로로 누설 및 DC 성분을 제거
앞서 기술한 바와 같이, 삼극관 인터페이스 내의 삼극관 인터페이스(5-2)는 기준 곱 성분, 누설 성분, 및 DC 성분과 같은 3 개의 성분을 생성한다. 도 21은 삼극관 인터페이스의 부하로 사용되는 대역패스 필터(bandpass filter)(21-1)가 누설 성분과 DC 성분 모두를 동시에 제거할 수 있는 방식을 도시한다. 2개의 삼극관 인터페이스를 포함하는 더블-평형형 삼극관 인터페이스를 사용하는 대신에, 하나의 삼극관 인터페이스만이 필요하다. 삼극관 인터페이스의 각 다리는 탱크 회로(tank circuit)에 커플링된다. 출력 노드(21-3)은 L1 및 C7에 의해 형성된 탱크 회로에 커플링된다. 출력 노드(21-4)는 L2 및 C8에 의해 형성된 탱크 회로에 커플링된다. 상기 멀티플라이어의 출력 노드들(21-3 및 21-4)는 부하를 통해 커플링된다.
21-2의 스펙트럼 플롯에 도시된 바와 같이, 21-8 내 상부 스펙트럼에 도시되고 주파수(f0)에서 2개의 동일한 주파수 톤 신호(V1 및 V2) 각각은 삼극관 인터페이스(5-2)의 입력에 인가된다. 삼극관 인터페이스(5-2)는 다음과 같은 3개의 항을 모두 생성한다: 2f0의 곱 성분, f0의 누설 성분, 및 DC성분. 삼극관 인터페이스로부터의 이러한 3 개의 성분은 대역패스 필터(21-1)에 커플링된다. 이러한 부하 내 탱크 회로 각각은 2f0의 주파수로 조정되며(tuned), 이에 따라 대역패스 필터는 2f0의 주파수에서 높은 임피던스(high impedance)를 가지고, f0 에서 매우 낮은 임피던스 성분(very low impedance components) 및 DC를 가진다. f0 의 누설 성분 및 DC 성분은2f0의 주파수 성분만 남기고 필터링된다. 2f0의 곱 성분은 삼극관 인터페이스의 입력에 인가되는 f0의 두 주파수 톤의 이상적인 곱을 제공한다. 출력 신호(Vdiff)는 21-2의 하부 스펙트럼 플롯에 도시된 바와 같이 2f0의 곱 성분의 스펙트럼만 포함한다. 10-5의 DC 성분 및 f0의 누설 성분은 대역통과 필터에 의해 필터링되었다는 것을 유의해야 한다. 도 22는 MOS 장치만으로 구성된 삼극관 인터페이스(5-2)를 도시한다. 도 22의 회로의 출력 신호(Vdiff)는 도 21의 21-2에서 하부 스펙트럼 플롯에 도시된 바와 같이 기준 곱 성분의 스펙트럼만을 포함한다.
PLL 위상 가산 회로(PLL Phase Adding Circuit)
위상 고정 루프와 삼극관 멀티플라이어는 2f0의 곱 성분을 함께 생성하고, 2f0의 제2 직교 곱 성분(second orthogonal product component)을 함께 생성할 수 있다. 도 23에 도시된 회로(23-3)에 대한 도면은 회로의 실시예 내의 두 위치에서의 스펙트럼 플롯을 나타낸다. 삼극관 멀티플라이어로 구성된 멀티플라이어(23-1)은 분배 트리 네트워크로부터 커플링된 두 개의 신호를 곱한다. 커플링된 신호 각각은 주파수(f0)를 가지고, 블록(23-4) 내 도시된 스펙트럼을 생성한다. 이러한 스펙트럼은 앞에서 기술한 바와 같이 삼극관 멀티플라이어의 상기 3 개의 성분을 포함한다. 이러한 성분은 DC 성분, 주파수(f0)의 누설 성분, 및 주파수(2f0)의 곱 성분을 포함한다. 믹서(23-2)의 제1 입력 노드(23-8)는 23-4에 도시된 3 개의 결과 성분을 가지는 이러한 스펙트럼을 수신한다.
믹서의 제2 입력(23-7)은 2f0 의 주파수로 주파수 톤을 수신한다. 믹서(23-2)는 2f0 의 주파수의 주파수 톤과 아날로그 멀티플라이어(23-1)로부터의 이러한 3 개의 결과 성분을 믹스한다. 블록(23-5)는 믹서의 출력(23-6)에서의 결과 출력 스펙트럼(resultant output spectrum)을 주파수의 함수로 나타낸다. 상기 성분들은 2f0 성분을 생성하는 DC와 2f0 의 믹스(mixing), f0 성분 및 3f0 성분을 생성하는 f0와 2f0의 믹스, 및4f0 성분 및 DC 성분을 생성하는 2f0와 2f0의 믹스를 포함한다.
도 24A는 도 23에 도시된 회로(23-3)의 실시예를 믹서와 위상 고정 루프(PLL: phase lock loop)(24-1)을 병합(incorporating)함으로써 완성한다. PLL은 기존 믹서(23-2), 루프 필터(24-2), 및 VCO의 출력이 믹서에 커플링되는 경우의 전압 제어 발진기(VCO)(24-4)로 형성된 루프를 포함한다. 믹서(23-2)의 출력(23-6)은 루프 필터(24-2)의 입력에 커플링된다. 루프 필터(24-2)의 출력(24-3)은 VCO(24-4)의 입력에 커플링되고, VCO의 출력은 믹서의 제2 입력 노드(23-7)로 다시 커플링된다(couples back). VCO는2f0의 주파수 톤을 생성하고, 믹서의 제2 입력에 이 주파수 톤을 인가한다.
PLL이 포함되면, 믹서의 출력 노드(23-6)는 스펙트럼(24-5)를 생성한다. 이러한 스펙트럼은 도 23에 제시된 스펙트럼(23-5)와 유사하지만, 24-5에서 루프 필터(24-2)는 스펙트럼에 로우 패스 필터 마스크(low pass filter mask)(24-6)를 적용한다(applies). 루프 필터의 로우 패스 필터링(24-6)으로 인해 노드(24-3)의 DC 성분은 루프 필터의 출력(24-3)에 남아 있는 유일한 성분이다. 루프 필터는24-5의 스펙트럼 플롯 내에서 f0, 2f0, 3f0, 및 4f0 와 같은 나머지 고주파 성분(remaining higher frequency components)을 제거한다. VCO(24-4)는 루프 필터에서 노드(24-3)에서 DC 성분을 수신한다. PLL의 동작은 믹서의 제2 입력 노드(23-7)에 커플링된 VCO의 출력에서 2f0의 톤 주파수의 위상을 조정한다. VCO의 루프는 멀티플라이어(23-1)에 의해 믹서의 제1 입력 노드(23-8)에 제공된 2f0의 기준 톤 주파수로 스스로 조정한다. PLL의 위상 조정의 과정(process)에서 노드(23-7) 상의 DC 성분은 크기가 감소한다. DC 성분의 전압의 크기가 감소함에 따라, VCO의 출력의 2f0의 주파수 톤은 믹서의 입력 노드(23-8)에 인가되는 신호의 2f0의주파수 톤에 직교하는(90도 위상 차) 것에 가까워진다. 결국 PLL은 DC 성분을 제로로 감소시킨다. 이 시점에서, VCO는 고정된다(locks). 고정된(locked) VCO는, 90°로 믹서의 제1 입력 노드(23-8)에 인가되는 2f0의 주파수 톤으로부터 위상 이동되는 믹서에 대해 입력 노드(23-7)에서 2f0의 주파수 톤을 생성한다(이는 회로의 바람직한 출력 신호를 나타낸다). 도 24A에 도시된 아날로그 멀티플라이어, 믹서 및, PLL의 회로 구성은, 위상 가산기의 또 다른 실시예이다.
능동 안테나 어레이(active antenna array)는 복수의 위상 가산기들을 필요로 한다. 각 위상 가산기는2f0의 주파수 톤으로 기준 곱 성분을 생성한다. 능동 안테나 어레이의 각 안테나 요소(antenna element)는 2f0의 주파수 톤으로 동작하는 적어도 하나의 별도의 기준 곱 성분을 필요로 한다. 따라서, 능동 안테나 어레이 내 안테나의 각 인스턴스(instance)는 위상 가산기의 대응하는 인스턴스를 필요로 한다. 또한, 각 안테나에 적용되는 기준 곱 성분의 각 인스턴스는 안테나 어레이 내의 다른 모든 안테나에 적용되는 기준 곱 성분의 모든 다른 인스턴스에 대해 위상 및 주파수가 동일하게 동기화될 필요가 있다. 복수의 위상 가산기들 중 각각의 하나의 위상 가산기는 상이한 물리적 위치에서 분배 트리 네트워크로 커플링된다. 분배 트리 네트워크의 신호는 "동기화 소요 시간(synchronization flight time)"이라는 고정된 전역 네트워크 파라미터(fixed global network parameter)를 가진다. 이러한 파라미터에 기초하여, 위상 가산기는 기준 곱 성분을 생성하며, 이는 나머지 복수의 위상 가산기들에 의해 생성되는 기준 곱 성분의 모든 다른 인스턴스에 기본적으로 위상동기화된다(phase coherent) (실질적으로 동일한 위상). 따라서, 어떤 위치의 분배 트리 네트워크의 신호로 커플링되는 임의의 위상 가산기는, 분배 트리 네트워크의 신호로 커플링되는 위상 가산기의 모든 다른 인스턴스에 위상동기화하는 기준 곱 성분을 생성한다. 분배 트리 네트워크의 신호는 능동 안테나 어레이의 어레이가 차지하는 전체 영역에 걸쳐 위상동기식(phase coherency)을 보장한다. 능동 안테나 어레이의 복수의 위상 가산기들을 사용하는 보다 세부 사항에 대해서는, 2013년 12월 17일 공개된 미국 특허 제 8,611,959호의 미하이 바누, 이핑 펑(Yiping Feng), 및 블라디미르 프로다노브(Vladimir Prodanov)의 "저비용, 능동 안테나 어레이(Low Cost, Active Antenna Arrays)"(이 특허의 개시는 전체적으로 참조로 본원에 포함된다)를 참조하라.
도 24B는 PLL 루프가 버퍼(buffer)(24-8)을 포함하는 경우의 위상 가산기의 실시예를 도시한다. 버퍼는 PLL의 성능에 큰 영향을 주지 않고 더 큰 부하를 구동할 수 있다(drive). 버퍼(24-8)는 2f0의 기준 곱 성분을 믹서의 제2 입력 노드(23-7)로 다시(back) 제공한다. 버퍼는 출력 리드(output lead)(24-9)를 통해 더 큰 부하를 구동할 수 있다. 리드(24-9) 상의 신호는 위상 어레이의 적어도 하나의 안테나에 2f0의 기준 곱 성분을 제공한다. 분배 트리 네트워크의 다른 부분에 커플링된 나머지 위상 가산기는 2f0의 기준 곱 성분의 그 자체 버전(own version)을 제공한다. 그 각각의 위상 가산기에 의해 생성된 2f0의 기준 곱 성분의 모든 인스턴스는 전체 위상 배열(entire phased array)에 걸쳐 전역으로 위상이 동일하다(globally in phase). 각 안테나에 제시된 2f0의 전역 기준 곱 성분은 위상 배열에 의해 설정된(established) 통신 채널의 다양한 빔을 정확하게 조종할(steering) 수 있게 한다.
도 25는 아날로그 멀티플라이어(23-1) 및 믹서(23-6)를 포함하는 도 23에 처음 제시된 모델(model), 및 우측에 도시된 대응하는 회로 및 블록 등가물(equivalents) 사이의 나란한(side-by-side) 비교를 나타낸다. 아날로그 멀티플라이어(23-1)의 제1 및 제2 입력은 분배트리 네트워크로부터 커플링된 f0의 주파수 톤에 커플링된다. 대응하는 회로 구현은 분배 트리 신호의 네트워크로부터 f0의 차동 주파수 톤을 수신하는 더블-평형형 삼극관 인터페이스(8-7)을 제시한다. 더블-평형형 삼극관 멀티플라이어(8-7) 및 길버트 믹서(Gilbert mixer)(25-3)은 전기적으로 함께 적층되어(stacked), 전류 소스 섹션(current source section)에 의해 멀티플라이어 회로에 제공되는 바이어스 전류가 또한 믹서 회로를 위한 바이어스 전류의 역할을 한다.
아날로그 멀티플라이어(23-1)은 곱해진 결과(multiplied result)를 생성한다. 더블-평형형 삼극관 인터페이스(8-7)은 도시된 바와 같이 두 개의 출력 리드 상의 대응하는 곱해진 결과를 생성한다. 믹서(23-2)의 제1 입력은 곱해진 결과를 수신하고, 믹서의 제2입력은 2f0의 주파수 톤을 수신하고, 출력(23-6)은 믹스된 신호 결과를 제공한다. 믹서(23-2)의 대응하는 회로는, 더블-평형형 삼극관 인터페이스(8-7)로부터 곱해진 결과를 곱해진 결과로 수신하고, 입력 리드(25-4 및 25-5)에서 2f0의 평형형 듀얼 주파수 톤(balanced dual frequency tone)을 제2 입력으로 수신하는 더블-평형형 길버트 믹서(double-balanced Gilbert mixer)(25-3)이다. 더블-평형형 길버트 믹서의 차동 출력(25-1 및 25-2)는 믹스된 신호 결과를 제공한다.
도 26은 더블-평형형 길버트 믹서(25-3)로 형성된 PLL을 사용하여 위상 가산기를 형성하는 데 필요한 성분을 기술하는 일 실시예들을 도시한다. 로우 패스 필터(26-1 및 26-2)는 각각 더블-평형형 길버트 믹서(25-1 및 25-2)의 출력을 선택적으로 필터링한다. 이러한 필터링된 출력은 증폭기(26-3)에 커플링된다. 증폭기는 루프 필터(26-4)의 입력에 커플링된다. 루프 필터는 DC 성분을 전달하고, f0 성분 및 그 고조파를 제거한다. 루프 필터의 출력은 VCO(24-4)에 커플링된다. 2f0로 동작하는 VCO의 차동 출력은 더블-평형형 길버트 믹서(25-3)의 게이트에 커플링된다. 이러한 최종 위상 가산기 회로(final Phase Adder circuit)는 도 24A에 기술된 회로와 동일하다.
이상적인 2f0 곱해진 성분을 포함하는 더블-평형형 삼극관 인터페이스로부터 리드(26-6 및 26-7) 상의 곱해진 결과는, 더블-평형형 길버트 믹서(25-3)에서 VCO(24-4)로부터 2f0 출력 신호(25-4 및 25-5)와 믹스한다. PLL의 동작은 VCO의 2f0 출력이 더블-평형형 삼극관 인터페이스에 의해 생성된 리드(26-6 및 26-7)상의 기준 2f0 전류 신호에 직교적으로 고정되게 한다.
도 27은 더블-평형형 길버트 믹서(25-3)를 가지는 PLL을 형성하기 위해 다른 성분들을 사용하는 위상 가산기의 또 다른 실시예를 도시한다. 더블-평형형 길버트 믹서 출력(25-1 및 25-2)은 폴디드 캐스코드(17-1)에 커플링된다. 폴디드 캐스코드의 출력은 루프 필터(26-4)에 의해 DC 필터링되고, VCO(24-4)에 인가된다.
분배 트리 네트워크는 제1 방향(first direction)으로 흐르는 차동 기준 곱 성분 톤(differential reference product component tone) f0를 전달하는 제1 차동 신호를 커플링하고, 반대의 제2 방향(second opposite direction)으로 주파수 톤 f0를 전달하는 제2 차동 신호를 멀티플라이어에 커플링한다. 제1 차동 신호(27-3 및 27-4)는 트랜지스터(M7, M8, M10, 및 M11)에 커플링된다. 이러한 트랜지스터는 삼극관 인터페이스 각각에서 Ibias 전류를 스위칭하였다(switched). 제2 차동 신호(27-1 및 27-2)은 삼극관 트랜지스터(M6 및 M9)의 게이트에 커플링된다. 이러한 트랜지스터는 삼극관 인터페이스의 다리들 간의 전류 흐름(current flow) I을 제어한다. 전류 흐름 I의 크기(magnitude)는 일반적으로 전류(Ibias)의 크기보다 훨씬 작다.
도 28은 PLL 루프 내에 부가된 부가적인 성분과 함께 도 27의 블록도를 도시한다. 부가적인 성분은 차동 버퍼(differential buffer)(28-1)이다. 차동 버퍼는 PLL 루프의 일부이며, PLL의 성능에 영향을 미치지 않고 큰 부하를 구동할 수 있으며, 그렇지 않으면 동작은 도 26의 동작과 유사하다.
도 29는, 삼극관 인터페이스 및 더블-평형형 길버트 믹서의 트랜지스터 스택(transistor stack)이 분할되어(partitioned) 전원 공급(power supply)이 감소되는 경우에 부가적인 전압 헤드룸(additional voltage headroom)을 제공하는 경우의 위상 가산기의 실시예를 도시한다. 더블-평형형 삼극관 인터페이스로부터의 곱해진 결과는 전류 미러(29-1)에 커플링된다. 전류 미러는 전류 소스(29-2)를 제어하고, N-채널 트랜지스터를 사용하여 구현된 더블-평형형 길버트 믹서(29-3)에 전류를 제공한다. PLL은 더블-평형형 길버트 믹서, 폴디드 캐스코드(17-1), 루프 필터(26-4), VCO (24-4) 및 버퍼 (28-1)의 성분들로 구성된다.
상술한 회로의 대부분은, 장치의 특성 및 성능 사이에서 훨씬 더 균일성이 보다 용이하게 달성 가능한 단일 집적 회로 칩 상에서 제조되는 것이 바람직하다는 것을 유의해야 한다. 예를 들어, 이는 도 5-7, 8A, 9, 10A, 11-21, 24A, 24B, 및 25-29로 도시된 회로를 포함한다.
실질적인 장애(impairments)로 인한 위상 오차를 제거
이전 섹션에 공개된 위상 가산 회로의 실질적인 구현은, 트랜지스터 부조합(mismatches), 바이어스 변화, 온도 변화, 바람직하지 않은 신호 커플링(undesired signal coupling) 등으로 인해 무시할 수 없는 출력 위상 오차(output phase errors)가 있을 수 있다. 즉, 실질적인 구현의 출력 위상은 오차 값(error value)에 의해 2 개의 입력 위상의 이상적인 합(ideal sum)과 상이할 수 있다. 다음으로 이러한 실제 위상 오차를 감소시키거나 제거하는 기술을 설명한다. 이러한 기술을 교정 방법(calibration methods)이라고도 지칭한다.
도 24A 및 도 24B와 같은 PLL-기반 위상-가산 회로(PLL-based phase-adding circuits)의 경우, 출력 위상 오차의 주요 소스(major source)는 회로 전반에 걸쳐 바람직하지 않은 DC 오프셋(DC offsets)에 대한 생성이다. 예를 들어, (비선형 장치인) 트랜지스터를 통해 전파되는 어떤 신호는 DC 스퍼(DC spurs)를 생성할 수 있으며, 이는 PLL 루프 필터는 DC가 통과하게(pass) 하므로, 위상 가산기의 출력 및 VCO의 입력에서 다양한 메커니즘(mechanisms)을 통해 잠재적으로 이룰(end up) 수 있다. 고정될(in lock) 때, PLL은 VCO의 입력시 전체 DC 신호(total DC signal)를 제로(zero)로 구동한다(drives). VCO의 입력시 이러한 전체 DC 신호는 바람직한 DC 신호 및 모든 DC 오차(all DC errors)의 합으로 구성되며, PLL이 고정될 때, 바람직한 신호는 음의(negative) 모든 DC 오차의 합과 동일할 것이다. 이는 구현된 위상 가산기의 출력인 VCO의 출력에서 위상 오차를 생성한다.
상술한 위상 오차를 최소화하거나 제거하기 위한 방법은, VCO입력시 DC 오차를 교정하는(calibrate out) 것이다. 이는 먼저 삼극관 트랜지스터의 게이트에 연결되는 위상 가산기의 입력을 연결 해제(disconnecting)함으로써 수행될 수 있다(단자(terminals)(도 8A의 5-5a 및 5-5b). 이는 삼극관 인터페이스에 의해 생성되는 신호가 없기 때문에 VCO의 입력시 바람직한 위상 가산 DC 성분(desired phase adding DC component)을 제로로 만든다(도 8A의 5-2a 및 5-2b). VCO의 입력시 유일하게 남은 DC 성분은 모든 DC 오차의 합이다. 삼극관 트랜지스터의 게이트 연결만 연결 해제하는 것은 위상 가산기 회로에 대해 최소한으로 침입적인 동작(minimally invasive action)이고, 다른 모든 성분 연결 및 위상 가산기의 신호를 비손상(intact)되게 하고(leaving), 회로의 DC 오차 발생 메커니즘들 중 대부분을 포함한다는 것을 알아야 한다. 삼극관 트랜지스터의 게이트 연결을 연결 해제하는 것과 병렬로(In parallel), PLL 루프는 VCO의 입력이 루프에 의해 0으로 강제되지(forced) 않도록 끊어져야(broken) 한다. 다음으로 DC 오차를 모니터링하고(예를 들어, 설정된 값과 비교), 부가적인 회로로 교정할 수 있다. 이러한 교정이 수행된 후, PLL 루프 및 삼극관 트랜지스터의 게이트 연결이 원래 구성(original configuration)에 재연결된다(reconnected). 다음으로 PLL 고정 보조 메커니즘(PLL locking aid mechanisms)을 부가하는 것과 함께 이러한 개념의 구현을 나타낸다.
도 30A는 위상 가산기를 교정하는 데 사용되는 교정 회로(calibration circuit)의 일 실시예들을 도시한다. 도 27에 도시된 위상 가산기 회로는, 예를 들어 이러한 교정 회로를 사용하여 위상 가산기 내의 기본 PLL(Primary PLL)을 교정할 수 있다. 도 30A 및 도 27의 나란한 비교는 이러한 회로 각각 내의 공통 성분을 강조할(highlight) 것이다. 예를 들어, 도 30A의 아날로그 멀티플라이어(23-1)와 믹서(23-2)에 대한 회로도는 각각 대응하는 점선 박스(corresponding dotted boxes)(23-1 및 23-2) 내에서 도 27에 도시된다. 도 27에서, 폴디드 캐스코드(17-1)의 성분, 루프 필터(26-4) 및 VCO(24-4), 및 더블-평형형 길버트 믹서(23-2)는 "기본 PLL 루프(Primary PLL Loop)"를 형성한다. 도 30A에서(버퍼(28-1)을 무시) 동일하게 나열된 성분은 "기본 PLL 루프"를 형성할 것이지만, 스위치(SW1)의 위치로 인해 현재(currently) 개방(open)된다.
스위치(SW1)은 "초기화 PLL 루프(Initialization PLL Loop)"라는 다른 PLL 루프를 형성하도록 설정된다. 이 루프는 루프 필터(26-4) 및 VCO (24-4) (및 버퍼(28-1))와 같은 "기본 PLL 루프"에 대해 공통적인 성분을 포함한다. 그러나 "초기화 PLL 루프"는 "초기화 PLL 루프"를 완성하기(complete) 위해 2로 분배(divide-by-2)(30-2) 및 위상 및 주파수 검출기(phase and frequency detector)(30-3)의 새로운 회로 성분을 사용한다. 새로 형성된 "초기화 PLL 루프"는 위상 주파수 검출기(phase frequency detector)(30-3), 루프 필터(26-4), VCO(24-4), 버퍼(28-1), 및 2로 분배(divide-by-2)(30-2)를 포함한다. "초기화 PLL 루프"는 VCO(24-4)의 동작 주파수(operating frequency)를 분배 트리 네트워크의 신호로부터 커플링된 f0 주파수 톤의 2배 주파수로 설정한다. f0 주파수는 위상 주파수 검출기(30-3)에 대한 기준 곱 성분으로 작용한다(serves). 위상 주파수 검출기(30-3)는 분배 트리 네트워크로부터의 기준 곱 성분 f0을 2로 분배된(divide-by-2)(30-2) 후의 VCO(24-4)의 주파수와 비교한다. "초기화 PLL 루프"는, VCO가 주파수 2f0로 동작하게 하는 루프 필터(26-4)의 출력시 DC 제어 전압(30-16)을 생성하도록 정해진다(settles). SW1이 "기본 PLL 루프"를 생성하도록 스위칭되기 전에, 폴디드 캐스코드(17-1)의 출력시 DC 전압은 루프 필터(26-4)의 출력시 "초기화 PLL 루프"의 DC 제어 전압과 매칭할 필요가 있다. 스위치(SW2)는 폴디드 캐스코드의 출력시 DC 전압을 초기화한다(initializes).
스위치(SW2)는 이러한 작업(task)을 수행하기 위해 DC 전압 GND를 아날로그 멀티플라이어(23-1)의 하나의 입력에 커플링한다. 아날로그 멀티플라이어가 아날로그 멀티플라이어의 제2 입력에 커플링된 어떤 다른 신호와 상수(constant)(0V)를 곱하면, 아날로그 멀티플라이어의 AC 출력(30-11)은 0이 된다. 도 27에서, 스위치(SW2)(미도시)는 신호 라인(signal lines)(27-1 및 27-2)을 끊고, 트랜지스터(M6 및 M9)의 게이트를 GND에 연결할 것이다. 한편, 도 27에서, 아날로그 멀티플라이어(23-1)의 트랜지스터(M7, M8, M9, 및 M11)의 나머지 게이트는 상호연결(27-3 및 27-4)를 통해 분배 트리 네트워크의 신호로부터의 기준 f0 주파수 톤에 커플링된 상태로 유지된다. 이러한 4 개의 트랜지스터의 일시적 동작(transient behavior)은 인가된 기준 f0 주파수 톤 신호에 의해 구동되는 반면에, 트랜지스터(M6 및 M9)는 디스에이블된다(disabled). 더블-평형형 삼극관 인터페이스의 출력 신호(26-6 및 26-7)는 더블-평형형 길버트 믹서(23-2)의 입력들 중 하나의 입력에 커플링된다. 더블-평형형 길버트 믹서의 다른 입력은 라인(25-4 및 25-5)를 통해 VCO에 커플링된다. 도 30A로 돌아오면, 대응하는 회로 구성은 (리드(30-12) 및 버퍼(28-1)을 통해) 믹서(23-2)의 제2 입력에 커플링된 VCO의 출력 및 믹서(23-2)의 입력들 중 하나의 입력에 커플링된 아날로그 멀티플라이어의 출력(30-11)일 것이다.
도 30A에서, 믹서의 출력(30-13)은 폴디드 캐스코드(17-1)로부터 전류를 끌어낸다(draws). 폴디드 케이스 코드는 매우 급격한 전송 곡선(very sharp transfer curve)으로 매우 큰 이득을 가진다. 폴디드 캐스코드의 출력(30-14)의 DC 전압은 집적 회로의 제조로 인해 트랜지스터들에 부과되는(imposed) 프로세스 변동(process variations)뿐만 아니라 믹서(23-2)로부터 수신된 신호에 의존한다. 폴디드 캐스코드의 출력에서 DC 전압의 불확실성을 보상하기 위해, 폴디드 캐스코드(17-1), 및 로우 패스 필터(30-4), 비교기(30-5), 상태 머신(30-6), 전류 조정 블록(30-7), 및 합산기(30-8)를 포함하는 "피드백 루프"가 형성된다. "초기화 PLL 루프"에서 VCO에서 생성된 루프 필터 전압의 DC 제어 전압(30-16)과 매칭하도록 폴디드 캐스코드의 출력(30-14)에서 DC 전압을 설정하는 것이 바람직하다.
피드백 루프 내의 비교기(30-5)는 로우 패스 필터(30-4)를 통해 폴디드 캐스코드(30-14)의 출력에서 DC 출력 전압과 루프 필터의 DC 제어 전압(30-16)을 비교한다. 비교기(30-5)는 이러한 두 개의 입력 신호들을 비교하고, 결과 신호를 순차 상태 머신(sequential state machine)(30-6)에 인가한다(applies). 순차 상태 머신은 비교기의 결과에 기초하여 출력을 생성한다. 상태 머신으로부터의 출력(30-15)는 작은 증분 단계들(small incremental steps)에서 전류 조정(30-7)의 전류를 조정한다. 가산기(30-8)는 폴디드 캐스코드(17-1)가 믹서(23-2)에 공급하는 기존 전류에 작은 증분 전류들(small incremental currents)을 결합한다. 작은 증분 전류는 폴디드 캐스코드의 출력(30-14)에서 DC 동작 지점(DC operating point)을 변화하게 하고, 비교기(30-5)의 입력에 인가되는 신호들 간의 차를 감소시키게 한다. 순차 상태 머신은 결과를 다시 비교하고, 필요한 경우 또 다른 작은 증분 단계를 만든다. 이러한 프로세스는 비교기에 인가된 입력들 간의 차가 0에 근접할 때까지 계속된다. 비교기가 차가 0을 통과하고 음수가 된다고 판단하면, 상태 머신은 동작을 중단하고 메모리(미도시)에서 전류 조정(current adjust)(30-7)의 디지털 상태(digital state)를 저장한다. 저장된 결과는 30-14의 출력 전압이 루프 필터(26-4)의 출력(30-16)의 전압과 실질적으로 매칭하도록 전류 조정(30-7)에 지속적으로 적용된다.
VCO가 분배 트리 네트워크 상의 신호들 중 하나의 신호의 두 배 주파수에서 동작하고, 폴디드 캐스코드의 출력(30-14)에서의 DC 전압이 루프 필터의 출력(30-16)에서의 루프 전압과 매칭되면, 스위치(SW1 및 SW2)가 도 30B에 도시된 바와 같이 그 반대 위치로 스위칭된다. 새로운 스위치 위치는 "초기화 PLL 루프"의 루프를 끊고, "기본 PLL 루프"를 형성한다.
캐스코드(17-1)의 출력 전압(30-14) 이후로 형성된 "기본 PLL 루프"는 루프 필터(26-4)의 입력에 커플링하였다. 또한, SW2가 상태를 변경하기 때문에, 아날로그 멀티플라이어(23-1)은 2f0의 곱 성분, f0의 누설 성분, 및 DC 성분과 같은 3 개의 성분을 생성하고, 이러한 신호를 리드(30-11)을 통해 믹서에 이러한 신호를 인가한다. 믹서(23-2)는 노드(30-13)에서 믹스 곱(mixing products)을 생성한다. 이는 DC 성분 및 2f0 성분을 생성하는 2f0 X DC의 믹스(mixing), f0 성분 및 3f0 성분을 생성하는 2f0 X f0 의 믹스, 및 다른 DC 성분 및 4f0 성분을 생성하는 2f0 X 2f0의 믹스를 포함한다. "기본 PLL 루프"의 설계에는 이러한 PLL 루프가 형성되면 "기본 PLL 루프"가 고정되는 것을 보장하는 고정 범위(locking range)를 가진다. 루프 필터(26-4)의 출력(30-16)의 DC 성분은 "기본 PLL 루프"의 피드백 동작을 통해 감소한다. DC 성분이 0으로 감소함에 따라, 믹서(23-2)의 입력에 인가되는 2f0 신호들 간 위상 차는 90°에 근접하고, 아날로그 멀티플라이어(23-1)의 출력에서 2f0의 기준 곱 성분 톤으로 VCO의 주파수를 직교 위상 고정한다(orthogonally phase locks). 교정 단계(calibration steps)는 위상 가산기의 모든 인스턴스의 주파수가 전역으로(globally) 동일하고, 위상 배열의 전체 시스템 내에서 고정된 위상인 것을 보장한다.
도 31A는 4f0 VCO (31-3)로 2f0 VCO(24-4)를 대체하는 것에 의한 도 30A에 제시된 회로의 또 다른 실시예를 나타낸다. 4f0의 주파수는 2f0에서 동작되고 90°로 분리된 I 및 Q 주파수를 생성하도록 2로 분배(divide-by-two)(31-1)로 나누어진다(divided). I 및 Q 신호 각각은 각각 버퍼(28-1 및 31-2)에 의해 버퍼링된다(buffered). 그렇지 않으면, 도 31A의 회로의 동작이 도 30A의 회로의 동작을 미러링한다(mirrors). 도 31B는 스위치(SW1 및 SW2)가 연결을 변경한 이후의 기본 PLL 루프의 형성을 도시한다. 회로는 VCO가 4f0의 주파수에서 위상 고정하고, 2f0의 주파수에서 동작하는 I 및 Q 신호를 생성하는 것을 제외하고는 도 30B에 제시된 회로와 유사하게 동작한다.
도 32는 디지털 트랜지스터 어레이(digital transistor arrays)로 대체되는 전류 조정 블록(32-1a 및 32-1b) 각각을 제시한다. 상태 머신(30-6)은 디지털 트랜지스터 어레이의 트랜지스터의 게이트에 적용되는 디지털 가중치(digital weight)를 조정한다. 디지털 가중치를 조정하는 것은 디지털 어레이를 통하는 전류를 변경한다(alters). 이러한 전류는 폴디드 캐스코드(17-1)을 통해 흐르는 전류를 조정하고, 폴디드 캐스코드의 출력 전압을 변경한다. 비교기(comparator)(30-5)는 입력들에서 전압 차(voltage difference)를 비교하고, 그 비교 결과를 상태 머신(state machine)으로 전송한다. 증분하여(incrementally) 시퀀스(sequence)로 순차적인 단계들(sequential steps)을 진행 중인 상태 머신(30-6)은, 비교기로부터 수신된 정보에 따라 디지털 트랜지스터 어레이를 변경한다. 프로세스는 비교기에 대한 입력의 차가 0에 근접하여 극성을 스위칭할 때까지 순차적으로 계속된다. 상태 머신은 순차적인 비교를 중지하고, 디지털 가중치를 메모리(미도시)에 저장한다. 도 33은 전류 조정 블록(32-1a 및 32-1b)으로 디지털 트랜지스터 어레이를 대체한다.
도 34는 분배 트리 네트워크의 신호로부터 커플링된 기준 곱 성분 f0에 VCO의 주파수를 초기화하고 위상 고정하기 위한 컴퓨터 또는 프로세서 구현 알고리즘(processor implemented algorithm)의 순서도를 제시한다. 단계 (34-1)에서, 제1 PLL 내의 VCO에 커플링된 루프 필터는 위상 주파수 검출기에 커플링된 분배 트리 네트워크(DTN: distribution tree network)의 복수의 신호들 중 하나의 신호에 대한 주파수로(in frequency) VCO를 고정한다. 제1 PLL의 루프는 분배기(divider), 위상 주파수 검출기, 루프 필터, 및 VCO를 포함한다. 분배 트리 네트워크의 신호는 f0의 주파수를 가진다. VCO는 f0의 정수 배(integer multiple)인 주파수에서 동작할 수 있다.
단계(34-2)에서, 제1 PLL에서 루프 필터의 DC 전압 출력은 피드백 루프 내에서 비교기의 제1 입력에 커플링된다. 피드백 루프는 비교기, 상태 머신, 전류 조정, 폴디드 캐스코드 및 로우 패스 필터를 포함한다. 상태 머신은 순차적인 머신(sequential machine)이다. 상태 머신이 시퀀스 동작(sequence operation)을 중단한(halted) 것이 아니면, 디지털 동작(Digital operations)은 클럭 사이클(clock cycle)에 한 번 결정(decisions)을 수행한다.
단계 (34-3)에서, 복수의 DTN 신호들 중 하나의 DTN 신호는 아날로그 멀티플라이어에서 DC 전압과 곱해져 제로 결과(zero result)를 생성한다. 스위치는 DC 전압을 아날로그 멀티플라이어와 커플링한다. 다른 유형의 아날로그 멀티플라이어도 사용될 수 있음에도 불구하고, 아날로그 멀티플라이어는 이상적으로 삼극관 멀티플라이어이다. 아날로그 멀티플라이어의 다른 입력은 f0의 DTN 신호들 중 하나의 DTN 신호에 대한 네트워크로 커플링된다.
단계 (34-4)에서, 믹서는 제1 PLL 내에서 VCO에 의해 생성된 주파수와 아날로그 멀티플라이어의 출력으로부터의 신호를 믹스한다. 믹서는 믹스된 신호(mixed signal)를 생성한다. 다른 믹서 구성이 가능함에도 불구하고, 믹서는 더블-평형형 길버트 믹서일 수 있다. 제1 PLL의 VCO 출력 신호는 더블-평형형 길버트 믹서에 커플링된다. 선택적으로 버퍼는 정전 용량 드라이브 특성을 향상시키도록VCO 출력 신호를 버퍼링한다.
단계 (34-5)에서, 믹스된 신호는 비교기의 제2 입력으로 폴디드 캐스코드를 통해 커플링된다. 폴디드 캐스코드는 믹서에 전류 소스를 제공하고, 믹서에서 나오는 신호에 기초하여 출력 신호를 생성한다. 로우 패스 필터는 출력 신호를 필터링하고, 출력 신호를 비교기의 제2 입력에 커플링한다.
단계 (34-6)에서, 피드백 루프에 도입된 전류는 제2 입력이 비교기의 제1 입력의 전압과 실질적으로 매칭할 때까지 제2 입력을 조정한다. 피드백 루프는 순차적으로 동작하는 상태 머신을 포함한다. 비교기가 두 개의 입력을 수신하면, 상태 머신은 비교기의 비교 결과를 수신하고, 비교기에 대한 입력들 간의 차가 감소하도록 믹서 및 폴디드 캐스코드 사이의 노드로 전류를 조정하는 방식을 결정한다. 상태 머신에 의해 제어되는 디지털 가중치 트랜지스터 어레이(Digitally weighed transistor arrays)는 전류 조정을 제공한다. 상기 어레이는 병렬로 배치된 트랜지스터를 포함하며, 각 트랜지스터는 1X, 2X, 4X 등의 디지털 스케일 폭(digitally scaled width)을 가진다. 상태 머신은 트랜지스터가 어레이의 전체 너비를 조정할 수 있게 한다(enables). 상태 머신의 시퀀스는 각 클럭 사이클을 통해 단계를 수행하고(steps), 트랜지스터 어레이의 전체 폭을 하나의 최소 트랜지스터 폭으로 증분(increments)하거나, 또는 감소시킨다(decrements). 비교기의 입력에 적용되는 차가 감소하도록, 각 단계는 폴디드 캐스코드의 출력의 전압이 변하도록 야기한다. 순차적인 프로세스에서, 어레이의 트랜지스터 폭은 모든 클럭 사이클을 조정한다. 비교기에 적용되는 전압 입력이 극성을 뒤집으면(flip), 상태 머신은 순차적인 프로세스를 중지한다(stops). 상태 머신에 의해 결정된 디지털 가중치는 메모리에 저장된다. 메모리는 디지털 가중치를 유지하며, 정상 동작 중에 트랜지스터 어레이에 이 디지털 가중치를 적용한다.
단계 (34-7)에서, 스위치는 DC 전압을 대체하고, 아날로그 멀티플라이어의 입력을 복수의 DTN 신호들 중 하나의 DTN 신호와 커플링한다. 이제 아날로그 멀티플라이어는 분배 트리 네트워크로부터 커플링된 2 개의 신호들을 곱한다. 이러한 분배 트리 신호(distributional tree signals)는, 이러한 아날로그 멀티플라이어가 분배 트리 네트워크에 커플링되는 경우의 상이한 인스턴스들을 넘는(over) 상수인 동기화 소요 시간(synchronization flight time)을 가진다. 이러한 측면은, 이러한 아날로그 멀티플라이어가 전역 위상 코히어런트 신호를 생성하게 할 수 있다. 아날로그 멀티플라이어 결과(analog multiplier result) 내에 전역 위상 코히어런트(globally phase coherent)의 신호는 포함된다(Embedded). 믹서에 대한 입력들 중 하나의 입력은 아날로그 멀티플라이어 결과를 수신한다.
단계(34-8 및 34-9)에서, 제1 PLL의 루프는 루프 필터에 대한 입력에서 끊어진다. 스위치는 폴디드 캐스코드의 출력을 루프 필터의 입력에 커플링한다. 이러한 스위칭 프로세스는 루프 필터, VCO, 버퍼, 믹서, 및 폴디드 캐스코드를 포함하는 제2 PLL 루프를 또한 형성한다. 폴디드 캐스코드의 출력의 전압이 루프 필터의 출력의 전압과 실질적으로 매칭하기 때문에, 상기 전압들을 커플링하는 것은 제2 PLL의 일시적 동작을 최소화시킨다. 이는 새로 형성된 제2 PLL이 고정 범위 내에서 잘 동작하게 할 수 있다.
단계 (34-10)에서, 제 2 PLL은 아날로그 멀티플라이어에 의해 생성된 곱해진 성분(multiplied components)의 2f0 성분으로 VCO의 2f0 주파수를 위상 고정한다. 믹서는 이러한 두 주파수를 비교하고, 폴디드 캐스코드의 출력에서 DC 전압 성분을 감소시킨다. DC 전압 성분이 0으로 감소함에 따라, 제2 PLL은 위상 고정된다.
도 35는 VCO를 분배 트리 네트워크의 신호로 고정하기 위한 컴퓨터 또는 프로세서 구현 알고리즘의 또 다른 흐름도를 제시한다. 35-1에서, 제1 PLL은 복수의 DTN 신호들 중 하나의 DTN 신호로 고정된 주파수이다. 제1 PLL는 루프 필터와 VCO를 포함하는 루프의 세그먼트(segment)를 포함한다. 루프의 세그먼트는 버퍼도 포함할 수 있다. 제1 PLL의 나머지 성분은 분배기 및 위상 주파수 검출기일 수 있다.
단계 (35-2)에서 VCO 내의 루프 필터의 출력 전압은 비교기의 제1 입력에 커플링된다. 비교기는 상태 머신, 전류 조정, 폴디드 캐스코드 및 로우 패스 필터를 포함하는 피드백 루프의 일부이다.
단계 (35-3)에서, 아날로그 멀티플라이어는 아날로그 멀티플라이어의 출력에서 효과적으로 제로가 곱해진 신호(effectively zero multiplied signal)를 생성하기 위해 DC 전압과 분배 트리 네트워크의 신호들 중 하나의 신호를 곱하는 데 사용된다. 제1 스위치는 DC 전압을 아날로그 멀티플라이어에 연결한다.
단계 (35-4)에서, 믹서는 제1 PLL의 루프의 세그먼트 내에 있는 VCO로부터 나온 출력 신호와 상기 제로가 곱해진 신호를 믹스한다. 믹서는 곱해진 신호를 VCO 신호와 믹스함으로써 믹스된 신호를 생성한다.
단계 (35-5)에서, 믹스된 신호는 폴디드 캐스코드를 포함하는 피드백 루프의 세그먼트를 통해 비교기의 제 2 입력에 커플링된다. 로우 패스 필터는 비교기의 제2 입력에 적용되기 전에 폴디드 캐스코드의 출력에서 전압을 필터링한다.
단계(35-6)에서, 폴디드 캐스코드를 통한 전류 흐름의 조정은 폴디드 캐스코드의 출력에서 DC 전압을 변경한다. 순차적인 상태 머신은 전류 조정에 의해 DC 전압을 증가하도록(incrementally) 변경한다. 각 증분 전류 조정(incremental current adjustment)은 비교기의 입력에서 전압 차를 감소시킨다. 상태 머신은 디지털 제어 트랜지스터 어레이에 적용되는 디지털 가중치를 변경하는 순차적인 프로세스를 계속한다. 트랜지스터 어레이는 폴디드 캐스코드의 출력에서 DC 전압을 조정한다. 상태 머신에 의해 결정된 디지털 가중치는 비교기에 대한 입력들 간의 차를 감소시킨다. 그러나 비교기에 대한 입력들 간의 이러한 차가 0 미만으로 감소하면, 상태 머신은 디스에이블된다(disabled). 트랜지스터 어레이에 대한 디지털 제어의 상태(state)는 메모리에 저장된다. 메모리 내의 디지털 가중치는 정상 동작 중에 트랜지스터 어레이의 크기를 조정한다(sizes).
단계 (35-7)에서, 아날로그 멀티플라이어의 입력에서 스위치는 DC 전압을 연결 해제하고, 아날로그 멀티플라이어에 복수의 DTN 신호들 중 다른 하나의 DTN 신호를 적용한다. 아날로그 멀티플라이어는 VCO 신호의 주파수와 동일한 주파수 성분을 포함하는 곱해진 신호를 생성한다.
단계(35-8)에서, 제2 스위치는 제1 PLL의 루프의 세그먼트에 대하여 입력을 연결 해제한다. 제2 스위치는 이러한 입력을 폴디드 캐스코드를 포함하는 세그먼트의 출력에 커플링한다. 이러한 새로운 연결은 루프 필터, VCO, 잠재적인 버퍼(potential buffer), 믹서, 및 폴디드 캐스코드를 포함하는 제2 PLL을 생성한다.
단계 (35-9)에서, 제 2 PLL은 믹서에 인가되는 곱해진 신호로 VCO를 위상 고정한다. VCO이 위상 고정됨에 따라, 폴디드 캐스코드의 출력의 DC 성분이 감소한다. DC 성분이 제로 전압에 도달하면, VCO는 VCO와 동일한 주파수를 가지는 곱해진 신호 내의 기준 곱 성분으로 직각 위상 고정된다(quadrature phase locked). VCO의 주파수는 VCO와 동일한 주파수를 가지는 곱해진 신호 내의 성분으로부터 90° 공간 이동(space shift)으로 동작한다.
다른 실시예는 다음의 청구 범위 내에 있다. 예를 들어, 네트워크 및 휴대용 시스템은 시분할 다중 접속(TDMA: Time Division Multiple Access), 주파수 분할 다중 접속 (FDMA: Frequency Division Multiple Access), 코드 분할 다중 접속 (CDMA: Code Division Multiple Access), 직교 주파수 분할 다중화 (OFDM: Orthogonal Frequency Division Multiplexing) , 초광대역(UWB: Ultra Wide Band), 와이파이(Wi-Fi), 와이기그(WiGig), 블루투스(Bluetooth) 등과 같은 통신 기술을 사용하여 무선으로 정보를 교환할 수 있다. 통신 네트워크는 전화 네트워크, 인터넷 프로토콜 (IP: Internet protocol) 네트워크, 근거리 통신망 (LAN: Local Area Network), 애드혹 네트워크(ad hoc networks), 로컬 라우터(local routers) 및 기타 휴대용 시스템을 포함할 수 있다. "컴퓨터"는 단일 머신 또는 프로세서 또는 복수의 상호 작용 머신들(multiple interacting machines) 또는 프로세서들 (단일 위치 또는 서로 원격의 복수의 위치들에 위치됨)일 수 있다. 복수의 상호 작용 머신들 또는 컴퓨터들을 포함할 수 있는 하나 이상의 프로세서들은 이러한 디지털 또는 아날로그 제어 신호를 생성한다. 컴퓨터-판독 가능 매체(computer-readable medium)는 컴퓨터 프로그램으로 인코딩될 수 있어서, 하나 이상의 프로세서들에 의해 그 프로그램을 실행하여 위상 및 진폭 조정의 방법들 중 하나 이상의 방법들을 수행할 수 있다. 청구된 반도체 기판은 실리콘, 게르마늄, 갈륨 비소, III-V 반도체 등과 같은 반도체를 사용하여 구현될 수 있다. 칩으로 불리는 패키지 유닛(Packaged units)은 이러한 반도체 기판을 포함하고, 위상 어레이의 시스템 내 회로 보드에 탑재된다(mount). 반도체 기판에 형성된 회로는 CMOS 또는 BiCMOS 제조에 대한 기술을 사용할 수 있다.

Claims (53)

  1. 제1 신호 및 제2 신호를 처리하기 위한 전자 회로에 있어서,
    상기 제1 신호는,
    제1 신호 분배 라인을 통하여 수신되고,
    상기 제2 신호는,
    제2 신호 분배 라인을 통해 수신되고,
    상기 제2 신호 분배 라인은,
    상기 제1 신호 분배 라인과 상이하고,
    상기 전자 회로는,
    제1 차동 입력 및 제2 차동 입력 및 차동 출력을 가지는 차동 멀티플라이어 회로; 및
    위상 고정 루프(PLL) 회로
    를 포함하고,
    상기 제1 차동 입력은,
    상기 제1 신호를 수신하기 위해 상기 제1 신호 분배 라인에 연결되고,
    상기 제2 차동 입력은,
    상기 제2 신호를 수신하기 위해 상기 제2 신호 분배 라인에 연결되고,
    상기 차동 멀티플라이어 회로는,
    상기 제1 신호 및 상기 제2 신호를 곱(multiply)하여 상기 차동 출력으로 출력 신호를 생성하고,
    상기 출력 신호는,
    상기 제1 신호의 주파수의 2배이고 상기 제2 신호의 주파수의 2배인 주파수를 가지고,
    상기 위상 고정 루프 회로는,
    평형형 차동 믹서 회로;
    출력 및 상기 평형형 차동 믹서 회로의 상기 출력에 전기적으로 연결된 입력을 구비하는 루프 필터; 및
    상기 루프 필터의 상기 출력에 전기적으로 연결된 입력을 구비하고, 상기 평형형 차동 믹서 회로의 상기 제2 차동 입력에 전기적으로 피드백되는 출력을 가지는 전압 제어 발진기(VCO) 회로
    를 포함하고,
    상기 평형형 차동 믹서 회로는,
    제1 차동 입력, 제2 차동 입력, 및 출력을 포함하고,
    상기 제1 차동 입력은,
    상기 차동 멀티플라이어 회로의 상기 차동 출력에 전기적으로 연결되고,
    상기 차동 멀티플라이어 회로는,
    삼극관 인터페이스 회로를 포함하고,
    상기 삼극관 인터페이스 회로는,
    제1 회로 경로,
    제2 회로 경로,
    제1 트랜지스터,
    제2 트랜지스터, 및
    삼극관 트랜지스터
    를 포함하고,
    상기 제1 트랜지스터는,
    상기 제1 회로 경로 상에 있고,
    상기 제2 트랜지스터는,
    상기 제2 회로 경로 상에 있고,
    상기 삼극관 트랜지스터는,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터의 사이에 연결되고,
    상기 삼극관 트랜지스터는,
    상기 삼극관 인터페이스 회로의 동작 중에, 삼극관 영역에서 동작하도록 바이어스(bias)되고,
    상기 삼극관 트랜지스터는,
    상기 삼극관 인터페이스 회로의 동작 중에, 멀티플라이어 기능(multiplier function)을 수행하는
    전자 회로.
  2. 제1항에 있어서,
    상기 평형형 차동 믹서 회로는,
    길버트 믹서 회로(Gilbert mixer circuit)를 포함하는
    전자 회로.
  3. 제1항에 있어서,
    상기 차동 멀티플라이어 회로는,
    더블 평형형 차동 멀티플라이어 회로인
    전자 회로.
  4. 삭제
  5. 제1항에 있어서,
    상기 트랜지스터는 MOS 트랜지스터인
    전자 회로.
  6. 제1항에 있어서,
    상기 차동 멀티플라이어 회로는,
    제1 삼극관 인터페이스 회로, 및
    제2 삼극관 인터페이스 회로
    를 포함하고,
    상기 제1 삼극관 인터페이스 회로 및 상기 제2 삼극관 인터페이스 회로는,
    전기적으로 서로 연결되고,
    상기 제1 삼극관 인터페이스 회로는,
    제1 회로 경로,
    제2 회로 경로,
    제1 트랜지스터,
    제2 트랜지스터, 및
    삼극관 트랜지스터
    를 포함하고,
    상기 제1 트랜지스터는,
    상기 제1 회로 경로 상에 있고,
    상기 제2 트랜지스터는,
    상기 제2 회로 경로 상에 있고,
    상기 삼극관 트랜지스터는,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터의 사이에 연결되고,
    상기 제1 삼극관 인터페이스 회로의 상기 삼극관 트랜지스터는,
    동작 중에, 삼극관 영역에서 동작하도록 바이어스(bias)되고,
    상기 제1 삼극관 인터페이스 회로의 상기 삼극관 트랜지스터는,
    동작 중에, 멀티플라이어 기능(multiplier function)을 수행하고,
    상기 제2 삼극관 인터페이스 회로는,
    제1 회로 경로,
    제2 회로 경로,
    제1 트랜지스터,
    제2 트랜지스터, 및
    삼극관 트랜지스터
    를 포함하고,
    상기 제1 트랜지스터는,
    상기 제1 회로 경로 상에 있고,
    상기 제2 트랜지스터는,
    상기 제2 회로 경로 상에 있고,
    상기 삼극관 트랜지스터는,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터의 사이에 연결되고,
    상기 제2 삼극관 인터페이스 회로의 상기 삼극관 트랜지스터는,
    동작 중에, 삼극관 영역에서 동작하도록 바이어스(bias)되고,
    상기 제2 삼극관 인터페이스 회로의 상기 삼극관 트랜지스터는,
    동작 중에, 멀티플라이어 기능(multiplier function)을 수행하는
    전자 회로.
  7. 제6항에 있어서,
    상기 제1 삼극관 인터페이스 회로 및 상기 제2 삼극관 인터페이스 회로는,
    서로 전기적으로 연결되어 더블-평형형 삼극관 인터페이스 구성을 형성하는
    전자 회로.
  8. 제6항에 있어서,
    상기 제1 삼극관 인터페이스 회로 및 상기 제2 삼극관 인터페이스 회로의 각각에 포함된 삼극관 트랜지스터는, MOS 트랜지스터인
    전자 회로.
  9. 제1항에 있어서,
    상기 루프 필터는 로우패스 필터인
    전자 회로.
  10. 제9항에 있어서,
    상기 PLL 회로는,
    상기 루프 필터의 입력에 상기 평형형 차동 믹서 회로의 출력을 연결하는 증폭기
    를 더 포함하는 전자 회로.
  11. 제10항에 있어서,
    상기 증폭기는 폴디드 캐스코드 증폭기인
    전자 회로.
  12. 제1항에 있어서,
    상기 PLL 회로는,
    상기 VCO 회로의 상기 출력을 상기 평형형 차동 믹서 회로의 상기 제2 차동 입력에 전기적으로 연결하는 버퍼 회로
    를 더 포함하는 전자 회로.
  13. 제1항에 있어서,
    상기 평형형 차동 믹서 회로의 상기 제1 차동 입력은,
    제1 입력 라인 및 제2 입력 라인을 구비하고,
    상기 VCO 회로의 상기 출력은,
    상기 평형형 차동 믹서 회로의 상기 제1 차동 입력의 상기 제1 입력 라인에 전기적으로 연결된 제1 출력 라인, 및
    상기 평형형 차동 믹서 회로의 상기 제1 차동 입력의 상기 제2 입력 라인에 전기적으로 연결된 제2 출력 라인
    을 구비하는 차동 출력인
    전자 회로.
  14. 제1항에 있어서,
    상기 차동 멀티플라이어 회로 및 상기 PLL 회로는,
    단일 집적 회로 칩 상에서 함께 제조된
    전자 회로.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
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  26. 삭제
  27. 삭제
  28. 삭제
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  50. 삭제
  51. 삭제
  52. 삭제
  53. 위상 가산기 회로를 초기화하는 방법에 있어서,
    상기 위상 가산기 회로는,
    제1 입력 및 제2 입력 및 출력을 가지는 멀티플라이어 회로; 및
    위상 고정 루프(PLL) 회로
    를 포함하고,
    상기 위상 고정 루프 회로는,
    (1) 상기 멀티플라이어 회로의 상기 출력에 전기적으로 연결된 믹서 회로;
    (2) 상기 믹서 회로의 상기 출력에 전기적으로 연결된 입력을 가지는 증폭기;
    (3) 루프 필터; 및
    (4) 상기 루프 필터의 상기 출력에 전기적으로 연결되고, 상기 믹서 회로의 상기 제2 입력에 전기적으로 피드백되는 출력을 가지는 전압 제어 발진기(VCO: Voltage Controlled Oscillator) 회로
    에 의해 형성되고,
    상기 루프 필터는,
    출력을 구비하고,
    상기 증폭기의 출력에 스위칭 가능하게 연결된 입력을 구비하고,
    상기 방법은,
    상기 멀티플라이어 회로의 상기 제1 입력을 그라운드에 스위칭 가능하게 연결하는 단계;
    상기 루프 필터의 상기 입력을 상기 증폭기의 상기 출력으로부터 스위칭 가능하게 연결 해제하고, 상기 VCO의 상기 출력으로부터 나온 신호를 수신하도록 상기 루프 필터의 상기 입력을 연결하는 단계;
    상기 멀티플라이어 회로의 상기 제1 입력이 그라운드에 연결되고, 상기 루프 필터의 상기 입력이 상기 VCO의 상기 출력으로부터 나온 상기 신호를 수신하는 동안, 상기 증폭기의 상기 출력이 상기 루프 필터의 상기 출력과 거의 같은 DC 동작 지점을 구비할 때까지 상기 증폭기에 인가된 바이어스 신호를 조정하는 단계; 및
    상기 증폭기의 상기 출력이 상기 루프 필터의 상기 출력과 거의 같은 DC 동작 지점을 구비할 때, 상기 루프 필터의 상기 입력을 상기 VCO의 출력으로부터 나온 상기 신호로부터 상기 증폭기의 상기 출력으로 스위칭하는 단계
    를 포함하는 방법.
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