JP3209187B2 - クロック周波数変換回路及びその変換方法並びにクロック周波数変換機能を備えた受像装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、たとえばＰＡＬ方
式の４ｆｓｃクロックからジッタの少ないコンポーネン
トディジタルに使用する２７ＭＨｚクロックを生成する
クロック周波数変換回路及びその変換方法並びにクロッ
ク周波数変換機能を備えた受像装置に関する。

【０００２】

【従来の技術】たとえば、ＰＡＬ方式においては、カラ
ー信号をコンポーネントに変換するために、サブキャリ
アが使用される。コンポジットディジタル処理ではサブ
キャリアの４倍のクロックが使用される。コンポーネン
ト信号では水平周波数の整数倍のクロック（例えば２７
ＭＨｚ）が使用される。コンポーネント用クロックは、
コンポジット信号から生成される。サブキャリア周波数
（ｆｓｃ）と水平周波数（ｆｈ）の比は次のとおりであ
る。 ４ｆｓｃ＝（ｆｈ×１１３５）＋（２５×４）＝１７７
３４４７５Ｈｚ ｆｓｃ＝４４３３６１８．７５Ｈｚ ｆｈ＝１５６２５Ｈｚ

【０００３】４ｆｓｃとｆｈとの共通の整数比となる周
波数は２５Ｈｚであり、この２５Ｈｚが映像のフレーム
周波数となる。この種のクロック周波数の変換を行うた
めの第１の方式として、例えば図６に示すクロック変換
回路が考えられる。これは、入力端子５２からの４ｆｓ
ｃクロックをもとに、０〜７０９３７８を計数するカウ
ンタ５１により７０９３７９分周すると、２５Ｈｚが得
られるものである。ＰＬＬ回路は、位相比較回路５３、
ループフィルタ５４、２７ＭＨｚＶＣＯ（電圧制御発振
器）５５、カウンタ５６から構成されている。出力端子
５７には、２７ＭＨｚが出力される。この例でのカウン
タ５６の分周比は１０８００００であり、カウンタ５６
の出力の周波数は２５Ｈｚである。理論的には、このよ
うな回路構成により、４ｆｓｃから２７ＭＨｚへの変換
が可能である。

【０００４】ところで、２７ＭＨｚのパラレル信号をも
とに、パラレル／シリアル変換して、シリアルディジタ
ル伝送する場合、そのジッタを２７０ＭＨｚのクロック
周波数の１周期の２０％以下（約０．７４ｎＳ以下）と
することが求められる。ところが、図６に示した回路構
成では、位相比較するためのカウンタ５６からの周波数
が２５Ｈｚと低く、ジッタが少なく安定な同期結合とす
るためには問題がある。すなわち、例えばＰＬＬ方式で
用いられる２７ＭＨｚＶＣＯ５５自体が電源の変動など
により１００Ｈｚで発振周波数が変調されたとき、位相
比較回路５３による位相比較での周波数が２５Ｈｚであ
ると、１００Ｈｚには応答できず、そのままジッタにな
る。この場合、位相比較する周波数を高くすると、２７
ＭＨｚＶＣＯ５５自体の周波数変動を抑圧することがで
きるので、ジッタを少なくすることができる。

【０００５】クロック周波数の変換を行うための第２の
方式として、図７に示す回路構成も考えられる。これ
は、入力端子５２からの映像の１フレーム期間の４ｆｓ
ｃでのクロック数である７０９３７９を、カウンタ回路
６１により１１３５分周で６２４回（１１３９分周で１
回）としたそれぞれの周波数を合成し、疑似的な水平周
波数を得るとともに、ＰＬＬ回路によりジッタを低減し
て再生出力である２７ＭＨｚを得るようにしたものであ
る。フレームカウンタ６９は、入力端子６８からのフレ
ームパルスに同期して、カウンタ６１を制御し６２５本
の走査線のうち１走査線の分周比を変えるものである。
ＰＬＬ回路は、位相比較回路６３、ループフィルタ６
４、２７ＭＨｚＶＣＯ（電圧制御発振器）６５、カウン
タ６６から構成されている。出力端子５７には、２７Ｍ
Ｈｚが出力される。

【０００６】このような回路構成では、ＰＬＬのループ
応答を遅くすることでジッタを低減することができる。
ところが、４ｆｓｃのクロック期間（約１４８ｎｓ）の
ジッタを、上述したパラレル／シリアル変換してシリア
ルディジタル伝送する場合の０．７４ｎｓ以下とするこ
とは困難である。この場合、４クロック分（サブキャリ
アの４倍のクロック）の急激な時間間隔の変化を４回に
分け、１クロックの位相ジャンプに分散することでジッ
タを１／４にすることは可能である。しかし、このよう
にジッタを１／４にした場合、約５６．４ｎｓ１００Ｈ
ｚのジッタがあるため、０．７４ｎｓ以下とすることは
容易ではない。よって、同期結合を安定にするためには
ジッタが大きくなり、ジッタを少なくすると同期結合が
不安定になる。また、両者を満足するためには回路規模
が大きくなるなどの欠点がある。

【０００７】クロック周波数の変換を行うための第３の
方式として、図８に示す回路構成も考えられる。これ
は、入力端子７２からの４ｆｓｃをカウンタ７１によっ
て７０９３７９分周し、入力端子７８からのフレームパ
ルスの１フレーム期間のアドレスに対して正弦波発生回
路７９により３．３７５ＭＨｚの正弦波を出力し、Ｄ／
Ａ変換回路８０及びフィルタ８１を通過させてアナログ
の３．３７５ＭＨｚを得るとともに、３．３７５ＭＨｚ
を入力としＰＬＬ回路で２７ＭＨｚを得るようにしたも
のである。ＰＬＬ回路は、位相比較回路７３、ループフ
ィルタ７４、２７ＭＨｚＶＣＯ（電圧制御発振器）７
５、カウンタ７６から構成されている。出力端子７７か
らは、２７ＭＨｚが出力される。

【０００８】このような回路構成は、１フレーム期間は
３．３７５ＭＨｚで、１３５０００サイクル分の期間に
等しいことを利用したものであって、４ｆｓｃクロック
で３．３７５ＭＨｚをサンプリングした１フレーム期間
のデータをリードオンリーメモリ（ＲＯＭ）に書き込
み、これを読み出すようにしたものである。すなわち、
正弦波発生回路７９をＲＯＭとしたものである。

【０００９】この回路構成では、Ｄ／Ａ変換回路８０に
よりＤ／Ａ変換して得られる正弦波の周波数を３．３７
５ＭＨｚとしているが、その正弦波の周波数を４ｆｓｃ
の１／２の周波数以下となる６．７５ＭＨｚとすること
もできる。また、Ｄ／Ａ変換回路８０の後段のフィルタ
８１を、簡易な特性のローパスフィルタである３．３７
５ＭＨｚ以下の通過帯域を有するものとすることができ
る。この第３の方式は、位相比較している周波数が、図
６及び図７で説明した第１及び第２の方式での２５Ｈｚ
や１５．６２５ＫＨｚに比べて高く、しかも第２の方式
での原理によるジッタそのものがない方式である。とこ
ろが、この第３の方式は、正弦波発生回路７９に使用す
るＲＯＭの入力アドレスを２０ビット必要とし、また４
ｆｓｃで動作させる必要があるため、高速・大容量のメ
モリが必要となり、消費電力の増大を招いたり、回路規
模が大きくなったりするなどの欠点がある。

【００１０】

【発明が解決しようとする課題】このように、上述した
第１の方式では、位相比較するためのカウンタ５６から
の周波数が２５Ｈｚと低く、ジッタが少なく安定な同期
結合とするためには問題がある。第２の方式では、同期
結合を安定にするためにはジッタが大きくなり、ジッタ
を少なくすると同期結合が不安定になったりする。ま
た、両者を満足するためには回路規模が大きくなるなど
の欠点がある。第３の方式では、正弦波発生回路７９に
使用するＲＯＭの入力アドレスを２０ビット必要とし、
また４ｆｓｃで動作させる必要があるため、高速・大容
量のメモリが必要となり、消費電力の増大を招いたり、
回路規模が大きくなったりするなどの欠点がある。

【００１１】本発明は、このような状況に鑑みてなされ
たものであり、ジッタを少なくすることができ、かつ回
路規模も小さくすることができるクロック周波数変換回
路及びその変換方法並びにクロック周波数変換機能を備
えた受像装置を提供することができるようにするもので
ある。

【００１２】

【課題を解決するための手段】請求項１に記載のクロッ
ク周波数変換回路は、４ｆｓｃクロック及びフレームパ
ルスに基づき、それぞれ変更可能とされている固定され
た第１の値と一時的に変化する第２の値とからなる単位
加算値、初期値及び１フレーム毎の初期化制御信号を出
力する累積加算制御手段と、前記単位加算値を前記初期
値と共に累積加算するとともに、前記初期化制御信号に
基づいて前記累積加算した値を零に初期化し、次のフレ
ームに対する単位加算値を累積加算するとともに、前記
フレームのパルスに同期した信号で前記累積位相加算手
段の初期値制御を行う累積位相加算手段と、前記累積位
相加算手段からの累積加算出力を正弦波状に変化させる
に際し、入力ビット数が前記累積位相加算手段の出力ビ
ット数よりも少なく、かつ上位側ビットを使用する正弦
波発生手段と、前記正弦波状出力をアナログの正弦波と
して出力するＤ／Ａ変換手段と、前記アナログの正弦波
出力に位相同期したクロックを生成するクロック生成手
段とが具備されていることを特徴とする。また、前記累
積位相加算手段は、前記単位加算値を累積加算するラッ
チ回路と、前記単位加算値を出力する加算回路と、前記
初期化制御信号に基づき、前記ラッチ回路に対して前記
単位加算値を加算させるとともに、前記ラッチ回路にお
ける累積加算値をフレーム毎に初期化させる切替回路と
を具備するようにすることができる。また、前記累積加
算制御手段は、前記フレームパルスに同期して４ｆｓｃ
クロックを所定回数分周するカウンタ回路と、前記カウ
ンタ回路からの出力を受けて前記単位加算値を出力する
単位加算値発生回路とを具備するようにすることができ
る。また、前記累積加算制御手段は、前記フレームパル
スの走査線を計数するフレームカウンタと、前記フレー
ムカウンタからの計数出力に応じて前記初期値を変化さ
せる初期値発生回路と、前記フレームカウンタからの計
数出力に応じて固定された第１の分周比と一時的に変化
する第２の分周比とで動作し、前記初期化制御信号であ
る疑似水平パルスを出力する疑似水平カウンタとを具備
するようにすることができる。また、前記疑似水平パル
スは、非等間隔の水平周期のパルスであるようにするこ
とができる。請求項６に記載のクロック周波数変換方法
は、累積加算制御手段により、４ｆｓｃクロック及びフ
レームパルスに基づき、それぞれ変更可能とされている
固定された第１の値と一時的に変化する第２の値とから
なる単位加算値、初期値及び１フレーム毎の初期化制御
信号を出力する第１の工程と、累積位相加算手段によ
り、前記単位加算値を前記初期値と共に累積加算すると
ともに、前記初期化制御信号に基づいて前記累積加算し
た値を零に初期化し、次のフレームに対する単位加算値
を累積加算するとともに、前記フレームのパルスに同期
した信号で前記累積位相加算手段の初期値制御を行う第
２の工程と、正弦波発生手段により、前記累積位相加算
手段からの累積加算出力を正弦波状に変化させるに際
し、入力ビット数が前記累積位相加算手段の出力ビット
数よりも少なく、かつ上位側ビットを使用する第３の工
程と、Ｄ／Ａ変換手段により、前記正弦波状出力をアナ
ログの正弦波として出力する第４の工程と、クロック生
成手段により、前記アナログの正弦波出力に位相同期し
たクロックを生成する第５の工程とを備えることを特徴
とする。また、前記第１の工程には、カウンタ回路によ
り、前記フレームパルスに同期して４ｆｓｃクロックを
所定回数分周する工程と、単位加算値発生回路により、
前記カウンタ回路からの出力を受けて前記単位加算値を
出力する工程とが含まれるようにすることができる。 ま
た、前記第１の工程には、フレームカウンタにより、前
記フレームパルスの走査線を計数する工程と、初期値発
生回路により、前記フレームカウンタからの計数出力に
応じて前記初期値を変化させる工程と、疑似水平カウン
タにより、前記フレームカウンタからの計数出力に応じ
て固定された第１の分周比と一時的に変化する第２の分
周比とで動作し、前記初期化制御信号である疑似水平パ
ルスを出力する工程とが含まれるようにすることができ
る。 また、前記疑似水平パルスは、非等間隔の水平周期
のパルスであるようにすることができる。 また、前記第
２の工程には、ラッチ回路により、前記単位加算値を累
積加算す る工程と、加算回路により、前記単位加算値を
出力する工程と、切替回路により、前記初期化制御信号
に基づき、前記ラッチ回路に対して前記単位加算値を加
算させるとともに、前記ラッチ回路における累積加算値
をフレーム毎に初期化させる工程とが含まれるようにす
ることができる。 請求項１１に記載のクロック周波数変
換機能を備えた受像装置は、請求項１〜５の前記クロッ
ク周波数変換回路をＰＡＬ方式に適用したことを特徴と
する。請求項１２に記載のクロック周波数変換機能を備
えた受像装置は、請求項１〜５の前記クロック周波数変
換回路をＮＴＳＣ方式に適用したことを特徴とする。本
発明に係るクロック周波数変換回路及びその変換方法並
びにクロック周波数変換機能を備えた受像装置において
は、４ｆｓｃの１クロック当たりの周波数の位相を単位
加算値とし、これを累積加算しながら正弦波出力を得た
後、Ｄ／Ａ変換によるアナログ出力に位相同期したクロ
ックを生成するようにする。また、累積加算において
は、一時的に加算する単位量を変化させ、微妙に周波数
を変化させるとともに、累積加算する値を位相情報と
し、３６０度を越えた値を不要として累積加算のビット
数を少なくするようにする。

【００１３】

【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。図１は、本発明のクロック周波数変換の実
施の形態に係る原理を示すものである。ここでは、出力
正弦波の位相３６０度を数値８１９２に対応させ、１ク
ロック当たりの単位加算値を１８２１として累積加算し
た例で説明する。この場合、１クロック当たり約８０度
ずつ変化する出力正弦波となる。累積加算すると、１ク
ロック毎に増加し、図１（ａ）に示す変化で、数値は０
→１８２１→３６４２→５４６３→７２８４→９１０５
→１０９２６→１２７４７→１４５６８→１６３８９→
１８２１０→・・・となる。

【００１４】ここで桁上げ演算を行わないと、図１
（ｂ）に示す変化となり、０→１８２１→３６４２→５
４６３→７２８４→９１３→２７３４→４５５５→６３
７６→５→１８２６→・・・となる。出力正弦波の位相
３６０度に対応する数値８１９２が１サイクルに相当す
るので、この信号はいわばｎサイクル＋ｍ度に分解して
表現されたうち、サイクル数を除いたｍ度の情報となっ
ている。さらに、図１（ｂ）に示すノコギリ波状の変化
を正弦波状に変換すると、図１（ｃ）に示すような連続
した正弦波が得られる。よって、１８２１とした単位加
算値を変化させることで出力周波数を変えることができ
る。

【００１５】次に、ＰＡＬ方式の４ｆｓｃから２７ＭＨ
ｚを生成する場合について説明する。上述した単位加算
値は、次の式で求めることができる。 単位加算値＝（３．３７５ＭＨｚ／４ｆｓｃ）×８１９
２＝１５５８．９９７４ 単位加算値を１３ビットで表現できる近似値は１５５９
となるため、この例での１３ビット演算は比較的誤差が
少なく相性が良い。１フレーム期間に渡って累積加算す
ると、理想的には３．３７５ＭＨｚが１フレーム期間で
は１３５０００サイクルに相当する値となる。近似単位
加算が理想的な値からずれていることによる誤差を、１
フレーム期間について計算すると、次の通りとなる。 （１５５９×４ｆｓｃ／２５）−（１３５０００×８１
９２）＝１８６１

【００１６】したがって、１フレーム期間では、３．３
７５ＭＨｚの位相で約８２度ずれる。すなわち、 ３６０度×（１８６１／８１９２）≒８１．７８度 となるためである。よって、この１８６１の誤差を分散
させることにより、ジッタを少なくすることができる。
誤差を分散し補正するには単位加算値（Δφ）を１５５
９として、一時的に１５５８に変えれば良い。誤差１８
６１で１フレーム期間のクロック数である７０９３７９
を割ると、約３８１．１８となる。したがって、単位加
算値を３８１回に１回だけ１５５９から１５５８に変更
することにより、近似補正を行うことができる。このよ
うな近似補正を行うことで、ジッタを非常に少ないもの
とすることができる。

【００１７】（第１の実施の形態）図２は、本発明のク
ロック周波数変換回路をＰＡＬ方式に適用した場合の第
１の実施の形態を示すブロック図、図３は、図２の累積
位相加算回路の詳細を示すブロック図、図４は、図２の
累積加算制御回路の詳細を示すブロック図である。図１
に示すクロック周波数変換回路は、累積位相加算回路
１、累積加算制御回路２、正弦波発生回路３、Ｄ／Ａ変
換器４、ＰＬＬ回路５を備えて構成されている。累積位
相加算回路１は、累積加算制御回路２からの単位加算値
９、初期値１０、初期値制御信号１１を受けて累積加算
を行うものである。累積加算制御回路２は、入力端子
６，７からの４ｆｓｃクロックとフレームパルスとから
単位加算値９、初期値１０、初期値制御信号（切替信
号）１１を出力するものである。これら単位加算値９、
初期値１０、初期値制御信号（切替信号）１１の詳細に
ついては、後述する。

【００１８】正弦波発生回路３は、累積位相加算回路１
からの１３ビットのうち、上位８ビットのみを受け、出
力ビット数も８ビットとしている。ここで、正弦波発生
回路３での誤差は累積されず比較的周波数の高いジッタ
となるので、後段のＰＬＬ回路５でのジッタ抑圧との関
係から正弦波発生回路３の所用ビット数を決定すること
ができる。また、正弦波発生回路３にはリードオンリー
メモリ（ＲＯＭ）を使用することができる。入、出力と
も８ビットの場合、アドレス（Ａ）は０〜２５５まであ
る。このアドレス（Ａ）と正弦波出力（Ｓ）との関係式
の一例は次の通りである。

【００１９】 Ｓ＝１２８＋｛１２５×ｓｉｎ２π×（Ａ／２５６）｝ Ａ＝０〜２５５ Ｄ／Ａ変換器４は、図示しないＤ／Ａ変換回路とフィル
タとからなる。このフィルタとしては、単一周波数の正
弦波のみを通すバンドパスフィルタを用いることができ
る。また、Ｄ／Ａ変換器４の入力のビット数は、正弦波
発生回路３の出力と同じである。ＰＬＬ回路５は、ジッ
タの抑圧を行うものである。出力端子８には２７ＭＨZ
の信号が出力される。

【００２０】累積位相加算回路１は、図３に示すよう
に、加算回路２１、切替回路２２、ラッチ回路２３を備
えて構成されている。加算回路２１は、ラッチ回路２３
の出力に単位加算値（Δφ）９を加算するものである。
切替回路２２は、初期値１０及び初期値制御信号１１を
受けて、ラッチ回路２３に保持される加算回路２１から
の加算出力を加算させるものである。ラッチ回路２３
は、４ｆｓｃの１クロック毎に単位加算値分を加算する
ものである。ここで、ラッチ回路２３、切替回路２２、
加算回路２１のビット数は１３ビットである。

【００２１】累積加算制御回路２は、図４に示すよう
に、カウンタ回路３１及び単位加算値発生回路３２を備
えて構成されている。カウンタ回路３１は、フレームパ
ルスに同期して４ｆｓｃクロックを３８１分周するもの
である。単位加算値発生回路３２は、カウンタ３１から
の出力を受けて単位加算値９である１５５９又は１５５
８を出力するものである。ここで、単位加算値９は、ほ
とんどの期間で１５５９であるが、３８１回に１回だけ
１５５８としている。これは、単位加算値９を１５５９
で固定すると１フレーム期間では誤差が大きくなるため
であり、一時的に値を変化させることで、近似補正を行
うことができ、ジッタを非常に少ないものとすることが
できる。また、この累積加算制御回路２では、フレーム
周期で初期化するため１３ビットのゼロデータである初
期値１１と初期値制御信号（切替信号）１１とを送出
し、累積位相加算回路１における累積加算値をフレーム
毎にゼロに初期化している。

【００２２】次に、以上のような構成のクロック周波数
変換回路の動作について説明する。まず、累積加算制御
回路２に入力端子７２からの４ｆｓｃクロックとフレー
ムパルスが入力される。累積加算制御回路２は、累積位
相加算回路１に対して単位加算値９を出力する。ここで
の単位加算値９は１５５９であるが、３８１回に１回だ
け１５５８とされる。累積位相加算回路１は、単位加算
値９である１５５９を累積加算するとともに、３８１回
に１回だけ１５５８を加算し、その加算値を正弦波発生
回路３に出力する。正弦波発生回路３から３．３７５Ｍ
Ｈｚの正弦波が出力されると、その出力はＤ／Ａ変換回
路４によりアナログの３．３７５ＭＨｚとされる。ＰＬ
Ｌ回路５では、その３．３７５ＭＨｚを入力とし２７Ｍ
Ｈｚを出力する。

【００２３】以上のようにして１フレーム期間に対する
２７ＭＨｚの出力が行われると同時に、累積位相加算回
路１に累積加算制御回路２からフレーム周期で初期化す
るため１３ビットのゼロデータである初期値１１と初期
値制御信号（切替信号）１１とが送出される。これによ
り、累積位相加算回路１は、単位加算値９である１５５
９又は１５５８の値の累積加算を繰返す。

【００２４】このように、第１の実施の形態では、４ｆ
ｓｃの１クロック当たりの３．３７５ＭＨｚ位相を単位
加算値とし、これを累積加算しながら正弦波出力を得た
後、Ｄ／Ａ変換によるアナログ出力に位相同期した２７
ＭＨｚクロックを生成するようにした。また、累積加算
においては、一時的に加算する単位量を変化させ、微妙
に周波数を変化させるとともに、累積加算する値を位相
情報とし、３６０度を越えた値を不要として累積加算の
ビット数を少なくするようにしたので、ジッタを少なく
することができ、かつ回路規模も小さくすることができ
る。なお、この第１の実施の形態では、単位加算値９を
１５５９又は１５５８とした場合について説明したが、
これらの値を適宜変更することができ、出力周波数の変
更を任意に行うことができる。

【００２５】また、ＰＡＬ方式の場合、４ｆｓｃから２
７ＭＨｚを生成する方法以外にも２７ＭＨｚを生成する
方法がある。すなわち、入力がＰＡＬアナログ信号の場
合、カラーバーストではなく、同期信号をアナログ的回
路である同期分離回路により複合同期信号（垂直同期信
号成分を含む）を得る。次に、等価パルスを除去するな
どして水平同期信号を得る。この水平同期信号をもとに
ＰＬＬ回路で位相同期した２７ＭＨｚを得ることができ
る。ところが、コンポジットディジタル化した信号を受
けて動作させる場合、クロックとしてカラーバーストに
同期した４ｆｓｃが用いられる。このため、１水平周期
の間隔が全走査ラインに渡って均等でジッタのない水平
同期信号を得ることは容易ではないが、この場合、第１
の実施の形態で示したクロック周波数変換回路を用いる
ことで、全走査ラインに渡って均等でジッタのない水平
同期信号を得ることが可能となる。また、アナログ入力
の場合であっても、カラーバーストの方が水平同期信号
よりもジッタの少ない場合が多いので、第１の実施の形
態で示したクロック周波数変換回路が有効となる。

【００２６】また、第１の実施のクロック周波数変換回
路は、特にＰＡＬ方式の４ｆｓｃからコンポーネントデ
ィジタル用のクロックを生成する場合に効果があるが、
ＮＴＳＣ方式の場合にも適用可能である。ＮＴＳＣ方式
への適用については後述する。さらに、第１の実施のク
ロック周波数変換回路は、２７ＭＨｚから逆に４ｆｓｃ
を生成する場合にも用いることができる。

【００２７】（第２の実施の形態）図５は、図４の累積
加算制御回路２の構成を変えた場合の第２の実施の形態
を示すブロック図である。同図に示す累積加算制御回路
２は、フレームカウンタ３５、疑似水平カウンタ３６、
初期値発生回路３７を備えている。単位加算値（Δφ）
は、１５５９に固定（固定値１）され、疑似水平パルス
３８の水平周期毎に、初期値１０と初期化制御信号１１
とを送出するようになっている。すなわち、初期値発生
回路３７において、１水平周期毎に８１９２から約３を
引いた値を初期値とし、１１３５のクロックを１水平周
期として初期化するものである。

【００２８】フレームカウンタ３５は、走査線６２５本
を計数するカウンタである。この出力の変化に応じて、
初期値発生回路３７は初期値１０を変化させている。疑
似水平カウンタ３６は、フレームカウンタ３５からの制
御を受けて一時的に分周比を１１３５から１１３９に変
えて動作し、疑似水平パルス３８を出力する。ここで、
疑似水平パルス３８は、等間隔の水平周期のパルスでな
いことを意味する。このような構成では、単位加算値
（Δφ）が１５５９に固定されるが、疑似水平カウンタ
３６により１１３５又は１１３９の分周比を１１３５か
ら１１３９に変えての疑似水平パルス３８が出力される
ので、第１の実施の形態と同様に、ジッタの少ない出力
が得られる。

【００２９】（第３の実施の形態）次に、本発明のクロ
ック周波数変換回路を、ＮＴＳＣ方式に適用した場合の
一例について説明する。ここでは、ＮＴＳＣコンポジッ
ト信号における４ｆｓｃから、コンポーネント信号用２
７ＭＨｚを生成する場合について説明する。単位加算値
を試算する。理想値（Δφ1 ）は、 Δφ1 ＝（３．３７５ＭＨｚ／４ｆｓｃ）×８１９２＝
１９３０．９７１ となり、近似値は１９３１となる。１水平期間の累積加
算を行うと、理想値からの誤差は、 （１９３１×９１０）−（２１４．５×８１９２）＝２
６ となり、９１０クロックで２６回、単位加算値を１９３
１から１９３０に一時的に変えればよい。したがって、
単位加算値を１９３１とし、４ｆｓｃクロックで３５ク
ロックに１回、１９３１から１９３０に変化させればよ
い。

【００３０】また、単位加算値を１９３１に固定し、１
水平周期毎に初期値を変える方法も可能であり、１水平
周期毎に初期値を０と４０９６に順次変えていく方法も
可能である。また、ＮＴＳＣ方式に適用した場合の回路
構成においては、図１に示した正弦波発生回路３、Ｄ／
Ａ変換器４、ＰＬＬ回路５を使用することができるの
で、ＰＡＬ方式との共有化が図れる。

【００３１】（第４の実施の形態）次に、コンポーネン
トからＰＡＬコンポジット４ｆｓｃに変換する場合の一
例について説明する。１３．５ＭＨｚから４．４３３６
１８７５ＭＨｚを生成する場合、演算はこれまでの１３
ビットを１６ビットとする。単位加算値は、 単位加算値＝（４．４３３６１８７５ＭＨｚ／１３．５
ＭＨｚ）×８１９２×８＝２６９０．３８５５×８＝２
１５２３．０８４ となる。近似値として２１５２３を使用する。１フレー
ム期間の誤差は、 （５４００００×２１５２３）−（１７７３４４．７５
×８１９２×８）＝１１６２２４２００００−１１６２
２４６５５４＝４５５３６ となり、０．６９サイクルずれてしまう。１フレーム期
間の誤差を分散する方法としては、６２５本の走査線の
うち、５３６回は１Ｈ（水平周期）期間当たり、７３回
補正する場合と、８９回は１Ｈ当たり７２回補正する組
み合わせとすることでジッタを少なくすることができ
る。

【００３２】１フレーム期間の累積加算値は、 ５３６×（７９１×２１５２３＋７３×２１５２４）＋
８９×（７９２×２１５２３＋７２×２１５２４） となる。また、初期値設定は１フレーム毎に９０度位相
をずらせばよく、４フレームを数えるカウンタを設けて
初期値を設定すればよい。初期値をフレーム毎に、例え
ば０→６１４４→４０９６→２０４８と変化させればよ
い。この他に、１Ｈ毎に初期値設定することも可能であ
る。なお、以上に説明したクロック周波数変換回路をＰ
ＡＬ方式やＮＴＳＣ方式の受像装置に組込むことで、ジ
ッタの少ない画像が得られる。

【００３３】

【発明の効果】以上の如く本発明に係るクロック周波数
変換回路及びその変換方法並びにクロック周波数変換機
能を備えた受像装置によりば、４ｆｓｃの１クロック当
たりの周波数の位相を単位加算値とし、これを累積加算
しながら正弦波出力を得た後、Ｄ／Ａ変換によるアナロ
グ出力に位相同期したクロックを生成するようにした。
また、累積加算においては、一時的に加算する単位量を
変化させ、微妙に周波数を変化させるとともに、累積加
算する値を位相情報とし、３６０度を越えた値を不要と
して累積加算のビット数を少なくするようにしたので、
ジッタを少なくすることができ、かつ回路規模も小さく
することができる。

【図面の簡単な説明】

【図１】本発明のクロック周波数変換の実施の形態に係
る原理を示す図である。

【図２】本発明のクロック周波数変換回路をＰＡＬ方式
に適用した場合の第１の実施の形態を示すブロック図で
ある。

【図３】図２の累積位相加算回路の詳細を示すブロック
図である。

【図４】図２の累積加算制御回路の詳細を示すブロック
図である。

【図５】図４の累積加算制御回路の構成を変えた場合の
第２の実施の形態を示すブロック図である。

【図６】従来のクロック周波数の変換を行うための第１
の方式を示すブロック図である。

【図７】従来のクロック周波数の変換を行うための第２
の方式を示すブロック図である。

【図８】従来のクロック周波数の変換を行うための第３
の方式を示すブロック図である。

【符号の説明】

１ 累積位相加算回路 ２ 累積加算制御回路 ３ 正弦波発生回路 ４ Ｄ／Ａ変換器 ５ ＰＬＬ回路 ６，７ 入力端子 ８ 出力端子 ２１ 加算回路 ２２ 切替回路 ２３ ラッチ回路 ３１ カウンタ回路 ３２ 単位加算値発生回路 ３５ フレームカウンタ ３６ 疑似水平カウンタ ３７ 初期値発生回路 ３８ 疑似水平パルス

Claims (12)

(57)【特許請求の範囲】
1. 【請求項１】 ４ｆｓｃクロック及びフレームパルスに
   基づき、それぞれ変更可能とされている固定された第１
   の値と一時的に変化する第２の値とからなる単位加算
   値、初期値及び１フレーム毎の初期化制御信号を出力す
   る累積加算制御手段と、 前記単位加算値を前記初期値と共に累積加算するととも
   に、前記初期化制御信号に基づいて前記累積加算した値
   を零に初期化し、次のフレームに対する単位加算値を累
   積加算するとともに、前記フレームのパルスに同期した
   信号で前記累積位相加算手段の初期値制御を行う累積位
   相加算手段と、 前記累積位相加算手段からの累積加算出力を正弦波状に
   変化させるに際し、入力ビット数が前記累積位相加算手
   段の出力ビット数よりも少なく、かつ上位側ビットを使
   用する正弦波発生手段と、 前記正弦波状出力をアナログの正弦波として出力するＤ
   ／Ａ変換手段と、 前記アナログの正弦波出力に位相同期したクロックを生
   成するクロック生成手段とが具備されていることを特徴
   とするクロック周波数変換回路。
2. 【請求項２】 前記累積位相加算手段は、 前記単位加算値を累積加算するラッチ回路と、 前記単位加算値を出力する加算回路と、 前記初期化制御信号に基づき、前記ラッチ回路に対して
   前記単位加算値を加算させるとともに、前記ラッチ回路
   における累積加算値をフレーム毎に初期化させる切替回
   路とを具備することを特徴とする請求項１に記載のクロ
   ック周波数変換回路。
3. 【請求項３】 前記累積加算制御手段は、 前記フレームパルスに同期して４ｆｓｃクロックを所定
   回数分周するカウンタ回路と、 前記カウンタ回路からの出力を受けて前記単位加算値を
   出力する単位加算値発生回路とを具備することを特徴と
   する請求項１に記載のクロック周波数変換回路。
4. 【請求項４】 前記累積加算制御手段は、 前記フレームパルスの走査線を計数するフレームカウン
   タと、 前記フレームカウンタからの計数出力に応じて前記初期
   値を変化させる初期値発生回路と、 前記フレームカウンタからの計数出力に応じて固定され
   た第１の分周比と一時的に変化する第２の分周比とで動
   作し、前記初期化制御信号である疑似水平パルスを出力
   する疑似水平カウンタとを具備することを特徴とする請
   求項１に記載のクロック周波数変換回路。
5. 【請求項５】 前記疑似水平パルスは、非等間隔の水平
   周期のパルスであることを特徴とする請求項４に記載の
   クロック周波数変換回路。
6. 【請求項６】 累積加算制御手段により、４ｆｓｃクロ
   ック及びフレームパルスに基づき、それぞれ変更可能と
   されている固定された第１の値と一時的に変化する第２
   の値とからなる単位加算値、初期値及び１フレーム毎の
   初期化制御信号を出力する第１の工程と、 累積位相加算手段により、前記単位加算値を前記初期値
   と共に累積加算するとともに、前記初期化制御信号に基
   づいて前記累積加算した値を零に初期化し、次のフレー
   ムに対する単位加算値を累積加算するとともに、前記フ
   レームのパルスに同期した信号で前記累積位相加算手段
   の初期値制御を行う第２の工程と、 正弦波発生手段により、前記累積位相加算手段からの累
   積加算出力を正弦波状に変化させるに際し、入力ビット
   数が前記累積位相加算手段の出力ビット数よりも少な
   く、かつ上位側ビットを使用する第３の工程と、 Ｄ／Ａ変換手段により、前記正弦波状出力をアナログの
   正弦波として出力する第４の工程と、 クロック生成手段により、前記アナログの正弦波出力に
   位相同期したクロックを生成する第５の工程と を備える
   ことを特徴とするクロック周波数変換方法。
7. 【請求項７】 前記第１の工程には、 カウンタ回路により、前記フレームパルスに同期して４
   ｆｓｃクロックを所定回数分周する工程と、 単位加算値発生回路により、前記カウンタ回路からの出
   力を受けて前記単位加算値を出力する工程とが含まれる
   ことを特徴とする請求項６に記載の クロック周波数変換
   方法。
8. 【請求項８】 前記第１の工程には、 フレームカウンタにより、前記フレームパルスの走査線
   を計数する工程と、 初期値発生回路により、前記フレームカウンタからの計
   数出力に応じて前記初期値を変化させる工程と、 疑似水平カウンタにより、前記フレームカウンタからの
   計数出力に応じて固定された第１の分周比と一時的に変
   化する第２の分周比とで動作し、前記初期化制御信号で
   ある疑似水平パルスを出力する工程とが含まれることを
   特徴とする請求項６に記載の クロック周波数変換方法。
9. 【請求項９】 前記疑似水平パルスは、非等間隔の水平
   周期のパルスであることを特徴とする請求項８に記載の
   クロック周波数変換方法。
10. 【請求項１０】 前記第２の工程には、 ラッチ回路により、前記単位加算値を累積加算する工程
    と、 加算回路により、前記単位加算値を出力する工程と、 切替回路により、前記初期化制御信号に基づき、前記ラ
    ッチ回路に対して前記単位加算値を加算させるととも
    に、前記ラッチ回路における累積加算値をフレーム毎に
    初期化させる工程とが含まれることを特徴とする請求項
    ６に記載の クロック周波数変換方法。
11. 【請求項１１】 請求項１〜５の前記クロック周波数変
    換回路をＰＡＬ方式に適用したことを特徴とするクロッ
    ク周波数変換機能を備えた受像装置。
12. 【請求項１２】 請求項１〜５の前記クロック周波数変
    換回路をＮＴＳＣ方式に適用したことを特徴とするクロ
    ック周波数変換機能を備えた受像装置。