JPS63296569A - 水平周波数逓倍回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、テレビの映像信号の水平周波数を２倍に変換
する、いわゆるスキャンコンバーターの。

デジタル信号処理回路のクロック発生回路として用いら
れる水平周波数逓倍回路に関するものである。

従来の技術 近年、水平周波数逓倍回路は、映像信号処理回路のデジ
タル化に伴い、そのクロック発生回路として多用される
ようになってきた。これは、特に。

デジタル・ライン・メモリを使用するときなど、水平周
波数逓倍回路を使用すれば、１水平期間あたりのドツト
数を、非標準信号も含めて、常に。

一定にする事が出来て、処理が簡単であるからである。

本願で取り上げるのは、特に、スキャンコンバーターの
、デジタル信号処理回路のクロック発生回路として用い
られる水平周波数逓倍回路に関するものである。例えば
、雑誌：テレビ技術・８７年２月号に、デジタル・スキ
ャンコンバーター５Ｃ−８１が紹介されている。なお、
周波数逓倍回路については、位相比較器、ループフィル
ター、電圧制御発振器をＩＣ化したモトローラ社のＭＣ
４０４４、ＭＣ４０２４を使用する等１種々の構成法が
あるが、本特許で取り上げるのは、水平同期分離部１位
相比較器、ループフィルターがデジタル信号処理回路で
構成されている場合である。

以下１図面を参照しながら、上述した従来の水平周波数
逓倍回路の一例について、説明する。第６図は、従来の
水平周波数逓倍回路のブロック図を示すものである。第
６図において、１は複合映像信号の入力端子、２は複合
映像信号を入力として水平同期分離信号を出力する水平
同期分離部。

３は水平同期分離信号と水平再生パルスとを入力とする
位相比較器、４は位相比較器の出力を数水平サイクル積
分するループフィルター、５はループフィルターの出力
によシ制御され、入力されるデジタル値が大きいほど出
力周波数が高くなるデジタル制御発振器、６，７．８は
デジタル制御発振器の出力クロックを順に１／２．１／
ｎ　、１／２に分周する分周器、９はデジタル制御発振
器の出力でＤ／Ａ用クコクロック出力端子０は１／２分
周器６の出力でＡ／Ｄ用クワクロック出力端子１は１　
／　ｎ分周器７の出力で水平偏向パルス出力端子、１２
は１／２分周器８の出力で水平再生パルス出力端子であ
る。

以上のように構成された水平周波数逓倍回路について、
第３図、第４図、第５図をもちいて、以下その動作につ
いて説明する。第４図は、位相比較器３の動作を説明す
る波形図である。波形孔は。

水平同期分離部２の出力パルスの立ち上がり部分を拡大
したものである。波形すは、１／２分周器８の出力パル
スの、同じく、拡大である。位相比較器３の動作として
は、波形すの立ち上がりで。

波形乙のデジタル値をラッチする形式のものを考える。

完全に両者の位相が合った場合には、波形すの立ち上が
りはＱの位置に来て、位相比較器３は、ｖＱの電圧に相
当するデジタル値を出力する。

第４図の状態では、波形すの立ち上がりはＨの位置にあ
り、この場合、位相比較器の出力はＶＲと、ＶＱよシも
大きくなシ、これに従ってデジタル制御発振器６の出力
周波数が高くなり、１７２分周器８の出力パルスの周期
が短くなり、波形すの立ち上がシをＱの方向に寄せるよ
うにループが働く。逆に、波形すの立ち上がりが、Ｐの
方向へずれた場合も、Ｑの方向に寄せるようにループが
働く。

第６図は、このループが閉じている時の波形図である。

波形Ｃは、水平同期分離部２の出力信号で、ＮＴＳＯ方
式では１５．７３４　Ｋ電である。波形ｄは、１／２分
周器８の出力パルスで、波形Ｃと、前述のようにして位
相があっている。波形ｅは％１／ｎ１／ｎ７の出力パル
スで、波形ｄに対して、周波数が２倍の関係に・なる。

ここで、第３図を参照して、スキャンコンバーターと水
平周波数逓倍回路との関係を説明する。

図において、２ｏはノーマル（水平周波数がＮＴＳＣ方
式なら１５．７３４　ＫＨｚ　）映像信号入力端子、２
１は水平周波数が倍に変換された映像信号の出力端子、
２２はム／Ｄ用クロック入力端子、２３は１）／Ａ用ツ
クロック入力端子２４は水平再生パルス入力端子、２６
はム／Ｄ、２６はスイッチ、２７はデジタル・ライン・
メモリ人、２８はデジタル・ライン・メモリＢ、２９は
スイッチ。

３ｏはＤ／ム、３１はＴフリップフロップである。

以下、その動作を説明する。水平周波数逓倍回路との関
係は、Ｄ／ム用ツクロック出力端子９ＩＩＬ／人用ク日
用クロック入力端子２３／Ｄ用クロック出力端子１ｏが
ム／Ｄ用クロック入力端子２２に。

水平再生パルス出力端子、１１が水平再生パルス入力端
子２４に、各々、接続される。Ｔフリップフロップ３１
の出力は、水平再生パルス出力端子１１からパルスが来
るたびに、交互に１”。

”ｏ”を繰り返し、その出力で、スイッチ２６゜スイッ
チ２９を切り替える。図の状態では、ノーマル映像信号
入力端子２ｏからの信号はＡ／Ｄ１６でデジタル化され
て、その−水子期間スイッチ２６を介してライン・メモ
リム２７に、ム／Ｄ用クロック入力端子２２からのクロ
ックで書き込まれる。一方、ライン・メモリＢ２８は、
　Ｄ／Ａ用クコクロック入力端子２３のクロックで読み
出され、スイッチ２９を介してＤ／／ム０でアナログ信
号に変換されて倍速映像信号出力端子２１より出力され
る。この時、Ｄ／ム用ツクロック入力端子２３クロック
周波数は、ム／Ｄ用クロック入力端子２２のクロック周
波数の、丁度、２倍であり、映像信号は、倍速で２塵、
読み出される。Ｔフリップフロップ３１の出力に応じて
メモリを切替えながら、この動作を繰り返すことによっ
て、スキャンコンバーターの動作が実現する。水平偏向
パルス出力端子１１の出力で水平偏向を行えば。

単純２度書きの倍スキヤン表示が可能である。

第６図の波形ｅに１／ｎ分周器７の出力に合わせて倍ス
キャンの１Ｈ目、２Ｈ目を記入している。

波形ｆは、デジタル制御発振器６の入力デジタル値の変
動の例である。位相比較を水平再生パルス出力端子１２
の周期で行うことからループフィルター４の出力も同じ
周期で変動している。波形ｇはデジタル制御発振器６の
出力クロック周波数の変動例であり、波形ｆに対応して
、変化している。

ただし、デジタル制御発振器６の発振回路部はアナログ
構成になるため、（周波数が高いため、１／ｎ分周器７
のｎの値は、たとえば、ＣＣＩＨのスタジオ規格に従う
とｎ：４２９　、デジタル制御発振器６の出力は２７Ｍ
Ｈｚ）変化する時の応答は、理想的なステップ状とはな
らず、例えば、波形ｇのように、過渡状態が存在する。

発明が解決しようとする問題点 しかしながら、上記のような構成では、第５図の波形ｅ
と波形ｇとを比較すればわかるように、クロック周波数
の過渡変動の分、倍スキャンの１Ｈ目と２Ｈ目との周期
が異なってくる。このため、水平偏向の１Ｈ目と２Ｈ目
との走査周期が異なる現象が生じてしまう。また、映像
信号のＤ／／ム換を考えると、倍スキャンの１Ｈ目の左
部分と、２Ｈ目の左部分とではサンプル点が異なシ、画
像としては、ジッタが多いような見え方になるという問
題点を有していた。

本発明は上記問題点に鑑み、倍スキャンの１Ｈ目と２Ｈ
目とで、対等なりロック周波数変動特性になるようなス
キャンコンバーター用の水平周波数逓倍回路を、提供す
るものである。

問題点を解決するだめの手段 上記問題点を解決するために本発明の水平周波数逓倍回
路は、複合映像信号を入力として水平同期分離信号を出
力する水平同期分離部と、周波数が外部よりデジタル値
で制御されるデジタル制御発振器と、この発振器出力の
クロックを入力として直列に接続された第１の１／２分
周器、１／ｎ分周器および第２の１／２分周器と、第２
の１／２分周器の出力と水平同期分離信号とを入力とす
る位相比較器と、この位相比較器の出力に接続されたル
ープフィルターと、ループフィルターの出力を１／ｎ分
周器の出力に同期してラッチするＤフリップフロップと
、このＤフリップフロップの出力とループフィルターの
出力とを入力とする加算器と、加算器出力を入力として
出力がデジタル制御発振器に接続された１／２係数器と
により構成された変換回路、という構成を備えたもので
ある。

作用 本発明は上記した構成によって、従来、位相比較の周期
、したがって、クロック発振器の制御の周期が、倍スキ
ャンの周期より２倍長いことで生じていた弊害を、ルー
プフィルターとデジタル制御発振器との間に変換回路を
設けて、クロック発振器の制御の周期と倍スキャンの周
期をそろえることで軽減する事となる。

実施例 以下、本発明の一実施例の水平周波数逓倍回路について
、図面を参照しながら説明する。

第１図は、本発明の一実施例における水平周波数逓倍回
路のブロック図を示すものである。第１図において、１
〜１２は、第６図で説明した従来例と同様で、同一番号
を付している。１３が変換回路で、その内部は、Ｄフリ
ップフロップ１４、加算器１６、係数器１６により構成
されている。

以上のように構成された水平周波数逓倍回路について、
以下、第２図を用いてその動作を説明する。第２図は、
第１図の特に変換回路１３周辺の波形図を示すものであ
る。波形ｃ、ｄ、ｅは各々、第５図の従来例で説明した
ものと同様である。波形ｍは、ループフィルター４の出
力値の例で、１／２分周器８の立ち上がりに同期して、
デジタル値４と８と交互に変化するものとしている。Ｄ
フリップフロップ１４は、この値を、１／ｎ分周器７出
力で、ラッチする。加算器１６は、ループフィルター４
の出力と、Ｄフリップフロップ１４の出力とを加算する
。係数器１６は、加算器１５の出力を１／２にする。す
なわち、この場合、係数器１６の出力は、波形ｍに対し
て、波形ｎのようになる。

係数器１６の出力、つまり、変換回路１３の出力は、デ
ジタル制御発振器６に入力され、そのクロック出力の周
波数変動は、波形０に示すように１　／　ｎ分周器７の
周期で生じる。

以上のように、本実施例によれば、ループフィルター４
の出力に含まれる１／２分周器８の周波数成分を、変換
回路１３による１／ｎ分周器７の周器のデジタル・ロー
パス・フィルターを通すことにより、倍スキャンの１Ｈ
目と、２Ｈ目に分けて、周波数制御を行なう形になり、
１Ｈ目と２Ｈ目の周期差という問題を軽減することがで
きる。

なお、本実施例においては、ループフィルター４の出力
をそのまま加算平均する形としたが、ループフィルター
４の出力ビツト数が多くて、加算器１６が大きくなる場
合は、倍スキャンの１Ｈ目はビット数を減らした加算平
均出力を、２Ｈ目は、ループフィルター４の出力を直接
、デジタル制御発振器６に与えるような、スイッチによ
る切換方式も考えられる。この方法によれば倍スキャン
の１Ｈ目と、２Ｈ目とに分けてデジタル制御発振器６の
制御を行なう点では第１図と同様の効果が見込まれ、又
、位相比較の周期の終わシに行きつく周波数は、正確に
、ループフィルター４の指定される値となる。

発明の効果 以上のように本発明は複合映像信号を入力として水平同
期分離信号を出力する水平同期分離部と、周波数が外部
よりデジタル値で制御されるデジタル制御発振器と、こ
の発振器出力のクロックを入力として直列に接続された
第１の１／２分周器、１／ｎ分周器、第２の１／２分周
器と、第２の１／２分周器の出力と水平同期分離信号と
を入力とする位相比較器と、この位相比較器の出力に接
続されたループフィルターと、ループフィルターの出力
を１　／　ｎ分周器の出力に同期してラッチするＤフリ
ップフロップと、このＤ・フリップフロップの出力とル
ープフィルターの出力とを入力とする加算器と、加算器
出力を入力として出力がデジ°　タル制御発振器に接続
された１／２係数器とによシ構成された変換回路を設け
ることにより、特に、倍スキヤン画像の左部分の、クロ
ック周波数の過渡変動に因って生じる、乱れを軽減する
ことができる。

【図面の簡単な説明】

第１図は本発明の一実施例における水平周波数逓倍回路
のブロック図、第２図は第１図を説明するだめの動作波
形図、第３図はスキャンコンバーターについて説明する
ためのブロック図、第４図は位相比較器について説明す
るための動作波形図、第６図は従来例の水平周波数逓倍
回路について説明するだめの動作波形図、第６図は従来
例の水平周波数逓倍回路のブロック図である。 １・・・・・・複合映像信号入力端子、２・・・・・・
水平同期分離部、３・・・・・・位相比較器、４・・・
・・・ループフィルター、６・・・・・・デジタル制御
発振器、６・・・・・・１／２分周器、７・・・・・・
１／ｎ分周器、８・・・・・・１／２分周器、９・・・
・・・Ｄ／ム用クロック出力端子、１０・・・・・・ム
／Ｄ用クロック出力端子、１１・・・・・・水平偏向パ
ルス出力端子、１２・・・・・・水平再生パルス出力端
子、１３・・・・・・変換回路、１４・・・・・・Ｄフ
リップフロップ、１５・・・・・・加算器、１６・・・
・・・係数器。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第２
図 ｅ、　％辱１１Ｌ４に７．出ｈ　　　　　　　　ＩＨ２
ＨＩｓ　　　　　２Ｈｅ　ヂ’：ｑｒｔｑｃｆｐ−ｐｉ
夕め 七里淘艷斐ｂ４カ １４図 Ｂ旧

Claims (2)

【特許請求の範囲】
1. （１）複合映像信号を入力として水平同期分離信号を出
   力する水平同期分離部と、周波数が外部よりデジタル値
   で制御されるデジタル制御発振器と、この発振器出力の
   クロックを入力として直列に接続された第１の１／２分
   周器、１／ｎ分周器および第２の１／２分周器と、この
   第２の１／２分周器の出力と水平同期分離信号とを入力
   とする位相比較器と、この位相比較器の出力に接続され
   たループフィルターと、ループフィルターの出力を１／
   ｎ分周器の出力に同期して分配して前記のデジタル制御
   発振器の入力へ伝える変換回路とを備えたことを特徴と
   する水平周波数逓倍回路。
2. （２）ループフィルターの出力を１／ｎ分周器の出力に
   同期してラッチするＤフリップフロップと、このＤフリ
   ップフロップの出力とループフィルターの出力とを入力
   とする加算器と、加算器出力を入力として出力がデジタ
   ル制御発振器に接続された１／２係数器とにより構成さ
   れた、変換回路を備えた事を特徴とする特許請求の範囲
   第１項記載の水平周波数逓倍回路。