JPH07122998A - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
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- JPH07122998A JPH07122998A JP5266053A JP26605393A JPH07122998A JP H07122998 A JPH07122998 A JP H07122998A JP 5266053 A JP5266053 A JP 5266053A JP 26605393 A JP26605393 A JP 26605393A JP H07122998 A JPH07122998 A JP H07122998A
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- Japan
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- phase
- phase signal
- output
- frequency
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】微分位相周波数シンセサイザの位相、周波数の
安定性を向上する。 【構成】基準発振器１１の出力より形成した基準微分位
相信号とＶＣＯ１５より形成した微分位相信号を位相比
較してＶＣＯ１５の周波数を制御する微分位相周波数シ
ンセサイザ１０において、ＶＣＯ１５の出力より形成し
た階段状位相信号を所定の時間幅づつ遅延して得られる
複数の遅延信号の算術平均を得るマルチ位相発生部２３
を設ける。 【効果】上記ＶＣＯ１５より形成した階段状位相信号を
クロックによりサンプリングして得られる上記微分位相
信号の不確定幅が縮小される。
安定性を向上する。 【構成】基準発振器１１の出力より形成した基準微分位
相信号とＶＣＯ１５より形成した微分位相信号を位相比
較してＶＣＯ１５の周波数を制御する微分位相周波数シ
ンセサイザ１０において、ＶＣＯ１５の出力より形成し
た階段状位相信号を所定の時間幅づつ遅延して得られる
複数の遅延信号の算術平均を得るマルチ位相発生部２３
を設ける。 【効果】上記ＶＣＯ１５より形成した階段状位相信号を
クロックによりサンプリングして得られる上記微分位相
信号の不確定幅が縮小される。
Description
【０００１】
【産業上の利用分野】本発明は、位相同期ループ（ＰＬ
Ｌ，phase Locked Loop）を用いた周波数シンセサイザ
に係り、とくに位相比較結果がディジタル数値データで
出力される周波数シンセサイザに関する。
Ｌ，phase Locked Loop）を用いた周波数シンセサイザ
に係り、とくに位相比較結果がディジタル数値データで
出力される周波数シンセサイザに関する。
【０００２】
【従来の技術】集積回路の発達によりＰＬＬを用いた周
波数シンセサイザが広く用いられている。ＰＬＬは基本
的に、電圧制御発振器（ＶＣＯ，Voltage Controlled O
scillator）の周波数の位相を可変分周器により分周し
た水晶発振器の周波数の位相と比較し、ここで得られた
位相誤差によりＶＣＯの周波数を制御して、ＶＣＯの周
波を正確に分周した水晶発振器の周波数に一致させるよ
うに動作し、多チャネルの移動通信装置等ではチャネル
選択用周波数源として広く利用されている。
波数シンセサイザが広く用いられている。ＰＬＬは基本
的に、電圧制御発振器（ＶＣＯ，Voltage Controlled O
scillator）の周波数の位相を可変分周器により分周し
た水晶発振器の周波数の位相と比較し、ここで得られた
位相誤差によりＶＣＯの周波数を制御して、ＶＣＯの周
波を正確に分周した水晶発振器の周波数に一致させるよ
うに動作し、多チャネルの移動通信装置等ではチャネル
選択用周波数源として広く利用されている。
【０００３】また、１９７７年９月発行の柳沢編、「Ｐ
ＬＬ（位相同期ループ）応用回路」総合電子出版社、pp
１１８−pp１２１に記載のように、周波数が高い場合に
は、Ｐを整数として分周比が１／Ｐと１／（Ｐ＋１）の
２つの分周回路を用いて上記分周器の分周比を可変に構
成する２プリスケーラ方式が用いられることがある。
ＬＬ（位相同期ループ）応用回路」総合電子出版社、pp
１１８−pp１２１に記載のように、周波数が高い場合に
は、Ｐを整数として分周比が１／Ｐと１／（Ｐ＋１）の
２つの分周回路を用いて上記分周器の分周比を可変に構
成する２プリスケーラ方式が用いられることがある。
【０００４】また、上記ＰＬＬではパルス信号として出
力される位相比較結果をアナログ信号に変換するために
低域通過フィルタ（ＬＰＦ）が用いられるが、例えば多
チャネルの移動通信装置ではチャネル切替えを短時間に
行う必要があるものの、上記ＬＰＦの時定数より早くチ
ャネル切替えができないという問題点があった。
力される位相比較結果をアナログ信号に変換するために
低域通過フィルタ（ＬＰＦ）が用いられるが、例えば多
チャネルの移動通信装置ではチャネル切替えを短時間に
行う必要があるものの、上記ＬＰＦの時定数より早くチ
ャネル切替えができないという問題点があった。
【０００５】このため、例えば１９９０年２月発行の電
子情報通信学会論文誌、梶原，中川「高速周波数ホッピ
ングが可能なＰＬＬシンセサイザ」、Ｂ−II、vol.j７
３−Ｂ−II、Ｎo２、pp９５−１０２には、数値演算処
理により位相比較を行こない、比較結果に含まれる高調
波成分も演算により除去してＬＰＦを不要とし、上記チ
ャネル切替時間を短縮化する方法が提案されている。
子情報通信学会論文誌、梶原，中川「高速周波数ホッピ
ングが可能なＰＬＬシンセサイザ」、Ｂ−II、vol.j７
３−Ｂ−II、Ｎo２、pp９５−１０２には、数値演算処
理により位相比較を行こない、比較結果に含まれる高調
波成分も演算により除去してＬＰＦを不要とし、上記チ
ャネル切替時間を短縮化する方法が提案されている。
【０００６】
【発明が解決しようとする課題】しかし、上記方式を実
際の移動通信装置に適用すると、位相比較におけるタイ
ミング誤差によりチャネル周波数がづれるという問題が
あった。
際の移動通信装置に適用すると、位相比較におけるタイ
ミング誤差によりチャネル周波数がづれるという問題が
あった。
【０００７】本発明の目的は、上記周波数誤差を低減す
ることのできるＰＬＬ方式の周波数シンセサイザを提供
することにある。
ることのできるＰＬＬ方式の周波数シンセサイザを提供
することにある。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、基準発振器の出力から生成した階段状に変化する基
準位相信号と、可変発振器の出力から生成され上記基準
位相信号と同一の繰返し周波数にて階段状に変化する第
２の位相信号とを位相比較して、可変発振器の周波数を
制御するようにした周波数シンセサイザにおいて、第２
の位相信号を順次遅延する手段と、この順次遅延された
複数の位相信号の算術平均値を算出する手段とを備えた
マルチ位相発生部を設け、マルチ位相発生部の出力と前
記基準位相信号とを位相比較するようにする。
に、基準発振器の出力から生成した階段状に変化する基
準位相信号と、可変発振器の出力から生成され上記基準
位相信号と同一の繰返し周波数にて階段状に変化する第
２の位相信号とを位相比較して、可変発振器の周波数を
制御するようにした周波数シンセサイザにおいて、第２
の位相信号を順次遅延する手段と、この順次遅延された
複数の位相信号の算術平均値を算出する手段とを備えた
マルチ位相発生部を設け、マルチ位相発生部の出力と前
記基準位相信号とを位相比較するようにする。
【０００９】また、前記可変発振器の出力を順次遅延す
る複数の遅延器と、この複数の遅延器の出力のそれぞれ
から階段状位相信号を生成する手段と、この複数の階段
状位相信号の算術平均値を算出する手段とを備えたマル
チ位相発生部を設け、マルチ位相発生部の出力と前記基
準位相信号とを位相比較するようにする。
る複数の遅延器と、この複数の遅延器の出力のそれぞれ
から階段状位相信号を生成する手段と、この複数の階段
状位相信号の算術平均値を算出する手段とを備えたマル
チ位相発生部を設け、マルチ位相発生部の出力と前記基
準位相信号とを位相比較するようにする。
【００１０】また、基準発振器の出力から生成した階段
状に変化する基準位相信号をサンプリングして得られる
基準微分位相信号と、可変発振器の出力から生成した階
段状に変化する第２の位相信号をサンプリングして得ら
れる第２の微分位相信号とを比較して、可変発振器の周
波数を制御するようにした周波数シンセサイザにおい
て、第２の位相信号を順次遅延する手段と、この順次遅
延された複数の位相信号の算術平均値を算出する手段と
を備えたマルチ位相発生部を設け、マルチ位相発生部の
出力をサンプリングして第２の微分位相信号を得るよう
にする。
状に変化する基準位相信号をサンプリングして得られる
基準微分位相信号と、可変発振器の出力から生成した階
段状に変化する第２の位相信号をサンプリングして得ら
れる第２の微分位相信号とを比較して、可変発振器の周
波数を制御するようにした周波数シンセサイザにおい
て、第２の位相信号を順次遅延する手段と、この順次遅
延された複数の位相信号の算術平均値を算出する手段と
を備えたマルチ位相発生部を設け、マルチ位相発生部の
出力をサンプリングして第２の微分位相信号を得るよう
にする。
【００１１】また、可変発振器の出力を順次遅延する複
数の遅延器と、この複数の遅延器の各出力から順次遅延
された複数の第２の位相信号を生成する手段と、この複
数の第２の位相信号の算術平均値を算出する手段とを備
えたマルチ位相発生部を設け、マルチ位相発生部の出力
をサンプリングして第２の微分位相信号を得るようにす
る。
数の遅延器と、この複数の遅延器の各出力から順次遅延
された複数の第２の位相信号を生成する手段と、この複
数の第２の位相信号の算術平均値を算出する手段とを備
えたマルチ位相発生部を設け、マルチ位相発生部の出力
をサンプリングして第２の微分位相信号を得るようにす
る。
【００１２】また、第２の微分位相信号を順次遅延する
複数の遅延器と、この複数の遅延器の各出力の算術平均
値を算出する手段とを設けるようにする。
複数の遅延器と、この複数の遅延器の各出力の算術平均
値を算出する手段とを設けるようにする。
【００１３】
【作用】上記基準位相信号と第２の位相信号を比較する
場合においては、第２の位相信号を順次遅延して得た複
数（例えばＮ個）の位相信号を算術平均することによ
り、第２の位相信号の階段状の変化幅が等価的に１／Ｎ
に低減されるので、位相比較におけるタイミングのずれ
によって生じる誤差が１／Ｎに低減される。
場合においては、第２の位相信号を順次遅延して得た複
数（例えばＮ個）の位相信号を算術平均することによ
り、第２の位相信号の階段状の変化幅が等価的に１／Ｎ
に低減されるので、位相比較におけるタイミングのずれ
によって生じる誤差が１／Ｎに低減される。
【００１４】同様に、上記基準微分位相信号と第２の微
分位相信号を比較する場合においては、第２の位相信号
を順次遅延して得た複数（例えばＮ個）の位相信号を算
術平均することにより、第２の微分位相信号の変化幅が
１／Ｎに低減されるので、微分位相比較におけるタイミ
ングのずれによって生じる誤差が１／Ｎに低減される。
分位相信号を比較する場合においては、第２の位相信号
を順次遅延して得た複数（例えばＮ個）の位相信号を算
術平均することにより、第２の微分位相信号の変化幅が
１／Ｎに低減されるので、微分位相比較におけるタイミ
ングのずれによって生じる誤差が１／Ｎに低減される。
【００１５】
【実施例】〔実施例 １〕図１は本発明による微分位相
周波数シンセサイザのブロック図である。
周波数シンセサイザのブロック図である。
【００１６】図１において、点線で囲った部分は図８に
示した従来の微分位相周波数シンセサイザ１０である。
本発明ではこれにマルチ位相発生部２３を追加して位
相、並びに周波数の誤差を低減する。
示した従来の微分位相周波数シンセサイザ１０である。
本発明ではこれにマルチ位相発生部２３を追加して位
相、並びに周波数の誤差を低減する。
【００１７】まず、上記従来の微分位相周波数シンセサ
イザ１０の動作と誤差の発生原因について説明する。
イザ１０の動作と誤差の発生原因について説明する。
【００１８】微分位相周波数シンセサイザ１０は、水晶
発振器等の基準発振器１１から位相の基準となる階段状
基準信号を生成し、その位相の変化分を微分位相として
検出する１１，１２，１３よりなる基準位相経路と、Ｖ
ＣＯ１５から階段状位相信号を生成し、その位相の変化
分を微分位相として検出する１４，１６，１７よりなる
可変位相経路とを備え、上記二つの微分位相の差により
ＶＣＯ１５の周波数を制御する。
発振器等の基準発振器１１から位相の基準となる階段状
基準信号を生成し、その位相の変化分を微分位相として
検出する１１，１２，１３よりなる基準位相経路と、Ｖ
ＣＯ１５から階段状位相信号を生成し、その位相の変化
分を微分位相として検出する１４，１６，１７よりなる
可変位相経路とを備え、上記二つの微分位相の差により
ＶＣＯ１５の周波数を制御する。
【００１９】図１において、タイミング発生部１４は基
準発振器１１の出力から周波数fr1の第１クロック、及
び周波数fr2＝Ｋfr1（Ｋは自然数）の第２クロックと、
各種のタイミングクロックとを発生する。
準発振器１１の出力から周波数fr1の第１クロック、及
び周波数fr2＝Ｋfr1（Ｋは自然数）の第２クロックと、
各種のタイミングクロックとを発生する。
【００２０】階段状基準位相発生部１２は分周器、また
は数値制御発振器、または分周器と数値制御発振器等よ
り構成され、基準発振器１１の出力から繰返し周波数が
fr1の階段状の基準位相信号を発生する。また、基準微
分位相発生部１３は周波数fr2毎に上記基準位相の微分
値を検出する。
は数値制御発振器、または分周器と数値制御発振器等よ
り構成され、基準発振器１１の出力から繰返し周波数が
fr1の階段状の基準位相信号を発生する。また、基準微
分位相発生部１３は周波数fr2毎に上記基準位相の微分
値を検出する。
【００２１】階段状位相信号発生部１６は分周器、また
は数値制御発振器、または分周器と数値制御発振器等よ
り構成され、ＶＣＯ１５の出力から繰返し周波数がfr1
の階段状の位相信号を発生する。微分位相発生部１７は
周波数fr2毎に階段状位相信号発生部１６の出力の微分
値を検出する。
は数値制御発振器、または分周器と数値制御発振器等よ
り構成され、ＶＣＯ１５の出力から繰返し周波数がfr1
の階段状の位相信号を発生する。微分位相発生部１７は
周波数fr2毎に階段状位相信号発生部１６の出力の微分
値を検出する。
【００２２】微分位相比較器１８は、基準微分位相発生
部１３と微分位相発生部１７の出力差を求め、積分器１
９はこれを積分し、信号処理部２０は積分器１９の出力
に初期値を加算したり、フィルタリングしたりする。
部１３と微分位相発生部１７の出力差を求め、積分器１
９はこれを積分し、信号処理部２０は積分器１９の出力
に初期値を加算したり、フィルタリングしたりする。
【００２３】電圧変換器２１は、信号処理部２０の出力
を電圧または電流に変換して電圧制御発振器１５の周波
数を制御する。
を電圧または電流に変換して電圧制御発振器１５の周波
数を制御する。
【００２４】インタフェイス部２２は、例えば上記分周
数や初期値等を外部のマイクロプロセッサ等から受け取
って各構成要素に送る。
数や初期値等を外部のマイクロプロセッサ等から受け取
って各構成要素に送る。
【００２５】上記の構成においては、階段状基準位相発
生部１２および階段状位相１６から信号処理部２０まで
の各ブロックをディジタル化することができる。
生部１２および階段状位相１６から信号処理部２０まで
の各ブロックをディジタル化することができる。
【００２６】図２（ａ）は電圧変換器２１の特性例であ
り、横軸は信号処理部２０が出力する数値データ、縦軸
はその出力電圧である。また、同図（ｂ）はＶＣＯ１５
の特性例である。これらより同図（ｃ）に示す信号処理
部２０の出力とＶＣＯ１５の出力周波数の関係が得られ
る。
り、横軸は信号処理部２０が出力する数値データ、縦軸
はその出力電圧である。また、同図（ｂ）はＶＣＯ１５
の特性例である。これらより同図（ｃ）に示す信号処理
部２０の出力とＶＣＯ１５の出力周波数の関係が得られ
る。
【００２７】信号処理部２１が出力する数値データはＶ
ＣＯ１５の所定の出力周波数範囲をカバーする必要があ
り、そのＬＳＢ（Least Significant Bit）はＶＣＯ１
５の出力周波数の安定度仕様を満足する値とする必要が
ある。
ＣＯ１５の所定の出力周波数範囲をカバーする必要があ
り、そのＬＳＢ（Least Significant Bit）はＶＣＯ１
５の出力周波数の安定度仕様を満足する値とする必要が
ある。
【００２８】次に微分位相の比較動作について説明す
る。
る。
【００２９】階段状基準位相発生部１２は周期Ｔ2＝Ｔ1
／Ｋ（周波数ｆｒ２）の第二クロック毎に幅Ｎづつ増加
し、周期Ｔ毎に０にリセットされる周期Ｔ1、位相の最
大値Ｎ×Ｋの階段状の位相信号を発生する。
／Ｋ（周波数ｆｒ２）の第二クロック毎に幅Ｎづつ増加
し、周期Ｔ毎に０にリセットされる周期Ｔ1、位相の最
大値Ｎ×Ｋの階段状の位相信号を発生する。
【００３０】基準微分位相発生部１３は、上記階段状基
準位相発生部１２の出力を周期Ｔ2毎に標本化して標本
値間の差分Ｎ、すなわち基準微分位相を検出する。
準位相発生部１２の出力を周期Ｔ2毎に標本化して標本
値間の差分Ｎ、すなわち基準微分位相を検出する。
【００３１】一方、階段状位相信号発生部１６はＶＣＯ
１５の波数をカウントしてＮカウント毎に増加する階段
状位相信号を発生する。
１５の波数をカウントしてＮカウント毎に増加する階段
状位相信号を発生する。
【００３２】図３は階段状位相信号発生部１６から微分
位相発生部１７までの動作を説明する波形図である。
位相発生部１７までの動作を説明する波形図である。
【００３３】図３（ａ）は階段状位相信号発生器１６の
特性図であり、位相出力ＳＴは幅Ｎでステップ状に変化
する。なお、このＳＴは数値データとして出力される。
特性図であり、位相出力ＳＴは幅Ｎでステップ状に変化
する。なお、このＳＴは数値データとして出力される。
【００３４】同図（ａ）のＳＴを（ｂ）に示した周期Ｔ
2のパルス信号により標本化すると同図（ｃ）の標本値
ＳＳＴが得られる。
2のパルス信号により標本化すると同図（ｃ）の標本値
ＳＳＴが得られる。
【００３５】同図（ｄ）の上記ＳＳＴの微分位相ＤＳＴ
であり、式（１）で定義される。
であり、式（１）で定義される。
【００３６】 ＤＳＴ（ｎＴ2）＝ＳＴ（ｎＴ2）−ＳＴ（（ｎ−１）Ｔ2） …（１） 図４は上記ＳＳＴやＤＳＴの不確定性を説明する波形図
である。
である。
【００３７】同図（ａ）に示すように時刻ｔｘにおいて
ＳＴが変化すると、ｔｘが僅かに早ければ変化せず、僅
かに遅いと増加するので同図（ｃ）の塗りつぶし部分の
ようにＳＳＴは不確定な値を取る。これに応じてＤＳＴ
も同図（ｄ）に示すように不確定な値をとることにな
り、これが積分器１９の出力に反映されるので周波数の
安定性が損なわれる。
ＳＴが変化すると、ｔｘが僅かに早ければ変化せず、僅
かに遅いと増加するので同図（ｃ）の塗りつぶし部分の
ようにＳＳＴは不確定な値を取る。これに応じてＤＳＴ
も同図（ｄ）に示すように不確定な値をとることにな
り、これが積分器１９の出力に反映されるので周波数の
安定性が損なわれる。
【００３８】そこで本発明ではマルチ位相発生部２３を
設けて対策する。
設けて対策する。
【００３９】図５はマルチ位相発生部２３のブロック
図、図６はその動作波形図である。
図、図６はその動作波形図である。
【００４０】図６（ａ）に示す階段状位相信号発生部１
６の出力ＳＴは平均化回路５３のＸ０と遅延器５１に入
力される。
６の出力ＳＴは平均化回路５３のＸ０と遅延器５１に入
力される。
【００４１】遅延器５１は図６（ｂ）に示すように上記
ＳＴを時間△ｔだけ遅延した信号ＳＴ（△ｔ）を出力
し、これを平均化回路５３のＸ１と遅延器５２に入力す
る。
ＳＴを時間△ｔだけ遅延した信号ＳＴ（△ｔ）を出力
し、これを平均化回路５３のＸ１と遅延器５２に入力す
る。
【００４２】遅延器５２は図６（ｃ）に示すように、遅
延器５１の出力ＳＴ（△ｔ）をさらに時間△ｔだけ遅延
した信号ＳＴ（２△ｔ）を出力し、これを平均化回路５
３のＸ２に入力する。なお、各遅延器５１，５２の遅延
量△ｔは必ずしも一定値とする必要はない。
延器５１の出力ＳＴ（△ｔ）をさらに時間△ｔだけ遅延
した信号ＳＴ（２△ｔ）を出力し、これを平均化回路５
３のＸ２に入力する。なお、各遅延器５１，５２の遅延
量△ｔは必ずしも一定値とする必要はない。
【００４３】平均化回路５３では上記Ｘ０，Ｘ１，Ｘ２
の算術平均出力ＡＶＳＴを出力する。すなわち、加算器
５４は（Ｘ０＋Ｘ１）を出力し、加算器５５は（Ｘ０＋
Ｘ１＋Ｘ２）を出力し、割算器５６は（Ｘ０＋Ｘ１＋Ｘ
２）／３をＡＶＳＴとして出力する。
の算術平均出力ＡＶＳＴを出力する。すなわち、加算器
５４は（Ｘ０＋Ｘ１）を出力し、加算器５５は（Ｘ０＋
Ｘ１＋Ｘ２）を出力し、割算器５６は（Ｘ０＋Ｘ１＋Ｘ
２）／３をＡＶＳＴとして出力する。
【００４４】図６（ｄ）はこのＡＶＳＴの波形である。
このようにＳＴを△ｔづつ遅延させて平均化すると、Ａ
ＶＳＴ波形のステップ幅がＮ／３に減少するので、図４
に示したＳＳＴやＤＳＴの不確定さを１／３に減少する
ことができ、これに応じて周波数シンセサイザの周波数
安定度を３倍に向上することができるのである。
このようにＳＴを△ｔづつ遅延させて平均化すると、Ａ
ＶＳＴ波形のステップ幅がＮ／３に減少するので、図４
に示したＳＳＴやＤＳＴの不確定さを１／３に減少する
ことができ、これに応じて周波数シンセサイザの周波数
安定度を３倍に向上することができるのである。
【００４５】なお、平均化回路５３の入力数を一般的に
ｍとするとＡＶＳＴは式（２），(３）のようになり、
ＡＶＳＴの位相増加ステップ幅△は標本値の不確定幅Ｎ
の１／ｍに縮小されるので、ｍを増やすことにより位相
誤差を低減して発振をさらに安定化することができる。
ｍとするとＡＶＳＴは式（２），(３）のようになり、
ＡＶＳＴの位相増加ステップ幅△は標本値の不確定幅Ｎ
の１／ｍに縮小されるので、ｍを増やすことにより位相
誤差を低減して発振をさらに安定化することができる。
【００４６】 なお、上記本発明のマルチ位相発生部２３と同様の効果
が得られる他の構成法として、上記マルチ位相信号をＶ
ＣＯ１５の発振信号を所定時間づつ送らせて得られる複
数の遅延信号のそれぞれより複数の階段状位相信号を生
成して算術平均をとるようにすることもできる。
が得られる他の構成法として、上記マルチ位相信号をＶ
ＣＯ１５の発振信号を所定時間づつ送らせて得られる複
数の遅延信号のそれぞれより複数の階段状位相信号を生
成して算術平均をとるようにすることもできる。
【００４７】また、図１においてマルチ位相発生部２３
を省略し、微分位相発生部１７の出力を所定時間づつ送
らせて複数の微分位相信号の遅延信号を得、これらの算
術平均をとるようにしても、上記本発明のマルチ位相発
生部２３と同等の効果を得ることもできる。
を省略し、微分位相発生部１７の出力を所定時間づつ送
らせて複数の微分位相信号の遅延信号を得、これらの算
術平均をとるようにしても、上記本発明のマルチ位相発
生部２３と同等の効果を得ることもできる。
【００４８】さらに、上記本発明による位相誤差の低減
方法は、階段状基準位相発生部１２の出力と階段状位相
信号発生部１６の出力とを直接位相比較して、この比較
結果によりＶＣＯ１５を制御するようにした形式の周波
数シンセサイザにも同様に適用することができ、同様の
効果を得ることができる。
方法は、階段状基準位相発生部１２の出力と階段状位相
信号発生部１６の出力とを直接位相比較して、この比較
結果によりＶＣＯ１５を制御するようにした形式の周波
数シンセサイザにも同様に適用することができ、同様の
効果を得ることができる。
【００４９】〔実施例 ２〕図７は本発明による２モジ
ュラス・プリスケーラ型の可変分周器を用いた周波数シ
ンセサイザ実施例のブロック図である。
ュラス・プリスケーラ型の可変分周器を用いた周波数シ
ンセサイザ実施例のブロック図である。
【００５０】図７の周波数シンセサイザ３０は図１と同
様に、基準発振器１１、タイミング発生部１４、ＶＣＯ
１５、微分位相比較器１８、積分器１９、信号処理部２
０、電圧変換器２１等を用いるが、ＶＣＯ１５の周波数
が高い場合にはＶＣＯ１５の分周に、２モジュラス・プ
リスケーラ３１（以下プリスケーラと略す）、スワロー
・カウンタ３２、メイン・カウンタ３３等よりなるパル
ススワロー式の可変分周器を用いる。図７ではこの他に
プリスケーラ微分位相発生部３７，３８、遅延器３９、
加算器６０、割算器６１、乗算器６２等が用いられる。
様に、基準発振器１１、タイミング発生部１４、ＶＣＯ
１５、微分位相比較器１８、積分器１９、信号処理部２
０、電圧変換器２１等を用いるが、ＶＣＯ１５の周波数
が高い場合にはＶＣＯ１５の分周に、２モジュラス・プ
リスケーラ３１（以下プリスケーラと略す）、スワロー
・カウンタ３２、メイン・カウンタ３３等よりなるパル
ススワロー式の可変分周器を用いる。図７ではこの他に
プリスケーラ微分位相発生部３７，３８、遅延器３９、
加算器６０、割算器６１、乗算器６２等が用いられる。
【００５１】なお、基準発振器１１とタイミング発生部
１４が発生するクロックの周波数は図１と同じとする。
タイミング発生部１４は分周数Ｌの分周器１４１と分周
数Ｋの分周器１４２および各種クロックを発生するタイ
ミング発生器１４３から構成される。
１４が発生するクロックの周波数は図１と同じとする。
タイミング発生部１４は分周数Ｌの分周器１４１と分周
数Ｋの分周器１４２および各種クロックを発生するタイ
ミング発生器１４３から構成される。
【００５２】また、プリスケーラ微分位相発生部３７は
セレクタ３７１、加算器３７２、レジスタ３７３、フリ
ップフロップ３７４等から構成される。また、プリスケ
ーラ微分位相発生部３８もセレクタ３８１、加算器３８
２、レジスタ３８３、フリップフロップ３８４等から構
成される。
セレクタ３７１、加算器３７２、レジスタ３７３、フリ
ップフロップ３７４等から構成される。また、プリスケ
ーラ微分位相発生部３８もセレクタ３８１、加算器３８
２、レジスタ３８３、フリップフロップ３８４等から構
成される。
【００５３】ＶＣＯ１５の発振周波数fvoを前記第一ク
ロック周波数fr1を用いて表すと下記のようになる。
ロック周波数fr1を用いて表すと下記のようになる。
【００５４】 fvo＝｛Ｐ2・Ｓ＋Ｐ1・（Ｍ−Ｓ）｝・fr1＝Ｎ・fr1 …（４） Ｎ＝Ｐ2・Ｓ＋Ｐ1・（Ｍ−Ｓ）＝Ｃ・（Ｐ・Ｍ＋Ｓ） …（５） ただし、 Ｐ1＝Ｃ・Ｐ ，Ｐ2＝Ｃ・（Ｐ＋１） …（６） Ｐは２のｐ乗または１０のｐ乗、ＣはＰに対応して２進
数か１０進数であるが１に設定されることが多い。図７
ではＰ1＝１２８，Ｐ2＝１２９，Ｃ＝１とし、fvoは上
記Ｍ、またはＳを変えて変化させる。
数か１０進数であるが１に設定されることが多い。図７
ではＰ1＝１２８，Ｐ2＝１２９，Ｃ＝１とし、fvoは上
記Ｍ、またはＳを変えて変化させる。
【００５５】基準発振器（例えば水晶発振器）１１は周
波数fr0の信号をタイミング発生部１４に送り、タイミ
ング発生部１４は上記周波数fr0の信号を分周器１４１
で分周して周波数fr2の第二クロックを発生し、この第
二クロックを分周期１４２で分周して周波数fr1の第一
クロックを発生する。さらにこれらの周波数fr0，fr1，
fr2のクロックから他の回路、ブロックに必要な各種の
クロックを発生する。また、周波数がfr2のクロックFr2
1とFr22を発生してプリスケーラ微分位相発生部３８，
３７の線Ｔ１，Ｔ２に出力する。
波数fr0の信号をタイミング発生部１４に送り、タイミ
ング発生部１４は上記周波数fr0の信号を分周器１４１
で分周して周波数fr2の第二クロックを発生し、この第
二クロックを分周期１４２で分周して周波数fr1の第一
クロックを発生する。さらにこれらの周波数fr0，fr1，
fr2のクロックから他の回路、ブロックに必要な各種の
クロックを発生する。また、周波数がfr2のクロックFr2
1とFr22を発生してプリスケーラ微分位相発生部３８，
３７の線Ｔ１，Ｔ２に出力する。
【００５６】一方、ＶＣＯ１５の信号はプリスケーラ３
１のＣＫ端子に入力され、プリスケーラ３１はＭ端子へ
の信号により分周数Ｐ１またはＰ２の一方を選択し、Ｃ
Ｋ端子に入力されるＶＣＯ周波数fvoを上記分周数で分
周した分周クロックＣＰを線Ｓ３１上からスワローカウ
ンタ３２とメインカウンタ３３のＣＫ端子に入力する。
１のＣＫ端子に入力され、プリスケーラ３１はＭ端子へ
の信号により分周数Ｐ１またはＰ２の一方を選択し、Ｃ
Ｋ端子に入力されるＶＣＯ周波数fvoを上記分周数で分
周した分周クロックＣＰを線Ｓ３１上からスワローカウ
ンタ３２とメインカウンタ３３のＣＫ端子に入力する。
【００５７】例えば、fvo≒１GHz，fr0＝１２．８MHz，
Ｌ＝３２，Ｋ＝３２とすると式（２）のＮは８０，００
０程度となる。また、Ｐ1＝１２８としたのでこの場合
のカウンタ３２，３３のビット数はそれぞれ７，１０ビ
ットになる。
Ｌ＝３２，Ｋ＝３２とすると式（２）のＮは８０，００
０程度となる。また、Ｐ1＝１２８としたのでこの場合
のカウンタ３２，３３のビット数はそれぞれ７，１０ビ
ットになる。
【００５８】バスＢＩ１上の分周数Ｎの下位７桁（Ｓ）
はスワローカウンタ３２に、その上位１０桁（Ｍ）はメ
インカウンタ３３のＤＩ端子に入力される。スワローカ
ウンタ３２は分周数Ｓを計数し終わるまでＣＡ端子から
線Ｓ３２に出力される分周数選択信号ＭＤによりプリス
ケーラ３１の分周数をＰ2に設定し、その間メインカウ
ンタ３３も同様に計数を行う。
はスワローカウンタ３２に、その上位１０桁（Ｍ）はメ
インカウンタ３３のＤＩ端子に入力される。スワローカ
ウンタ３２は分周数Ｓを計数し終わるまでＣＡ端子から
線Ｓ３２に出力される分周数選択信号ＭＤによりプリス
ケーラ３１の分周数をＰ2に設定し、その間メインカウ
ンタ３３も同様に計数を行う。
【００５９】スワローカウンタ３２の計数が終了する
と、線Ｓ３２上の選択信号ＭＤによってプリスケーラ３
１の分周数はＰ1に選択され、その後はメインカウンタ
３３のみが計数を続行する。
と、線Ｓ３２上の選択信号ＭＤによってプリスケーラ３
１の分周数はＰ1に選択され、その後はメインカウンタ
３３のみが計数を続行する。
【００６０】メインカウンタ３３が分周Ｍの計数を終了
すると、ＣＡ端子から線Ｓ３３上に出力するキャリ信号
によりカウンタ３２，３３にそれぞれ分周数Ｓ，Ｍを再
度ＤＴ端子から入力し、同じにプリスケーラ３１の分周
数Ｐ2を選択して両カウンタ３２，３３は新たな計数を
開始する。
すると、ＣＡ端子から線Ｓ３３上に出力するキャリ信号
によりカウンタ３２，３３にそれぞれ分周数Ｓ，Ｍを再
度ＤＴ端子から入力し、同じにプリスケーラ３１の分周
数Ｐ2を選択して両カウンタ３２，３３は新たな計数を
開始する。
【００６１】プリスケーラ微分位相発生部３７は、セレ
クタ３７１、加算器３７２、レジスタ３７３、フリップ
・フロップ３７４等から構成されている。
クタ３７１、加算器３７２、レジスタ３７３、フリップ
・フロップ３７４等から構成されている。
【００６２】８桁セレクタ３７１のＡ入力端子には分周
数Ｐ１、Ｂ入力端子には分周数Ｐ２、Ｓ端子には分周数
選択信号ＭＤが入力され、Ｙ出力端子からは分周数選択
信号ＭＤにより選択されたプリスケーラ３１の分周数に
対応した分周数が８桁バスＢ３７１上に出力され、この
信号は１３桁加算器３７２の下位８桁に入力される。
数Ｐ１、Ｂ入力端子には分周数Ｐ２、Ｓ端子には分周数
選択信号ＭＤが入力され、Ｙ出力端子からは分周数選択
信号ＭＤにより選択されたプリスケーラ３１の分周数に
対応した分周数が８桁バスＢ３７１上に出力され、この
信号は１３桁加算器３７２の下位８桁に入力される。
【００６３】加算器３７２の加算出力は１３桁のバスＢ
３７２を経て１３桁レジスタ３７３のＤ入力端子に入力
される。レジスタ３７３のＤ入力端子信号は、Ｃ端子に
入力される線Ｓ３１上のクロックＣＰによってＱ端子に
伝達され、１３桁バスＢ３７３に出力される。
３７２を経て１３桁レジスタ３７３のＤ入力端子に入力
される。レジスタ３７３のＤ入力端子信号は、Ｃ端子に
入力される線Ｓ３１上のクロックＣＰによってＱ端子に
伝達され、１３桁バスＢ３７３に出力される。
【００６４】バスＢ３７３上の信号は加算器３７２のも
う一つの入力端子に入力される。また、バスＢ３７３の
信号は１３桁フリップ・フロップ３７４のＤ端子に入力
され、Ｃ端子に入力される線Ｔ１上のクロックFr21によ
ってＱ端子に伝達され、１３桁バスＢ３７４に出力され
る。このクロックFr21がフリップ・フロップ３７４入力
された後、レジスタ３７３はＲ端子に入力される線Ｔ２
上のクロックFr22によってリセットされる。
う一つの入力端子に入力される。また、バスＢ３７３の
信号は１３桁フリップ・フロップ３７４のＤ端子に入力
され、Ｃ端子に入力される線Ｔ１上のクロックFr21によ
ってＱ端子に伝達され、１３桁バスＢ３７４に出力され
る。このクロックFr21がフリップ・フロップ３７４入力
された後、レジスタ３７３はＲ端子に入力される線Ｔ２
上のクロックFr22によってリセットされる。
【００６５】この結果、バスＢ３７４上の信号はバスＢ
３７１上の信号をクロックＣＰによって周期１／ｆｒ２
間累積した値となる。本実施例ではクロックＣＰの周波
数は８MHz弱であり、周波数ｆｒ２は４００kHzであるの
で、加算器３７２とレジスタ３７３の桁数は１３桁とな
る。
３７１上の信号をクロックＣＰによって周期１／ｆｒ２
間累積した値となる。本実施例ではクロックＣＰの周波
数は８MHz弱であり、周波数ｆｒ２は４００kHzであるの
で、加算器３７２とレジスタ３７３の桁数は１３桁とな
る。
【００６６】プリスケーラ微分位相発生部３８は、前記
３７と同様に構成する。レジスタ３８３のＣ入力信号に
はプリスケーラ３１の出力ＣＰを遅延器３９で遅延した
信号ＣＰＸが入力される。この遅延器３９はインバータ
を用いて実現できる。レジスタ３８３のＤ入力端子信号
は、Ｃ端子に入力される線Ｓ３８上のクロックＣＰによ
ってＱ端子に伝達され、１３桁バスＢ３８３に出力され
る。バスＢ３８３上の信号は加算器３８２のもう一つの
入力端子に入力される。
３７と同様に構成する。レジスタ３８３のＣ入力信号に
はプリスケーラ３１の出力ＣＰを遅延器３９で遅延した
信号ＣＰＸが入力される。この遅延器３９はインバータ
を用いて実現できる。レジスタ３８３のＤ入力端子信号
は、Ｃ端子に入力される線Ｓ３８上のクロックＣＰによ
ってＱ端子に伝達され、１３桁バスＢ３８３に出力され
る。バスＢ３８３上の信号は加算器３８２のもう一つの
入力端子に入力される。
【００６７】また、このバスＢ３８３上の信号は１３桁
フリップ・フロップ３８４のＤ端子に入力され、Ｃ端子
に入力される線Ｔ１上のクロックFr21によってＱ端子に
伝達され、１３桁バスＢ３８４に出力される。このクロ
ックFr21がフリップ・フロップ３８４に入力された後、
レジスタ３８３はＲ端子に入力される線Ｔ２上のクロッ
クFr22によってリセットされる。
フリップ・フロップ３８４のＤ端子に入力され、Ｃ端子
に入力される線Ｔ１上のクロックFr21によってＱ端子に
伝達され、１３桁バスＢ３８４に出力される。このクロ
ックFr21がフリップ・フロップ３８４に入力された後、
レジスタ３８３はＲ端子に入力される線Ｔ２上のクロッ
クFr22によってリセットされる。
【００６８】この結果、バスＢ３８４上の信号は、バス
Ｂ３８１上の信号をクロックＣＰによって周期１／fr2
間累積した値となる。本実施例では、クロックＣＰの周
波数は８MHz弱であり、周波数fr2は４００kHzであるの
で、加算器３８２とレジスタ３８３の桁数は１３桁とな
る。
Ｂ３８１上の信号をクロックＣＰによって周期１／fr2
間累積した値となる。本実施例では、クロックＣＰの周
波数は８MHz弱であり、周波数fr2は４００kHzであるの
で、加算器３８２とレジスタ３８３の桁数は１３桁とな
る。
【００６９】次に、プリスケーラ微分位相発生部３７，
３８の出力は加算器６０と割算器６１を用いて平均化さ
れる。加算器６０はバスＢ３７４とＢ３８４上の信号を
加算し、その結果を、１４桁バスＢ６０に出力する。
３８の出力は加算器６０と割算器６１を用いて平均化さ
れる。加算器６０はバスＢ３７４とＢ３８４上の信号を
加算し、その結果を、１４桁バスＢ６０に出力する。
【００７０】バスＢ６０のデータは割算器６１に入力さ
れ、プリスケーラ微分位相発生部の段数ｍ（本例ではｍ
＝２）で割算を行う。その結果は１３桁バスＢ６１に出
力される。また、この時割算の割る数を２のべき乗の数
にすると割算がビットシフト等で行うことができる。回
路規模が縮小できる。この例では２段で説明してるが必
要に応じてこの段数は増加させる。
れ、プリスケーラ微分位相発生部の段数ｍ（本例ではｍ
＝２）で割算を行う。その結果は１３桁バスＢ６１に出
力される。また、この時割算の割る数を２のべき乗の数
にすると割算がビットシフト等で行うことができる。回
路規模が縮小できる。この例では２段で説明してるが必
要に応じてこの段数は増加させる。
【００７１】乗算器６２はバスＢ６１上の信号にＫ＝２
5を乗算し、乗算結果を１８桁バスＢ６２に出力する。
乗算器６２の演算はバスＢ６１上の上位へ５桁シフトし
てバスＢ６２に出力することにより実現できる。バスＢ
６２上の階段状信号微分位相は微分位相比較器１８に供
給される。
5を乗算し、乗算結果を１８桁バスＢ６２に出力する。
乗算器６２の演算はバスＢ６１上の上位へ５桁シフトし
てバスＢ６２に出力することにより実現できる。バスＢ
６２上の階段状信号微分位相は微分位相比較器１８に供
給される。
【００７２】この実施例では基準信号微分位相として式
（４）のＮを用いる。また、セレクタ３７１，３８１の
Ａ端子，Ｂ端子に入力されるＰ１，Ｐ２の代わりにそれ
ぞれＰ１／Ｃ，Ｐ２／Ｃを用いた場合は、基準信号微分
位相としてＮ／Ｃを用いるか、乗算器４２における乗数
をＣ×Ｋとする。
（４）のＮを用いる。また、セレクタ３７１，３８１の
Ａ端子，Ｂ端子に入力されるＰ１，Ｐ２の代わりにそれ
ぞれＰ１／Ｃ，Ｐ２／Ｃを用いた場合は、基準信号微分
位相としてＮ／Ｃを用いるか、乗算器４２における乗数
をＣ×Ｋとする。
【００７３】
【発明の効果】本発明により、微分位相周波数シンセサ
イザにおいてＶＣＯから生成する階段状位相信号の標本
化に伴う標本値の不確定度を低減できるので、周波数お
よび位相の安定性を向上した周波数シンセサイザを提供
することができる。
イザにおいてＶＣＯから生成する階段状位相信号の標本
化に伴う標本値の不確定度を低減できるので、周波数お
よび位相の安定性を向上した周波数シンセサイザを提供
することができる。
【図１】本発明による微分位相周波数シンセサイザのブ
ロック図である。
ロック図である。
【図２】ＶＣＯの周波数制御特性図である。
【図３】従来の微分位相周波数シンセサイザにおける微
分位相検出動作の説明する波形図である。
分位相検出動作の説明する波形図である。
【図４】図３における位相検出動作の不確定性を説明す
る波形図である。
る波形図である。
【図５】本発明によるマルチ位相発生部２３のブロック
図である。
図である。
【図６】図５の動作を説明する波形図である。
【図７】本発明による２モジュラス・プリスケーラ型の
可変分周器を用いた周波数シンセサイザ実施例のブロッ
ク図である。
可変分周器を用いた周波数シンセサイザ実施例のブロッ
ク図である。
１０…微分位相周波数シンセサイザ、１１…基準発振
器、１２…階段状基準位相発生部、１３…基準微分位相
発生部、１４…タイミング発生部、１５…ＶＣＯ（電圧
制御発振器）、１６…階段状位相信号発生部、１７…微
分位相発生部、１８…微分位相比較器、１９…積分器、
２０…信号処理部、２１…電圧変換器、２２…インタフ
ェイス部、２３…マルチ位相発生部、３０…周波数シン
セサイザ、３１…プリスケーラ、３２…スワローカウン
タ、３３…メインカウンタ、３７，３８…プリスケーラ
微分位相発生部、３９，５１，５２…遅延器、５３…平
均化回路、５４，５５，６０…加算器、５６，６１…割
算器、６２…乗算器、１４１…分周数Ｌの分周器、１４
２…分周数Ｋの分周器、１４３…タイミング・クロック
発生器、３７１，３８１…セレクタ、３７２，３８２…
加算器、３７３，３８３…レジスタ、３７４，３８４…
フリップ・フロップ。
器、１２…階段状基準位相発生部、１３…基準微分位相
発生部、１４…タイミング発生部、１５…ＶＣＯ（電圧
制御発振器）、１６…階段状位相信号発生部、１７…微
分位相発生部、１８…微分位相比較器、１９…積分器、
２０…信号処理部、２１…電圧変換器、２２…インタフ
ェイス部、２３…マルチ位相発生部、３０…周波数シン
セサイザ、３１…プリスケーラ、３２…スワローカウン
タ、３３…メインカウンタ、３７，３８…プリスケーラ
微分位相発生部、３９，５１，５２…遅延器、５３…平
均化回路、５４，５５，６０…加算器、５６，６１…割
算器、６２…乗算器、１４１…分周数Ｌの分周器、１４
２…分周数Ｋの分周器、１４３…タイミング・クロック
発生器、３７１，３８１…セレクタ、３７２，３８２…
加算器、３７３，３８３…レジスタ、３７４，３８４…
フリップ・フロップ。
Claims (5)
- 【請求項１】基準発振器の出力から生成した階段状に変
化する基準位相信号と、可変発振器の出力から生成され
上記基準位相信号と同一の繰返し周波数にて階段状に変
化する第２の位相信号とを位相比較して、可変発振器の
周波数を制御するようにした周波数シンセサイザにおい
て、第２の位相信号を順次遅延する手段と、この順次遅
延された複数の位相信号の算術平均値を算出する手段と
を備えたマルチ位相発生部を設け、マルチ位相発生部の
出力と前記基準位相信号とを位相比較するようにしたこ
とを特徴とする周波数シンセサイザ。 - 【請求項２】基準発振器の出力から生成した階段状に変
化する基準位相信号と、可変発振器の出力から生成され
上記基準位相信号と同一の繰返し周波数にて階段状に変
化する第２の位相信号とを位相比較して、可変発振器の
周波数を制御するようにした周波数シンセサイザにおい
て、前記可変発振器の出力を順次遅延する複数の遅延器
と、この複数の遅延器の出力のそれぞれから階段状位相
信号を生成する手段と、この複数の階段状位相信号の算
術平均値を算出する手段とを備えたマルチ位相発生部を
設け、マルチ位相発生部の出力と前記基準位相信号とを
位相比較するようにしたことを特徴とする周波数シンセ
サイザ。 - 【請求項３】基準発振器の出力から生成した階段状に変
化する基準位相信号をサンプリングして得られる基準微
分位相信号と、可変発振器の出力から生成した階段状に
変化する第２の位相信号をサンプリングして得られる第
２の微分位相信号とを比較して、可変発振器の周波数を
制御するようにした周波数シンセサイザにおいて、第２
の位相信号を順次遅延する手段と、この順次遅延された
複数の位相信号の算術平均値を算出する手段とを備えた
マルチ位相発生部を設け、マルチ位相発生部の出力をサ
ンプリングして第２の微分位相信号を得るようにしたこ
とを特徴とする周波数シンセサイザ。 - 【請求項４】基準発振器の出力から生成した階段状に変
化する基準位相信号をサンプリングして得られる基準微
分位相信号と、可変発振器の出力から生成した階段状に
変化する第２の位相信号をサンプリングして得られる第
２の微分位相信号とを比較して、可変発振器の周波数を
制御するようにした周波数シンセサイザにおいて、可変
発振器の出力を順次遅延する複数の遅延器と、この複数
の遅延器の各出力から順次遅延された複数の第２の位相
信号を生成する手段と、この複数の第２の位相信号の算
術平均値を算出する手段とを備えたマルチ位相発生部を
設け、マルチ位相発生部の出力をサンプリングして第２
の微分位相信号を得るようにしたことを特徴とする周波
数シンセサイザ。 - 【請求項５】基準発振器の出力から生成した階段状に変
化する基準位相信号をサンプリングして得られる基準微
分位相信号と、可変発振器の出力から生成した階段状に
変化する第２の位相信号をサンプリングして得られる第
２の微分位相信号とを比較して、可変発振器の周波数を
制御するようにした周波数シンセサイザにおいて、第２
の微分位相信号を順次遅延する複数の遅延器と、この複
数の遅延器の各出力の算術平均値を算出する手段とを備
えたことを特徴とする周波数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5266053A JPH07122998A (ja) | 1993-10-25 | 1993-10-25 | 周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5266053A JPH07122998A (ja) | 1993-10-25 | 1993-10-25 | 周波数シンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07122998A true JPH07122998A (ja) | 1995-05-12 |
Family
ID=17425732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5266053A Pending JPH07122998A (ja) | 1993-10-25 | 1993-10-25 | 周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07122998A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100715845B1 (ko) * | 2001-02-17 | 2007-05-10 | 삼성전자주식회사 | 위상혼합기 및 이를 이용한 다중위상 발생기 |
-
1993
- 1993-10-25 JP JP5266053A patent/JPH07122998A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100715845B1 (ko) * | 2001-02-17 | 2007-05-10 | 삼성전자주식회사 | 위상혼합기 및 이를 이용한 다중위상 발생기 |
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