JP3784485B2 - 出力パルス幅制御システム - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、パルス出力回路における出力パルス幅を制御するシステムに関し、特にレーザダイオードの発光パルス幅を本来必要とするパルス幅に制御するシステムに関する。
【０００２】
【従来の技術】
近年、デジタル信号を扱うシステムの普及により、光デジタル信号伝送方式が幹線系を中心に加入者系にも広がりつつある。これに伴い、特に送信部において、レーザダイオードの発光パルス幅をアナログ的に制御するシステムの必要性が高まっている。
【０００３】
また，伝送方式の多様化により、バースト的なデジタル信号を扱う場合が増えてきており、マーク率変動に強く、高速制御が可能なパルス幅制御システムが必要とされている。
【０００４】
ここで、送信部におけるレーザダイオードの発光パルス幅の初期に生じるパルス幅変動や、温度・電源電圧変動等で生じるパルス幅変動による問題を検討する。
【０００５】
図２２は、レーザダイオードの電流特性を表す図である。駆動電流ＩB に対する出力光を電流Ｉo で表している。又この駆動電流ＩB 対出力電流Ｉo の電流特性は、環境温度により発光閾値電流Ｉthが変化する。図では、環境温度が０゜、２５゜及び６０゜に変化する時、電流特性はａ，ｂ，ｃに変化することを示している。尚、η0、η25、 η60 は、電流特性ａ，ｂ，ｃのそれぞれの傾斜係数であり、温度が高くなるほど一般的には、傾斜が大きくなる。
【０００６】
ここで、かかるレーザダイオードの電流特性から温度の変化により発光閾値電流Ｉthが変化する場合であっても、データパルスＤＴに応じて発光される発光出力のレベルを一定値ｉ0 とする場合には、発光パルスのパルス幅が温度０゜、２５゜及び６０゜に対応してｗ0 、ｗ25、ｗ60と狭くなる。
【０００７】
即ち、温度により発光パルス幅が変動してしまう。この発光パルス幅の変動はレーザダイオードのいわゆる発光遅延によるものである。
【０００８】
一方、光通信における光パルスの形状に対する基準がＩＴＵ−Ｒｅｃｏｍｍｅｎｄａｔｉｏｎとして制定されている。図２３は、ＩＴＵ−ＲｅｃｏｍｍｅｎｄａｔｉｏｎＧ．６６２に規定されるアイパターンマスクを示す図である。従って、光通信において、発光パルス幅の変動をかかるアイパターンマスクの範囲に制御することが必要となる。
【０００９】
このために図２２に示すように、一般に温度の変化に対応してレーザダイオードのバイアス電流を制御している。即ち、温度０゜、２５゜及び６０゜に対応してバイアス電流をＩB0、ＩB25 、ＩB60 に変化させている。バイアス電流は閾値電流のおよそ８０％近くに設定される。
【００１０】
このようにバイアス電流を制御することにより発光パルス幅が略一定となる。しかしながら、バイアス電流は閾値電流に近いので、バイアス電流によりバイアス発光という暗発光が生じてこれが雑音となる恐れがある。
【００１１】
更に、レーザダイオード駆動回路には、レーザダイオードの個別的特性変動による初期のパルス幅変動に対し、あるいは温度、電源電圧変動によるパルス変動に対し、個別に調整するための可変抵抗が備えられている。
【００１２】
また近年、局と複数の加入者間を光伝送路を通してバースト信号を送受するシステムが導入されている。図２４はかかるシステムを説明する図である。一の局ＳＴとスターカプラＣＯＰを光伝送路でつなぎ、更にスターカプラＣＯＰと複数ｎ個の加入者１〜ｎを接続している。
【００１３】
かかるシステムにおいて、Ｂに示すように局ＳＴから下り方向にバースト信号を送る。これに対し、局ＳＴからの信号に応答する形でそれぞれの加入者から上り方向に応答信号が送られる。この時、加入者毎にスターカプラＣＯＰまでの距離が異なる。
【００１４】
従って、スターカプラＣＯＰまでの距離が短い加入者からの信号レベルは大きくなる。この時、先に説明したようにバイアス発光が雑音となってスターカプラＣＯＰに入力する。
【００１５】
【発明が解決しようとする課題】
上記の従来の技術的状況から本発明の目的は、パルス出力回路における出力パルス幅を所定値とするように制御するパルス幅制御システムを提供することにある。
【００１６】
特にパルス出力回路がレーザ駆動回路である場合は、レーザダイオードの個別特性の調整、温度、電源電圧変動のための可変抵抗を省略可能とする光パルス幅の制御システムを提供することにある。
【００１７】
更にまた、本発明の目的は、パルス出力回路がレーザ駆動回路である場合にバイアス発光の要因となるバイアス電流制御を省略可能とする光パルス幅の制御システムを提供することにある。
【００１８】
【課題を解決するための手段】
かかる課題を達成する本発明の第１の構成は，出力パルス幅制御システムであって，入力データパルスに対応してパルス出力信号を出力する回路と，前記入力データパルスと前記パルス出力信号の位相差を検知する回路と，該検知される位相差を打ち消す方向に前記入力データパルスのパルス幅を可変する回路と，前記入力データパルスをクロックに同期して入力する回路を有し，
前記位相差を検知する回路は，前記クロックの変化点と前記パルス出力信号との位相差を検知するように構成されることを特徴とする。
【００２０】
又，本発明に従うパルス幅制御システムの第２の構成は，第１の構成において，前記入力データパルスに対応して光信号を発光出力するレーザダイオードと，該レーザダイオードの発光の一部を受光し，受光電流を出力する受光素子と，該受光素子からの受光電流を電圧信号に変換して，前記パルス出力信号とする電流電圧変換回路を有することを特徴とする。
【００２１】
更に又，本発明に従うパルス幅制御システムの第３の構成は，第２の構成において，前記パルス出力信号をディジタル信号に変換するスライサを有することを特徴とする。
【００２２】
更に，本発明に従うパルス幅制御システムの第４の構成は，第１の構成において，前記パルス出力信号を出力する回路は，前記入力データパルスに対応して光信号を発光出力するレーザダイオードと，該レーザダイオードの発光の一部を受光し，受光電流を出力する受光素子を有し，該受光電流を前記パルス出力信号とし，更に，該パルス出力信号を電圧に変換するモニタ用電流電圧変換回路と，該モニタ用電流電圧変換回路の出力をディジタル信号に変換する第１のスライサを有することを特徴とする。
【００２３】
又，本発明に従うパルス幅制御システムの第５の構成は，第１の構成において，更に，前記入力データパルスを電流変換する電圧電流変換回路と，該電圧電流変換回路の出力電流を電圧に変換する基準用電流電圧変換回路と，該基準用電流電圧変換回路の出力をディジタル信号に変換する第２のスライサを有し，前記位相差を検知する回路は，前記第１のスライサの出力と該第２のスライサの出力の位相を比較することを特徴とする。
【００２４】
更に又，本発明に従うパルス幅制御システムの第６の構成は，第５の構成において，前記電圧電流変換回路の出力電流を前記モニタ用電流電圧変換回路の入力電流に等しい電流値に制御し，且つ前記基準用電流電圧変換回路と該モニタ用電流電圧変換回路のトランスインピーダンスを等しく制御する制御部を有することを特徴とする。
【００２５】
更に又，本発明に従うパルス幅制御システムの第７の構成は，第１乃至６の構成のいずれかにおいて，前記検知される位相差を打ち消す方向に前記入力データパルスのパルス幅を可変する回路は，前記位相差を検知する回路により検知される位相差に応じて正方向または負方向に充電を行う充電回路を有することを特徴とする。
【００２６】
更に，本発明に従うパルス幅制御システムの第８の構成は，第５の構成において，前記基準用電流電圧変換回路と，前記モニタ用電流電圧変換回路の出力振幅が等しくなるように前記電圧電流変換回路を制御する，電圧電流変換回路自動制御部を有することを特徴とする。
【００２７】
【発明の実施の形態】
以下本発明の実施の形態を図面を参照しながら説明する。尚、図において同一または類似のものには、同一の参照番号または記号を付して説明する。
【００２８】
図１は、本発明の第１の実施の形態を示すブロック図である。図２は、図１における対応する参照番号部位の波形図である。図１において、参照番号１は、制御対象となるパルスを出力する回路であり、換言すると出力パルス幅を変動を発生する回路部である。
【００２９】
具体的には本発明の適用例として図３に示すレーザダイオード駆動回路が対応する。このレーザダイオード駆動回路を、図２の波形図を参照しながら動作を以下に説明する。
【００３０】
図１において、▲１▼、▲２▼は、それぞれデータ入力、及びパルス幅変動発生部１の出力である（図２のＡ，Ｂ，Ｆ，Ｇ参照）。２は、データ位相比較部であり、データ入力▲１▼とパルス幅変動発生部１の出力▲２▼の位相差を比較検出する（図２のＣ，Ｄ，Ｈ，Ｉ参照）。
【００３１】
そして、データ入力▲１▼の立ち上がりと立ち下がり時における、それぞれパルス幅変動発生部１の出力▲２▼との位相差▲３▼、▲４▼を出力する。この立ち上がりと立ち下がり時における位相差▲３▼、▲４▼を比較することによりパルス幅変動の方向が理解できる。
【００３２】
即ち、立ち上がり時の位相差▲３▼が、立ち下がり時の位相差▲４▼より大きい時は、パルス幅が縮小されている。反対に立ち上がり時の位相差▲３▼が、立ち下がり時の位相差▲４▼より小さい時は、パルス幅が拡大されている。更に、立ち上がり時の位相差▲３▼及び立ち下がり時の位相差▲４▼の大きさが同じ場合は、パルス幅に変動がないことが理解される。
【００３３】
従って、 図２のＡ〜Ｅの場合は、パルス幅変動発生部１の出力パルス幅が大きくなる場合を示し、図２のＦ〜Ｊの場合は、パルス幅変動発生部１の出力パルス幅に変動がないことを示している。
【００３４】
図１において、パルス幅可変電圧発生部３にデータ位相比較部２からの位相差出力▲３▼、▲４▼が入力される。パルス幅可変電圧発生部３は、充電回路を有し、位相差出力▲３▼により＋方向に充電し、位相差出力▲４▼により−方向に充電を行う。
【００３５】
そして、パルス幅可変電圧発生部３からの充電電圧出力がパルス幅制御信号▲５▼としてパルス幅可変部４に導かれる。
【００３６】
図２のＡ〜Ｅの例では、出力パルス幅が拡大する方向にあり、この時パルス幅を縮小する方向の制御電圧として−方向に充電される電圧が出力される。一方、図２のＦ〜Ｊの例では、出力パルス幅が安定の場合であり、パルス幅可変電圧発生部３からは一定のパルス幅制御信号▲５▼が出力される。
【００３７】
更に、パルス幅可変部４は、パルス幅可変電圧発生部３からのパルス幅制御信号▲５▼に従ってパルス幅変動発生部１を制御して出力パルス幅を一定とする。
【００３８】
次に、図１の各部の詳細回路実施例を説明する。
【００３９】
図３は、パルス幅変動発生部１として、レーザダイオード駆動回路を想定する場合の実施例回路である。図３において、トランジスタＴＲ1 ，ＴＲ2 は、共通エミッタに電流源ＩE を有する差動対駆動トランジスタ回路である。トランジスタＴＲ1 のベースにパルスデータ入力Ａが入力されると、他方のトランジスタＴＲ2 のベースに接続される基準電圧ＶREF との差に対応する信号電流がバイアス電流源ＩB のバイアス電流に重畳してレーザダイオードＬＤに流れる。これによりレーザダイオードＬＤから発光出力が生じる。
【００４０】
更に、フォトダイオード等の受光素子ＰＤは、レーザダイオードＬＤからの出力光の一部を受光し、これに比例する電流に変換する。変換された電流は、抵抗Ｒ1 に流れ、電圧に変換される。この電圧は、バッファアンプ１０を通し更に、スライサアンプ１２により波形整形された電圧▲２▼として、先に説明の通り図１の位相比較回路２に入力される。
【００４１】
更に、図３において、バッファアンプ１０の出力は、 抵抗Ｒ2 とコンデンサＣにより構成される積分回路により平均化されて比較増幅器１１に入力される。比較増幅器１１の他の入力端には、比較基準電圧がＶREF が入力されている。比較増幅器１１の出力は、その出力によりに電流源ＩE 、 ＩB を制御するように接続される。
【００４２】
従って、 受光素子ＰＤ、比較増幅器１１及び電流源ＩE 、 ＩB の経路は、レーザダイオードＬＤに対する自動パワー制御回路（ＡＰＣ）を構成する。
【００４３】
かかる図３の回路において、レーザダイオードＬＤから発光される光パルスは、先に従来例に関連して説明したように温度によってそのパルス幅が変動する。
【００４４】
このパルス幅が変動に、本発明はパルス幅可変部４により、データ入力のパルス幅をパルス幅変動出力部１から出力されるパルス幅の変動方向と反対にパルス幅変動出力部１の入力側で制御することによりパルス幅の変動を抑制するものである。
【００４５】
図４は、図１における位相比較部２の実施例構成図であり、図５は、対応する部位の波形図である。位相比較部２は、一対のアンドゲート回路２１、２２とそれらの一入力側に接続されたインバータ２３、２４を有する。
【００４６】
アンドゲート回路２１の一の入力端には、データ入力が基準信号▲１▼として入力され、また他の入力端には、パルス幅変動発生部１の出力▲２▼がインバータ２３を通してパルス幅変動信号として入力される▲６▼。
【００４７】
したがって、アンドゲート回路２１からは、それらのアンド論理出力▲３▼が得られる。同様にしてアンドゲート回路２２からは、基準信号▲１▼の反転信号▲５▼とパルス幅変動発生部１の出力▲２▼のアンド論理出力▲４▼が得られる。
【００４８】
アンド論理出力▲３▼とアンド論理出力▲４▼は、それぞれ図１において説明したようにパルス幅を拡大する場合はアンド論理出力▲３▼が有効とされ、パルス幅を縮小する場合は拡大する場合はアンド論理出力▲４▼が有効とされる。
【００４９】
次に図６は、図１におけるパルス幅可変電圧発生部３の構成例である。図６において、電流源３１、３４を有し、それらの間にスイッチ回路３２、３３が接続されている。更にスイッチ回路３２、３３の共通接続点に充電コンデンサ３６が接続され、充電コンデンサ３６の充電電圧は、バッファ増幅器３６を通して出力される。
【００５０】
スイッチ回路３２、３３のそれぞれは、先の位相比較部２からのアンド論理出力▲３▼、▲４▼により閉接される。即ち、パルス幅変動発生部１からの出力のパルス幅が小さい時、これを拡大することが必要であり、パルス幅拡大パルスとしてアンド論理出力▲３▼が出力されスイッチ回路３２を閉接する。これにより充電コンデンサ３６には＋方向の電圧が充電される。
【００５１】
反対に、パルス幅変動発生部１からの出力のパルス幅が大きい時、これを縮小することが必要であり、パルス幅縮小パルスとしてアンド論理出力▲４▼が出力されスイッチ回路３３を閉接する。この時、電流源３４により充電コンデンサ３６には−方向の電圧が充電される。したがって、充電コンデンサ３６の充電電圧は、アンド論理出力▲３▼、▲４▼に対応して、図７の▲７▼のような変化する。
【００５２】
この充電電圧がバッファ増幅器３６を通して出力され、パルス幅可変部制御電圧▲５▼として、図１のパルス幅可変部４に入力される。パルス幅可変部４の１例が図８に示される。
【００５３】
パルス幅可変部４は、図８Ａに示されるように、比較増幅器とその１の入力端にデータ入力▲１▼がＲＣ積分回路を通して入力される。また比較増幅器の他の入力端にはインバータを介してパルス幅可変部制御電圧▲５▼が入力される。
【００５４】
比較増幅器は、従ってデータ入力▲１▼が、インバータを介して入力されるパルス幅可変部制御電圧▲５▼より大きくなる時、整形されたパルスを出力する。
【００５５】
即ち、図８Ｂに示すように、パルス幅可変部４においてパルス幅を縮小制御する時はインバータを介して入力されるパルス幅可変部制御電圧▲５▼のレベルが大きくなるので、比較増幅器の出力▲７▼のパルス幅は小さくなる。このようにパルス幅可変部制御電圧▲５▼がパルス幅を縮小制御する時にデータ入力▲１▼のパルス幅を縮小してパルス幅変動発生部１に入力するように制御される。
【００５６】
反対に、パルス幅を拡大制御する時は図８Ｂに示すように、インバータを介して入力されるパルス幅可変部制御電圧▲５▼のレベルが小さくなるので、比較増幅器の出力▲７▼のパルス幅は大きくなる。
【００５７】
図９は、図１の実施の形態の変形例である。図１において、図示省略されているがデータ入力▲１▼は、フリップフロップによりタイミング調整されて入力される。従ってフリップフロップへのデータを入力するためのタイミングクロックは、データ入力▲１▼のタイミングと等価である。
【００５８】
図９は、かかる点から位相比較部２において、図１０のタイムチャートのＡ，Ｂに示されるようにパルス幅変動発生部１からのパルス幅出力▲２▼の位相とフリップフロップ５に供給されるタイミングクロック▲１▼の位相とを比較するように構成される。
【００５９】
図１０のタイムチャートのＣ，Ｄ，Ｅは、図２のタイムチャートのＣ，Ｄ，Ｅと同様であり、パルス幅可変電圧発生部３の入力と出力である。
【００６０】
図１１は、図４の位相比較部２の別の構成例であり、図９においてタイミングクロック▲１▼の位相を比較対象とする場合に対応する構成例である。図４の構成と対比するとアンドゲート２１、２２の代わりにＤ−フリップフロップ２５、２６が使用され、更に１つのインバータ２３が使用される。
【００６１】
図１２は、図１１の動作タイムチャートであり、図４、図５に関連して説明したと同様に、Ｄ−フリップフロップ２５、２６からパルス幅縮小制御パルス▲４▼と、パルス幅拡大制御パルス▲３▼が出力される。
【００６２】
図１３は、図１の更に別の実施の形態であり、パルス幅変動発生部１が電流を出力とする場合の構成に対応する実施の形態である。図１の実施の形態と比較すると、パルス幅変動発生部１の電流出力を電圧に変換する電流電圧変換回路６及び変換された電圧を整形するスライサ７を有する。他の構成は、図１と同様であり、図１４の動作タイムチャートは、図２のパルス幅縮小制御時の動作タイムチャートと同様である。
【００６３】
パルス幅変動発生部１が電流を出力とする場合の一構成として、図３のレーザダイオード駆動回路を想定すると、図３においてバッファ増幅器１０の入力側から出力を得るようにすることにより電流が出力される。従って、図１３において、電流電圧変換回路６は、図３の可変抵抗Ｒ1 と等価な回路で構成される。
【００６４】
図１５は、図１４の実施の形態において位相比較部２に入力されるデータ入力を図９の実施の形態において説明したように、フリップフロップ６に供給されるクロックのタイミングに置き換えた例である。従って、かかる場合の動作タイムチャートは図１０に示される場合と同様である。
【００６５】
図１６は、図１３の実施の形態を更に回路のバランス性を考慮して、データ入力側に対しても電流電圧変換回路１６及び変換された電圧を整形するスライサ１７を備えるようにした実施の形態である。したがって、データ入力を電圧／電流変換する回路１５を備えている。
【００６６】
更にかかる実施の形態回路の動作タイムチャートは、図１３の実施の形態に対応する図１４の動作タイムチャートと同様である。
【００６７】
図１７は、更に図１６の実施の形態に対する変形例である。図１６において、モニタ系即ち、電流電圧変換回路６及び変換された電圧を整形するスライサ７の系と、基準系即ち、データ入力に対した用意される電流電圧交換回路１６及び変換された電圧を整形するスライサ１７との間でのパルス幅変動が生じる場合が想定される。図１７は、これを解消する実施の形態である。
【００６８】
図１７において、図１６の電流電圧変換回路１６に代えて、データ入力を電圧電流変換する回路１５の出力を電圧に変換する基準用電流電圧変換回路として基準用電流電圧変換抵抗１８を有し、更に図１６の電流電圧変換回路６に代えて、パルス幅変動発生部１からの電流出力を電圧に変換するモニタ用電流電圧変換回路としてモニタ用電流電圧変換抵抗１９を有する。
【００６９】
モニタ電流電圧変換用抵抗１９の出力は、更に図１のＡＰＣ（自動出力制御系）における比較増幅器１１に入力される。
【００７０】
更に制御回路８を設け、電圧電流変換回路１５の出力電流をモニタ電流電圧変換用抵抗１９の入力電流と同等の電流値に制御する。同時に基準電流電圧変換用抵抗１８とモニタ電流電圧変換用抵抗１９のトランスインピーダンスも同等の値に制御することで基準系とモニク系のパルス幅変動を抑えることが可能である。
【００７１】
基準電流電圧変換用抵抗１８とモニタ電流電圧変換用抵抗１９は、図３の可変抵抗Ｒ1 と同様の可変抵抗で構成可能であり、従って制御回路８により基準電流電圧変換用抵抗１８とモニタ電流電圧変換用抵抗１９のトランスインピーダンスを同等の値に制御する場合は、可変抵抗値を同じ値とするように制御される。
【００７２】
この時の動作波形図も又、図１４と同様であるのでその図示は省略する。
【００７３】
図１８は、図１７における制御部８の１実施例回路である。図１８において、ＦＥＴ１、ＦＥＴ２、ＦＥＴ３はそれぞれ図１７の電圧電流変換回路１５の電流源電流、基準電流電圧変換用抵抗１８の可変抵抗値、モニタ電流電圧変換用抵抗１９の可変抵抗値を制御する制御信号を出力する。
【００７４】
更に、ＦＥＴ４とＦＥＴ５の直列接続回路と、可変抵抗ＲV とＦＥＴ６の直列接続回路を有する。演算増幅器ＯＰ１は、ＦＥＴ４とＦＥＴ５の接続点電位Ｖ1 が基準電圧ＶREF1と一致するようにＦＥＴ４のゲート電圧を制御する。
【００７５】
同様に演算増幅器ＯＰ２は、可変抵抗ＲV とＦＥＴ６の接続点電位Ｖ2 が基準電圧ＶREF2と一致するようにＦＥＴ６のゲート電圧を制御する。更に可変抵抗ＲV 調整値が反映されるように、演算増幅器ＯＰ２は、ＦＥＴ５のゲート電圧を制御する。
【００７６】
従って、可変抵抗ＲV の値を変えると演算増幅器ＯＰ１の出力が対応して変化する。これによりＦＥＴ１、ＦＥＴ２のトランスコンダクタンスが変わり、それぞれ基準電流電圧変換用抵抗１８及びモニタ電流電圧変換用抵抗１９のトランスインピーダンスを共通に制御する。
【００７７】
同時に、この基準電流電圧変換用抵抗１８及びモニタ電流電圧変換用抵抗１９のインピーダンスの制御に対応して、ＦＥＴ３のトランスコンダクタンスの変化により電圧電流変換用抵抗１５のトランスインピーダンスを制御する。
【００７８】
図１９は、図１７の実施の形態を更に進めた構成である。図１７における基準電流電圧変換用抵抗１８とモニタ電流電圧変換用抵抗１９の出力を基に、データ入力電圧を電流に変換する電圧電流変換回路１５の出力電流振幅を一定レベルに自動制御するフィードバック制御回路９を備えている。
【００７９】
これにより基準系とモニタ系のパルス幅変動をより安定に押さえることが可能である。この時の動作タイムチャートも図１４と同様であるので図示は省略する。
【００８０】
図２０は、更に別の実施の形態であり、より簡易に構成した実施の形態である。図２１は、その動作タイムチャートである。データ入力を基準電流源１０に接続される電圧電流変換回路１５により電流に変換した出力電流▲３▼とパルス幅変動発生部１からの電流出力▲４▼を合成して充電コンデンサ３５に充電する様に構成される。
【００８１】
この時の充電電圧▲７▼がバッファ増幅器３６を通してパルス幅可変部４にパルス幅制御電圧▲５▼として入力される。かかる図２０の実施の形態は、図６に示すパルス幅可変電圧発生部３の構成をスイッチ３２、３３及び電流源３１、３４を省略して簡単にできる利点を有する。
。
【００８２】
【発明の効果】
以上実施の形態に従い説明したように、本発明により初期に生じるパルス幅変動や、温度・電源電圧変動等で生じるパルス幅変動に対し、個別の可変抵抗による調整を不要とし、マーク率変動に強く高速制御が可能なパルス幅制御システムの実現が可能である。
【図面の簡単な説明】
【図１】本発明のパルス幅制御システムを適用する第１の実施の形態ブロック図である。
【図２】図１の動作タイムチャートを示す図である。
【図３】図１のパルス幅変動発生ブロック図１の構成例回路図である。
【図４】図１の位相比較部２の構成例ブロック図である。
【図５】図４の位相比較部２の動作タイムチャートである。
【図６】図１のパルス幅可変電圧発生部３の構成例ブロック図である。
【図７】図６のパルス幅可変電圧発生部３の動作タイムチャートである。
【図８】図１のパルス幅可変部４の構成例及びその動作タイムチャートである。
【図９】本発明のパルス幅制御システムを適用する第２の実施の形態ブロック図である。
【図１０】図９の実施の形態の動作タイムチャートである。
【図１１】図９の実施の形態における位相比較部２の構成例ブロック図である。
【図１２】図１１の位相比較部２の動作タイムチャートである。
【図１３】本発明のパルス幅制御システムを適用する第３の実施の形態ブロック図である。
【図１４】図１３の実施の形態の動作タイムチャートである。
【図１５】本発明のパルス幅制御システムを適用する第４の実施の形態ブロック図である。
【図１６】本発明のパルス幅制御システムを適用する第５の実施の形態ブロック図である。
【図１７】本発明のパルス幅制御システムを適用する第６の実施の形態ブロック図である。
【図１８】図１７の実施の形態における制御部８の構成例である。
【図１９】本発明のパルス幅制御システムを適用する第７の実施の形態ブロック図である。
【図２０】本発明のパルス幅制御システムを適用する第８の実施の形態ブロック図である。
【図２１】図２０の実施の形態における動作タイムチャートである。
【図２２】レーザダイオードの電流特性を表す図である。
【図２３】ＩＴＵ−ＲｅｃｏｍｍｅｎｄａｔｉｏｎＧ．６６２に規定されるアイパターンマスクを示す図である。
【図２４】局と複数の加入者間を光伝送路を通してバースト信号を送受するシステムの説明図である。
【符号の説明】
１ パルス幅変動発生部
２ 位相比較部
３ パルス幅可変電圧発生部
４ パルス幅可変部
５ フリップフロップ
６、１６ 電流電圧変換回路
７、１７ スライサ
８ 制御部
９ 出力振幅自動制御部
１５ 電圧電流変換回路
１８ 基準電流電圧変換回路
１９ モニタ電流電圧変換回路
【発明の属する技術分野】
本発明は、パルス出力回路における出力パルス幅を制御するシステムに関し、特にレーザダイオードの発光パルス幅を本来必要とするパルス幅に制御するシステムに関する。
【０００２】
【従来の技術】
近年、デジタル信号を扱うシステムの普及により、光デジタル信号伝送方式が幹線系を中心に加入者系にも広がりつつある。これに伴い、特に送信部において、レーザダイオードの発光パルス幅をアナログ的に制御するシステムの必要性が高まっている。
【０００３】
また，伝送方式の多様化により、バースト的なデジタル信号を扱う場合が増えてきており、マーク率変動に強く、高速制御が可能なパルス幅制御システムが必要とされている。
【０００４】
ここで、送信部におけるレーザダイオードの発光パルス幅の初期に生じるパルス幅変動や、温度・電源電圧変動等で生じるパルス幅変動による問題を検討する。
【０００５】
図２２は、レーザダイオードの電流特性を表す図である。駆動電流ＩB に対する出力光を電流Ｉo で表している。又この駆動電流ＩB 対出力電流Ｉo の電流特性は、環境温度により発光閾値電流Ｉthが変化する。図では、環境温度が０゜、２５゜及び６０゜に変化する時、電流特性はａ，ｂ，ｃに変化することを示している。尚、η0、η25、 η60 は、電流特性ａ，ｂ，ｃのそれぞれの傾斜係数であり、温度が高くなるほど一般的には、傾斜が大きくなる。
【０００６】
ここで、かかるレーザダイオードの電流特性から温度の変化により発光閾値電流Ｉthが変化する場合であっても、データパルスＤＴに応じて発光される発光出力のレベルを一定値ｉ0 とする場合には、発光パルスのパルス幅が温度０゜、２５゜及び６０゜に対応してｗ0 、ｗ25、ｗ60と狭くなる。
【０００７】
即ち、温度により発光パルス幅が変動してしまう。この発光パルス幅の変動はレーザダイオードのいわゆる発光遅延によるものである。
【０００８】
一方、光通信における光パルスの形状に対する基準がＩＴＵ−Ｒｅｃｏｍｍｅｎｄａｔｉｏｎとして制定されている。図２３は、ＩＴＵ−ＲｅｃｏｍｍｅｎｄａｔｉｏｎＧ．６６２に規定されるアイパターンマスクを示す図である。従って、光通信において、発光パルス幅の変動をかかるアイパターンマスクの範囲に制御することが必要となる。
【０００９】
このために図２２に示すように、一般に温度の変化に対応してレーザダイオードのバイアス電流を制御している。即ち、温度０゜、２５゜及び６０゜に対応してバイアス電流をＩB0、ＩB25 、ＩB60 に変化させている。バイアス電流は閾値電流のおよそ８０％近くに設定される。
【００１０】
このようにバイアス電流を制御することにより発光パルス幅が略一定となる。しかしながら、バイアス電流は閾値電流に近いので、バイアス電流によりバイアス発光という暗発光が生じてこれが雑音となる恐れがある。
【００１１】
更に、レーザダイオード駆動回路には、レーザダイオードの個別的特性変動による初期のパルス幅変動に対し、あるいは温度、電源電圧変動によるパルス変動に対し、個別に調整するための可変抵抗が備えられている。
【００１２】
また近年、局と複数の加入者間を光伝送路を通してバースト信号を送受するシステムが導入されている。図２４はかかるシステムを説明する図である。一の局ＳＴとスターカプラＣＯＰを光伝送路でつなぎ、更にスターカプラＣＯＰと複数ｎ個の加入者１〜ｎを接続している。
【００１３】
かかるシステムにおいて、Ｂに示すように局ＳＴから下り方向にバースト信号を送る。これに対し、局ＳＴからの信号に応答する形でそれぞれの加入者から上り方向に応答信号が送られる。この時、加入者毎にスターカプラＣＯＰまでの距離が異なる。
【００１４】
従って、スターカプラＣＯＰまでの距離が短い加入者からの信号レベルは大きくなる。この時、先に説明したようにバイアス発光が雑音となってスターカプラＣＯＰに入力する。
【００１５】
【発明が解決しようとする課題】
上記の従来の技術的状況から本発明の目的は、パルス出力回路における出力パルス幅を所定値とするように制御するパルス幅制御システムを提供することにある。
【００１６】
特にパルス出力回路がレーザ駆動回路である場合は、レーザダイオードの個別特性の調整、温度、電源電圧変動のための可変抵抗を省略可能とする光パルス幅の制御システムを提供することにある。
【００１７】
更にまた、本発明の目的は、パルス出力回路がレーザ駆動回路である場合にバイアス発光の要因となるバイアス電流制御を省略可能とする光パルス幅の制御システムを提供することにある。
【００１８】
【課題を解決するための手段】
かかる課題を達成する本発明の第１の構成は，出力パルス幅制御システムであって，入力データパルスに対応してパルス出力信号を出力する回路と，前記入力データパルスと前記パルス出力信号の位相差を検知する回路と，該検知される位相差を打ち消す方向に前記入力データパルスのパルス幅を可変する回路と，前記入力データパルスをクロックに同期して入力する回路を有し，
前記位相差を検知する回路は，前記クロックの変化点と前記パルス出力信号との位相差を検知するように構成されることを特徴とする。
【００２０】
又，本発明に従うパルス幅制御システムの第２の構成は，第１の構成において，前記入力データパルスに対応して光信号を発光出力するレーザダイオードと，該レーザダイオードの発光の一部を受光し，受光電流を出力する受光素子と，該受光素子からの受光電流を電圧信号に変換して，前記パルス出力信号とする電流電圧変換回路を有することを特徴とする。
【００２１】
更に又，本発明に従うパルス幅制御システムの第３の構成は，第２の構成において，前記パルス出力信号をディジタル信号に変換するスライサを有することを特徴とする。
【００２２】
更に，本発明に従うパルス幅制御システムの第４の構成は，第１の構成において，前記パルス出力信号を出力する回路は，前記入力データパルスに対応して光信号を発光出力するレーザダイオードと，該レーザダイオードの発光の一部を受光し，受光電流を出力する受光素子を有し，該受光電流を前記パルス出力信号とし，更に，該パルス出力信号を電圧に変換するモニタ用電流電圧変換回路と，該モニタ用電流電圧変換回路の出力をディジタル信号に変換する第１のスライサを有することを特徴とする。
【００２３】
又，本発明に従うパルス幅制御システムの第５の構成は，第１の構成において，更に，前記入力データパルスを電流変換する電圧電流変換回路と，該電圧電流変換回路の出力電流を電圧に変換する基準用電流電圧変換回路と，該基準用電流電圧変換回路の出力をディジタル信号に変換する第２のスライサを有し，前記位相差を検知する回路は，前記第１のスライサの出力と該第２のスライサの出力の位相を比較することを特徴とする。
【００２４】
更に又，本発明に従うパルス幅制御システムの第６の構成は，第５の構成において，前記電圧電流変換回路の出力電流を前記モニタ用電流電圧変換回路の入力電流に等しい電流値に制御し，且つ前記基準用電流電圧変換回路と該モニタ用電流電圧変換回路のトランスインピーダンスを等しく制御する制御部を有することを特徴とする。
【００２５】
更に又，本発明に従うパルス幅制御システムの第７の構成は，第１乃至６の構成のいずれかにおいて，前記検知される位相差を打ち消す方向に前記入力データパルスのパルス幅を可変する回路は，前記位相差を検知する回路により検知される位相差に応じて正方向または負方向に充電を行う充電回路を有することを特徴とする。
【００２６】
更に，本発明に従うパルス幅制御システムの第８の構成は，第５の構成において，前記基準用電流電圧変換回路と，前記モニタ用電流電圧変換回路の出力振幅が等しくなるように前記電圧電流変換回路を制御する，電圧電流変換回路自動制御部を有することを特徴とする。
【００２７】
【発明の実施の形態】
以下本発明の実施の形態を図面を参照しながら説明する。尚、図において同一または類似のものには、同一の参照番号または記号を付して説明する。
【００２８】
図１は、本発明の第１の実施の形態を示すブロック図である。図２は、図１における対応する参照番号部位の波形図である。図１において、参照番号１は、制御対象となるパルスを出力する回路であり、換言すると出力パルス幅を変動を発生する回路部である。
【００２９】
具体的には本発明の適用例として図３に示すレーザダイオード駆動回路が対応する。このレーザダイオード駆動回路を、図２の波形図を参照しながら動作を以下に説明する。
【００３０】
図１において、▲１▼、▲２▼は、それぞれデータ入力、及びパルス幅変動発生部１の出力である（図２のＡ，Ｂ，Ｆ，Ｇ参照）。２は、データ位相比較部であり、データ入力▲１▼とパルス幅変動発生部１の出力▲２▼の位相差を比較検出する（図２のＣ，Ｄ，Ｈ，Ｉ参照）。
【００３１】
そして、データ入力▲１▼の立ち上がりと立ち下がり時における、それぞれパルス幅変動発生部１の出力▲２▼との位相差▲３▼、▲４▼を出力する。この立ち上がりと立ち下がり時における位相差▲３▼、▲４▼を比較することによりパルス幅変動の方向が理解できる。
【００３２】
即ち、立ち上がり時の位相差▲３▼が、立ち下がり時の位相差▲４▼より大きい時は、パルス幅が縮小されている。反対に立ち上がり時の位相差▲３▼が、立ち下がり時の位相差▲４▼より小さい時は、パルス幅が拡大されている。更に、立ち上がり時の位相差▲３▼及び立ち下がり時の位相差▲４▼の大きさが同じ場合は、パルス幅に変動がないことが理解される。
【００３３】
従って、 図２のＡ〜Ｅの場合は、パルス幅変動発生部１の出力パルス幅が大きくなる場合を示し、図２のＦ〜Ｊの場合は、パルス幅変動発生部１の出力パルス幅に変動がないことを示している。
【００３４】
図１において、パルス幅可変電圧発生部３にデータ位相比較部２からの位相差出力▲３▼、▲４▼が入力される。パルス幅可変電圧発生部３は、充電回路を有し、位相差出力▲３▼により＋方向に充電し、位相差出力▲４▼により−方向に充電を行う。
【００３５】
そして、パルス幅可変電圧発生部３からの充電電圧出力がパルス幅制御信号▲５▼としてパルス幅可変部４に導かれる。
【００３６】
図２のＡ〜Ｅの例では、出力パルス幅が拡大する方向にあり、この時パルス幅を縮小する方向の制御電圧として−方向に充電される電圧が出力される。一方、図２のＦ〜Ｊの例では、出力パルス幅が安定の場合であり、パルス幅可変電圧発生部３からは一定のパルス幅制御信号▲５▼が出力される。
【００３７】
更に、パルス幅可変部４は、パルス幅可変電圧発生部３からのパルス幅制御信号▲５▼に従ってパルス幅変動発生部１を制御して出力パルス幅を一定とする。
【００３８】
次に、図１の各部の詳細回路実施例を説明する。
【００３９】
図３は、パルス幅変動発生部１として、レーザダイオード駆動回路を想定する場合の実施例回路である。図３において、トランジスタＴＲ1 ，ＴＲ2 は、共通エミッタに電流源ＩE を有する差動対駆動トランジスタ回路である。トランジスタＴＲ1 のベースにパルスデータ入力Ａが入力されると、他方のトランジスタＴＲ2 のベースに接続される基準電圧ＶREF との差に対応する信号電流がバイアス電流源ＩB のバイアス電流に重畳してレーザダイオードＬＤに流れる。これによりレーザダイオードＬＤから発光出力が生じる。
【００４０】
更に、フォトダイオード等の受光素子ＰＤは、レーザダイオードＬＤからの出力光の一部を受光し、これに比例する電流に変換する。変換された電流は、抵抗Ｒ1 に流れ、電圧に変換される。この電圧は、バッファアンプ１０を通し更に、スライサアンプ１２により波形整形された電圧▲２▼として、先に説明の通り図１の位相比較回路２に入力される。
【００４１】
更に、図３において、バッファアンプ１０の出力は、 抵抗Ｒ2 とコンデンサＣにより構成される積分回路により平均化されて比較増幅器１１に入力される。比較増幅器１１の他の入力端には、比較基準電圧がＶREF が入力されている。比較増幅器１１の出力は、その出力によりに電流源ＩE 、 ＩB を制御するように接続される。
【００４２】
従って、 受光素子ＰＤ、比較増幅器１１及び電流源ＩE 、 ＩB の経路は、レーザダイオードＬＤに対する自動パワー制御回路（ＡＰＣ）を構成する。
【００４３】
かかる図３の回路において、レーザダイオードＬＤから発光される光パルスは、先に従来例に関連して説明したように温度によってそのパルス幅が変動する。
【００４４】
このパルス幅が変動に、本発明はパルス幅可変部４により、データ入力のパルス幅をパルス幅変動出力部１から出力されるパルス幅の変動方向と反対にパルス幅変動出力部１の入力側で制御することによりパルス幅の変動を抑制するものである。
【００４５】
図４は、図１における位相比較部２の実施例構成図であり、図５は、対応する部位の波形図である。位相比較部２は、一対のアンドゲート回路２１、２２とそれらの一入力側に接続されたインバータ２３、２４を有する。
【００４６】
アンドゲート回路２１の一の入力端には、データ入力が基準信号▲１▼として入力され、また他の入力端には、パルス幅変動発生部１の出力▲２▼がインバータ２３を通してパルス幅変動信号として入力される▲６▼。
【００４７】
したがって、アンドゲート回路２１からは、それらのアンド論理出力▲３▼が得られる。同様にしてアンドゲート回路２２からは、基準信号▲１▼の反転信号▲５▼とパルス幅変動発生部１の出力▲２▼のアンド論理出力▲４▼が得られる。
【００４８】
アンド論理出力▲３▼とアンド論理出力▲４▼は、それぞれ図１において説明したようにパルス幅を拡大する場合はアンド論理出力▲３▼が有効とされ、パルス幅を縮小する場合は拡大する場合はアンド論理出力▲４▼が有効とされる。
【００４９】
次に図６は、図１におけるパルス幅可変電圧発生部３の構成例である。図６において、電流源３１、３４を有し、それらの間にスイッチ回路３２、３３が接続されている。更にスイッチ回路３２、３３の共通接続点に充電コンデンサ３６が接続され、充電コンデンサ３６の充電電圧は、バッファ増幅器３６を通して出力される。
【００５０】
スイッチ回路３２、３３のそれぞれは、先の位相比較部２からのアンド論理出力▲３▼、▲４▼により閉接される。即ち、パルス幅変動発生部１からの出力のパルス幅が小さい時、これを拡大することが必要であり、パルス幅拡大パルスとしてアンド論理出力▲３▼が出力されスイッチ回路３２を閉接する。これにより充電コンデンサ３６には＋方向の電圧が充電される。
【００５１】
反対に、パルス幅変動発生部１からの出力のパルス幅が大きい時、これを縮小することが必要であり、パルス幅縮小パルスとしてアンド論理出力▲４▼が出力されスイッチ回路３３を閉接する。この時、電流源３４により充電コンデンサ３６には−方向の電圧が充電される。したがって、充電コンデンサ３６の充電電圧は、アンド論理出力▲３▼、▲４▼に対応して、図７の▲７▼のような変化する。
【００５２】
この充電電圧がバッファ増幅器３６を通して出力され、パルス幅可変部制御電圧▲５▼として、図１のパルス幅可変部４に入力される。パルス幅可変部４の１例が図８に示される。
【００５３】
パルス幅可変部４は、図８Ａに示されるように、比較増幅器とその１の入力端にデータ入力▲１▼がＲＣ積分回路を通して入力される。また比較増幅器の他の入力端にはインバータを介してパルス幅可変部制御電圧▲５▼が入力される。
【００５４】
比較増幅器は、従ってデータ入力▲１▼が、インバータを介して入力されるパルス幅可変部制御電圧▲５▼より大きくなる時、整形されたパルスを出力する。
【００５５】
即ち、図８Ｂに示すように、パルス幅可変部４においてパルス幅を縮小制御する時はインバータを介して入力されるパルス幅可変部制御電圧▲５▼のレベルが大きくなるので、比較増幅器の出力▲７▼のパルス幅は小さくなる。このようにパルス幅可変部制御電圧▲５▼がパルス幅を縮小制御する時にデータ入力▲１▼のパルス幅を縮小してパルス幅変動発生部１に入力するように制御される。
【００５６】
反対に、パルス幅を拡大制御する時は図８Ｂに示すように、インバータを介して入力されるパルス幅可変部制御電圧▲５▼のレベルが小さくなるので、比較増幅器の出力▲７▼のパルス幅は大きくなる。
【００５７】
図９は、図１の実施の形態の変形例である。図１において、図示省略されているがデータ入力▲１▼は、フリップフロップによりタイミング調整されて入力される。従ってフリップフロップへのデータを入力するためのタイミングクロックは、データ入力▲１▼のタイミングと等価である。
【００５８】
図９は、かかる点から位相比較部２において、図１０のタイムチャートのＡ，Ｂに示されるようにパルス幅変動発生部１からのパルス幅出力▲２▼の位相とフリップフロップ５に供給されるタイミングクロック▲１▼の位相とを比較するように構成される。
【００５９】
図１０のタイムチャートのＣ，Ｄ，Ｅは、図２のタイムチャートのＣ，Ｄ，Ｅと同様であり、パルス幅可変電圧発生部３の入力と出力である。
【００６０】
図１１は、図４の位相比較部２の別の構成例であり、図９においてタイミングクロック▲１▼の位相を比較対象とする場合に対応する構成例である。図４の構成と対比するとアンドゲート２１、２２の代わりにＤ−フリップフロップ２５、２６が使用され、更に１つのインバータ２３が使用される。
【００６１】
図１２は、図１１の動作タイムチャートであり、図４、図５に関連して説明したと同様に、Ｄ−フリップフロップ２５、２６からパルス幅縮小制御パルス▲４▼と、パルス幅拡大制御パルス▲３▼が出力される。
【００６２】
図１３は、図１の更に別の実施の形態であり、パルス幅変動発生部１が電流を出力とする場合の構成に対応する実施の形態である。図１の実施の形態と比較すると、パルス幅変動発生部１の電流出力を電圧に変換する電流電圧変換回路６及び変換された電圧を整形するスライサ７を有する。他の構成は、図１と同様であり、図１４の動作タイムチャートは、図２のパルス幅縮小制御時の動作タイムチャートと同様である。
【００６３】
パルス幅変動発生部１が電流を出力とする場合の一構成として、図３のレーザダイオード駆動回路を想定すると、図３においてバッファ増幅器１０の入力側から出力を得るようにすることにより電流が出力される。従って、図１３において、電流電圧変換回路６は、図３の可変抵抗Ｒ1 と等価な回路で構成される。
【００６４】
図１５は、図１４の実施の形態において位相比較部２に入力されるデータ入力を図９の実施の形態において説明したように、フリップフロップ６に供給されるクロックのタイミングに置き換えた例である。従って、かかる場合の動作タイムチャートは図１０に示される場合と同様である。
【００６５】
図１６は、図１３の実施の形態を更に回路のバランス性を考慮して、データ入力側に対しても電流電圧変換回路１６及び変換された電圧を整形するスライサ１７を備えるようにした実施の形態である。したがって、データ入力を電圧／電流変換する回路１５を備えている。
【００６６】
更にかかる実施の形態回路の動作タイムチャートは、図１３の実施の形態に対応する図１４の動作タイムチャートと同様である。
【００６７】
図１７は、更に図１６の実施の形態に対する変形例である。図１６において、モニタ系即ち、電流電圧変換回路６及び変換された電圧を整形するスライサ７の系と、基準系即ち、データ入力に対した用意される電流電圧交換回路１６及び変換された電圧を整形するスライサ１７との間でのパルス幅変動が生じる場合が想定される。図１７は、これを解消する実施の形態である。
【００６８】
図１７において、図１６の電流電圧変換回路１６に代えて、データ入力を電圧電流変換する回路１５の出力を電圧に変換する基準用電流電圧変換回路として基準用電流電圧変換抵抗１８を有し、更に図１６の電流電圧変換回路６に代えて、パルス幅変動発生部１からの電流出力を電圧に変換するモニタ用電流電圧変換回路としてモニタ用電流電圧変換抵抗１９を有する。
【００６９】
モニタ電流電圧変換用抵抗１９の出力は、更に図１のＡＰＣ（自動出力制御系）における比較増幅器１１に入力される。
【００７０】
更に制御回路８を設け、電圧電流変換回路１５の出力電流をモニタ電流電圧変換用抵抗１９の入力電流と同等の電流値に制御する。同時に基準電流電圧変換用抵抗１８とモニタ電流電圧変換用抵抗１９のトランスインピーダンスも同等の値に制御することで基準系とモニク系のパルス幅変動を抑えることが可能である。
【００７１】
基準電流電圧変換用抵抗１８とモニタ電流電圧変換用抵抗１９は、図３の可変抵抗Ｒ1 と同様の可変抵抗で構成可能であり、従って制御回路８により基準電流電圧変換用抵抗１８とモニタ電流電圧変換用抵抗１９のトランスインピーダンスを同等の値に制御する場合は、可変抵抗値を同じ値とするように制御される。
【００７２】
この時の動作波形図も又、図１４と同様であるのでその図示は省略する。
【００７３】
図１８は、図１７における制御部８の１実施例回路である。図１８において、ＦＥＴ１、ＦＥＴ２、ＦＥＴ３はそれぞれ図１７の電圧電流変換回路１５の電流源電流、基準電流電圧変換用抵抗１８の可変抵抗値、モニタ電流電圧変換用抵抗１９の可変抵抗値を制御する制御信号を出力する。
【００７４】
更に、ＦＥＴ４とＦＥＴ５の直列接続回路と、可変抵抗ＲV とＦＥＴ６の直列接続回路を有する。演算増幅器ＯＰ１は、ＦＥＴ４とＦＥＴ５の接続点電位Ｖ1 が基準電圧ＶREF1と一致するようにＦＥＴ４のゲート電圧を制御する。
【００７５】
同様に演算増幅器ＯＰ２は、可変抵抗ＲV とＦＥＴ６の接続点電位Ｖ2 が基準電圧ＶREF2と一致するようにＦＥＴ６のゲート電圧を制御する。更に可変抵抗ＲV 調整値が反映されるように、演算増幅器ＯＰ２は、ＦＥＴ５のゲート電圧を制御する。
【００７６】
従って、可変抵抗ＲV の値を変えると演算増幅器ＯＰ１の出力が対応して変化する。これによりＦＥＴ１、ＦＥＴ２のトランスコンダクタンスが変わり、それぞれ基準電流電圧変換用抵抗１８及びモニタ電流電圧変換用抵抗１９のトランスインピーダンスを共通に制御する。
【００７７】
同時に、この基準電流電圧変換用抵抗１８及びモニタ電流電圧変換用抵抗１９のインピーダンスの制御に対応して、ＦＥＴ３のトランスコンダクタンスの変化により電圧電流変換用抵抗１５のトランスインピーダンスを制御する。
【００７８】
図１９は、図１７の実施の形態を更に進めた構成である。図１７における基準電流電圧変換用抵抗１８とモニタ電流電圧変換用抵抗１９の出力を基に、データ入力電圧を電流に変換する電圧電流変換回路１５の出力電流振幅を一定レベルに自動制御するフィードバック制御回路９を備えている。
【００７９】
これにより基準系とモニタ系のパルス幅変動をより安定に押さえることが可能である。この時の動作タイムチャートも図１４と同様であるので図示は省略する。
【００８０】
図２０は、更に別の実施の形態であり、より簡易に構成した実施の形態である。図２１は、その動作タイムチャートである。データ入力を基準電流源１０に接続される電圧電流変換回路１５により電流に変換した出力電流▲３▼とパルス幅変動発生部１からの電流出力▲４▼を合成して充電コンデンサ３５に充電する様に構成される。
【００８１】
この時の充電電圧▲７▼がバッファ増幅器３６を通してパルス幅可変部４にパルス幅制御電圧▲５▼として入力される。かかる図２０の実施の形態は、図６に示すパルス幅可変電圧発生部３の構成をスイッチ３２、３３及び電流源３１、３４を省略して簡単にできる利点を有する。
。
【００８２】
【発明の効果】
以上実施の形態に従い説明したように、本発明により初期に生じるパルス幅変動や、温度・電源電圧変動等で生じるパルス幅変動に対し、個別の可変抵抗による調整を不要とし、マーク率変動に強く高速制御が可能なパルス幅制御システムの実現が可能である。
【図面の簡単な説明】
【図１】本発明のパルス幅制御システムを適用する第１の実施の形態ブロック図である。
【図２】図１の動作タイムチャートを示す図である。
【図３】図１のパルス幅変動発生ブロック図１の構成例回路図である。
【図４】図１の位相比較部２の構成例ブロック図である。
【図５】図４の位相比較部２の動作タイムチャートである。
【図６】図１のパルス幅可変電圧発生部３の構成例ブロック図である。
【図７】図６のパルス幅可変電圧発生部３の動作タイムチャートである。
【図８】図１のパルス幅可変部４の構成例及びその動作タイムチャートである。
【図９】本発明のパルス幅制御システムを適用する第２の実施の形態ブロック図である。
【図１０】図９の実施の形態の動作タイムチャートである。
【図１１】図９の実施の形態における位相比較部２の構成例ブロック図である。
【図１２】図１１の位相比較部２の動作タイムチャートである。
【図１３】本発明のパルス幅制御システムを適用する第３の実施の形態ブロック図である。
【図１４】図１３の実施の形態の動作タイムチャートである。
【図１５】本発明のパルス幅制御システムを適用する第４の実施の形態ブロック図である。
【図１６】本発明のパルス幅制御システムを適用する第５の実施の形態ブロック図である。
【図１７】本発明のパルス幅制御システムを適用する第６の実施の形態ブロック図である。
【図１８】図１７の実施の形態における制御部８の構成例である。
【図１９】本発明のパルス幅制御システムを適用する第７の実施の形態ブロック図である。
【図２０】本発明のパルス幅制御システムを適用する第８の実施の形態ブロック図である。
【図２１】図２０の実施の形態における動作タイムチャートである。
【図２２】レーザダイオードの電流特性を表す図である。
【図２３】ＩＴＵ−ＲｅｃｏｍｍｅｎｄａｔｉｏｎＧ．６６２に規定されるアイパターンマスクを示す図である。
【図２４】局と複数の加入者間を光伝送路を通してバースト信号を送受するシステムの説明図である。
【符号の説明】
１ パルス幅変動発生部
２ 位相比較部
３ パルス幅可変電圧発生部
４ パルス幅可変部
５ フリップフロップ
６、１６ 電流電圧変換回路
７、１７ スライサ
８ 制御部
９ 出力振幅自動制御部
１５ 電圧電流変換回路
１８ 基準電流電圧変換回路
１９ モニタ電流電圧変換回路
Claims (8)
- 入力データパルスに対応してパルス出力信号を出力する回路と，
前記入力データパルスと前記パルス出力信号の位相差を検知する回路と，
該検知される位相差を打ち消す方向に前記入力データパルスのパルス幅を可変する回路と，
前記入力データパルスをクロックに同期して入力する回路を有し，
前記位相差を検知する回路は，前記クロックの変化点と前記パルス出力信号との位相差を検知するように構成される
ことを特徴とする出力パルス幅制御システム。 - 請求項１において，
前記パルス出力信号を出力する回路は，
前記入力データパルスに対応して光信号を発光出力するレーザダイオードと，
該レーザダイオードの発光の一部を受光し，受光電流を出力する受光素子と，
該受光素子からの受光電流を電圧信号に変換して，前記パルス出力信号とする電流電圧変換回路を有する
ことを特徴とする出力パルス幅制御システム。 - 請求項２において，
更に，前記電流電圧変換回路からの電圧信号をディジタル信号に変換する第１のスライサを有することを特徴とする出力パルス幅制御システム。 - 請求項１において，
前記パルス出力信号を出力する回路は，
前記入力データパルスに対応して光信号を発光出力するレーザダイオードと，
該レーザダイオードの発光の一部を受光し，受光電流を出力する受光素子を有し，該受光電流を前記パルス出力信号とし，
更に，該パルス出力信号を電圧に変換するモニタ用電流電圧変換回路と，
該モニタ用電流電圧変換回路の出力をディジタル信号に変換する第１のスライサを有することを特徴とする出力パルス幅制御システム。 - 請求項１において，
更に，前記入力データパルスを電流変換する電圧電流変換回路と，
該電圧電流変換回路の出力電流を電圧に変換する基準用電流電圧変換回路と，
該基準用電流電圧変換回路の出力をディジタル信号に変換する第２のスライサを有し，
前記位相差を検知する回路は，前記第１のスライサの出力と該第２のスライサの出力の位相を比較することを特徴とする出力パルス幅制御システム。 - 請求項５において，
更に，前記電圧電流変換回路の出力電流を前記モニタ用電流電圧変換回路の入力電流に等しい電流値に制御し，且つ前記基準用電流電圧変換回路と該モニタ用電流電圧変換回路のトランスインピーダンスを等しく制御する制御部を有することを特徴とする出力パルス幅制御システム。 - 請求項１乃至６のいずれかにおいて，
前記検知される位相差を打ち消す方向に前記入力データパルスのパルス幅を可変する回路は，前記位相差を検知する回路により検知される位相差に応じて正方向または負方向に充電を行う充電回路を有することを特徴とする出力パルス幅制御システム。 - 請求項５において，
前記基準用電流電圧変換回路と，前記モニタ用電流電圧変換回路の出力振幅が
等しくなるように前記電圧電流変換回路を制御する，電圧電流変換回路自動制御部を有することを特徴とする出力パルス幅制御システム。
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| US5278874A (en) * | 1992-09-02 | 1994-01-11 | Motorola, Inc. | Phase lock loop frequency correction circuit |
| JPH0879074A (ja) * | 1994-09-05 | 1996-03-22 | Mitsubishi Electric Corp | フェーズ・ロックド・ループ回路 |
| JP3415304B2 (ja) * | 1994-11-11 | 2003-06-09 | 株式会社日立製作所 | クロック発生回路とプロセッサ |
| JPH08213901A (ja) * | 1995-02-02 | 1996-08-20 | Fujitsu Ltd | 位相同期回路及びこれを構成するための回路装置並びに位相同期回路を用いた電子装置 |
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