JP3592998B2 - 周波数逓倍回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、周波数逓倍回路に関するもので、特に、テレビジョン用の３次元ＹＣ分離回路などで使用され得るデジタル周波数逓倍回路に関するものである。
【０００２】
【従来の技術】
従来、入力信号を周波数逓倍する方法としては、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を使用した方法がよく知られている。
【０００３】
図４は、ＰＬＬ回路を使用した一般的な周波数逓倍回路の構成例を示すものである。
【０００４】
この周波数逓倍回路は、たとえば、電圧制御発振器（ＶＣＯ）１０１、分周回路１０２、位相比較器１０３およびフィルタ１０４を備えて構成されている。この周波数逓倍回路では、入力信号と分周回路１０２の出力の位相差が一定になるような帰還制御が行われる。そして、最終的には、ＶＣＯ１０１より入力信号の逓倍の周波数に相当する出力信号（逓倍出力）が発生されるようになっている。
【０００５】
すなわち、ＶＣＯ１０１は、入力信号の逓倍の周波数をセンター周波数として発振するもので、その発振周波数がフィルタ１０４からの制御電圧によって可変とされるようになっている。
【０００６】
分周回路１０２は、上記ＶＣＯ１０１の出力を入力信号と同じ周波数に分周するためのもので、その分周した信号を位相比較器１０３に出力するようになっている。
【０００７】
位相比較器１０３は、入力信号と上記分周回路１０２からの信号との位相差を検出し、その位相差に応じた誤差信号をフィルタ１０４に出力するようになっている。
【０００８】
フィルタ１０４は、上記位相比較器１０３からの誤差信号を平滑化するためのＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）で、上記ＶＣＯ１０１にフィードバックされる制御電圧を生成するようになっている。
【０００９】
しかしながら、このようなＰＬＬ回路を使用した周波数逓倍回路は、ＶＣＯ１０１がアナログ回路により構成されるものであるため、１チップ化してデジタル集積回路（以下、デジタルＩＣ）に内蔵しようとする場合に、チップ面積を増大させるという問題があった。
【００１０】
特に、専用の電源端子やＬＰＦを接続するための端子を追加する必要から、端子数の増加をともなうとともに、デジタルＩＣの出荷試験の際にアナログ回路のための専用テストを行わなければならないなど、製品コストを高騰させる要因にもなっていた。
【００１１】
【発明が解決しようとする課題】
上記したように、従来においては、ＰＬＬ回路を使用することにより入力信号を周波数逓倍することができるものの、アナログ方式のＰＬＬ回路を採用する周波数逓倍回路の場合、これを内蔵するデジタルＩＣのチップ面積を増大させるなどの問題があった。
【００１２】
そこで、この発明は、アナログ方式のＰＬＬ回路を採用することなく、入力信号の周波数の２ｎ 倍の逓倍出力を発生でき、チップ面積の増大や製品コストの高騰を軽減することが可能な周波数逓倍回路を提供することを目的としている。
【００１３】
【課題を解決するための手段】
本願発明の一態様によれば、入力信号を基準クロックに同期させるためのフリップフロップ回路、前記入力信号の周期をカウントする第１のカウンタ回路、および、この第１のカウンタ回路のカウント値をラッチするラッチ回路を有し、前記基準クロックをもとに、前記入力信号の周期を計測する計測回路部と、前記基準クロックを分周する分周回路と、この分周回路の分周比を、前記計測回路部の計測結果と所望の逓倍比とにもとづいて制御する制御回路とを具備したことを特徴とする周波数逓倍回路が提供される。
また、本願発明の一態様によれば、入力信号の周期をカウントする第１のカウンタ回路のカウント値をラッチするラッチ回路を有し、基準クロックをもとに、前記入力信号の周期を計測する計測回路部と、前記基準クロックを分周する分周回路と、この分周回路の分周比を、前記計測回路部の計測結果と所望の逓倍比とにもとづいて制御する、前記分周回路からの逓倍出力をクロックとしてカウント動作する第２のカウンタ回路と、この第２のカウンタ回路のカウント値と前記ラッチ回路のラッチデータの下位ｎビットとを比較する比較器と、この比較器の比較結果にもとづいて、前記分周回路の分周比を選択するセレクタとを有してなる制御回路とを具備したことを特徴とする周波数逓倍回路が提供される。
【００１４】
さらに、本願発明の一態様によれば、（ｍ＋ｎ）ビットの第１のカウンタ回路とラッチ回路とを備え、基準クロックを計数することによって入力信号の周期を計測する計測回路部と、前記基準クロックの分周を行うｍビットの分周回路と、この分周回路の逓倍出力をもとに、そのカウント値を出力するｎビットの第２のカウンタ回路と、このｎビットの第２のカウンタ回路より供給される前記カウント値と、前記計測回路部で計測された前記入力信号の周期データの下位ｎビットとを比較する比較器と、この比較器の比較結果にもとづいて、前記分周回路の分周比を選択するセレクタとを具備し、前記入力信号の１周期の期間内に、前記入力信号の周波数の２n 倍の逓倍出力を発生するようにしたことを特徴とする周波数逓倍回路が提供される。
【００１５】
この発明の周波数逓倍回路によれば、デジタル回路のみで構成できるようになる。これにより、デジタルＩＣにも容易に内蔵することが可能となるものである。
【００１６】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００１７】
図１は、本発明の一実施形態にかかる、デジタル周波数逓倍回路の構成を概略的に示すものである。
【００１８】
ここで、このデジタル周波数逓倍回路は、入力信号の周期データを１／２ｎ した商Ｑとその余りＲとから、Ｒの値に応じて、周波数逓倍用カウンタの分周比をＱ分周とＱ＋１分周とに切り換えることにより、入力信号の周波数の２ｎ 倍となる逓倍出力を得るものである。すなわち、２ｎ 回の分周動作のうち、Ｒの値に相当する回数をＱ＋１分周とし、それ以外（２ｎ −Ｒ）をＱ分周とすることで、入力信号の１周期内の出力パルス数が整数比（２ｎ ）となるようにするものである。
【００１９】
なお、説明を簡単化するために、ここでは、入力信号の周期データを“９１０”とし、入力信号の３２倍の周波数に相当する逓倍出力が発生されるように構成した場合を例に説明する（Ｑ×３２＋Ｒ＝９１０ → Ｑ＝２８、Ｒ＝１４）。
【００２０】
図１に示すように、このデジタル周波数逓倍回路は、たとえば、周期計測回路部１１と、大小比較器２１と、データセレクタ３１と、分周回路４１と、５ｂｉｔ（アップ）カウンタ回路５１とを有して構成されている。
【００２１】
周期計測回路部１１は、入力信号Ａを基準クロックに同期させるための同期用フリップフロップ回路（Ｆ／Ｆ）１２、１０（ｍ＋ｎ）ｂｉｔの（アップ）カウンタ回路１３、および、１０ｂｉｔのラッチ回路１４により構成され、入力信号Ａの立ち上がりエッジのタイミングで、上記Ｆ／Ｆ１２の出力信号Ｂに同期して、上記カウンタ回路１３のカウント値（０〜９０９）Ｃを上記ラッチ回路１４にラッチするとともに、同時に上記カウンタ回路１３のカウント値Ｃを“０”クリアすることによって、入力信号Ａの周期を計測するようになっている。この場合、上記ラッチ回路１４のラッチデータ（計測結果）Ｄは、入力信号Ａの周期データ“９１０”よりも“１”だけ小さい“９０９”となる。
【００２２】
大小比較器２１は、上記ラッチ回路１４でラッチされたラッチデータＤの下位５ビットデータ（Ｒ）Ｄｂと上記５ｂｉｔカウンタ回路５１のカウント値Ｅとを比較し、その大小関係を算出するものである。
【００２３】
データセレクタ３１は、上記大小比較器２１の比較結果（大小関係）Ｆにもとづいて、上記ラッチデータＤの上位５ビットデータ（Ｑ）Ｄａ、もしくは、この上位５ビットデータＤａから“１”を減算したデータ（Ｑ−１）Ｄａ’のいずれか一方を、出力データＧとして上記分周回路４１に出力するようになっている。すなわち、上記大小比較器２１での比較の結果、上記５ｂｉｔカウンタ回路５１のカウント値Ｅよりも上記ラッチデータＤの下位５ビットデータＤｂの方が「大」の場合、上記分周回路４１に対して、上記ラッチデータＤの上位５ビットデータ（２８）Ｄａを出力し、それ以外は、上記ラッチデータＤの上位５ビットデータＤａから“１”が減算されたデータ（２７）Ｄａ’を出力するように構成されている。
【００２４】
分周回路４１は、上記データセレクタ３１より出力される出力データＧに応じて基準クロックの分周を行うもので、一致検出回路４２および周波数逓倍用カウンタとしての５ｂｉｔ（アップ）カウンタ回路４３を備えてなる構成とされている。そして、この分周回路４１からは、上記一致検出回路４２の出力にしたがって、上記カウンタ回路４３のカウント値の最上位ビットＨが、入力信号Ａの３２倍の周波数に相当する出力信号（逓倍出力）として取り出されるようになっている。
【００２５】
なお、この分周回路４１は、上記データセレクタ３１からの出力データＧよりも“１”だけ大きい回数の分周動作を行うように構成されており、そのため、上記したように、上記５ｂｉｔカウンタ回路５１のカウント値Ｅよりも上記ラッチデータＤの下位５ビットデータ（Ｒ）Ｄｂの方が「大」の場合を除いて、あらかじめ上記ラッチデータＤの上位５ビットデータＤａよりも“１”だけ小さい値（Ｄａ’）が、上記データセレクタ３１より出力データＧとして出力されるようになっている。
【００２６】
５ｂｉｔカウンタ回路５１は、上記カウンタ回路４３からの逓倍出力（最上位ビットＨ）をクロックとしてカウント動作し、そのカウント値Ｅを上記大小比較器２１に出力するものである。このカウンタ回路５１は、上記１０ｂｉｔカウンタ回路１３の場合と同様に、入力信号Ａの立ち上がりエッジのタイミングでカウント値Ｅが“０”クリアされるようになっている。
【００２７】
図２は、上記した構成の動作を示すタイミングチャートである。
【００２８】
同図（ａ）は入力信号Ａであり、説明の都合上、その周期データが“９１０”とされている。
【００２９】
同図（ｂ）はＦ／Ｆ１２の出力信号Ｂであり、１０ｂｉｔカウンタ回路１３および５ｂｉｔカウンタ回路５１のリセットパルス、並びに、ラッチ回路１４のラッチパルスである。
【００３０】
同図（ｃ）は、１０ｂｉｔカウンタ回路１３のカウント値Ｃを示す信号（０〜９０９）である。
【００３１】
同図（ｄ）は、ラッチ回路１４のラッチデータ（９０９）Ｄである。
【００３２】
同図（ｅ）は、上記ラッチデータＤの上位５ビットデータ（Ｑ）Ｄａである。
【００３３】
同図（ｆ）は、上記ラッチデータＤの下位５ビットデータ（Ｒ）Ｄｂである。
この場合、ラッチデータＤが“９０９”となるため、上記下位５ビットデータＤｂは、入力信号Ａの周期データを１／２ｎ した際の余りＲ（１４）よりも“１”だけ小さい“１３”となる。
【００３４】
同図（ｇ）は、５ｂｉｔカウンタ回路５１のカウント値Ｅを示す信号（０〜３１）である。
【００３５】
同図（ｈ）は大小比較器２１の比較結果Ｆを示す信号であり、上記５ｂｉｔカウンタ回路５１のカウント値Ｅが“０〜１３”の場合に上記ラッチデータＤの下位５ビットデータＤｂの方が「大」となり、それ以外（“１４〜３１”）の場合に「小」となる。
【００３６】
同図（ｉ）はデータセレクタ３１の出力データＧを示す信号であり、上記比較結果Ｆが「大」の場合には上記ラッチデータＤの上位５ビットデータ（Ｑ＝２８）Ｄａとなり、上記比較結果Ｆが「小」の場合には上記データ（Ｑ−１＝２７）Ｄａ’となる。
【００３７】
同図（ｊ）は５ｂｉｔカウンタ回路４３のカウント値の最上位ビットＨを示す信号（逓倍出力）であり、その周期は、上記データセレクタ３１の出力データＧが“２８”のときには２９クロック（ＣＰ）分の分周となり、上記出力データＧが“２７”のときには２８クロック分の分周となる。
【００３８】
すなわち、入力信号Ａの１周期期間内に２９分周が１４回行われ、残りの期間内に２８分周が行われる。したがって、Ｑ×３２＋Ｒ＝９１０ → Ｑ＝２８、Ｒ＝１４だとすると、入力信号Ａの１周期期間内において、２８×（３２−１４）＋２９×１４＝９１０クロック分のカウント動作が行われることになり、入力信号Ａの３２倍の周波数に相当する逓倍出力が得られる。
【００３９】
上記したように、周波数逓倍回路をデジタル回路のみで構成できるようにしている。
【００４０】
すなわち、基準クロックをもとに入力信号の周期を計測するとともに、この計測結果と所望の逓倍比とにもとづいて、上記基準クロックを分周する分周回路の分周比を制御するようにしている。これにより、アナログ方式のＰＬＬ回路を使用することなしに、入力信号の周波数の２ｎ 倍の逓倍出力を発生させることが可能となる。したがって、周波数逓倍回路をデジタル回路のみで構成できるようになる結果、デジタルＩＣにも容易に内蔵することが可能となり、チップ面積の増大や製品コストの高騰を軽減できるようになるものである。
【００４１】
なお、上記した本発明の一実施形態においては、入力信号の１周期期間内に行われる分周動作を２分割し、その前半と後半とで、２９分周と２８分周とを完全に分けて行うようにした場合について説明したが、これに限らず、たとえば２９分周と２８分周とをランダムに行うようにすることも可能である。
【００４２】
図３は、上記した構成において、５ｂｉｔカウンタ回路５１のデータの並びを逆接続した場合の、大小比較器２１の比較結果を示すものである。
【００４３】
このような構成とした場合、入力信号の１周期期間内における大小比較器２１の比較結果（大小関係）を、その総数を変えることなく、ランダムに出力させることが可能となる。したがって、入力信号の１周期期間内において、２８分周と２９分周の各分周動作をランダムに実行できるようになる。
【００４４】
特に、制御対象の周波数が逓倍出力の周波数成分に依存するような場合においては、入力信号の１周期期間内に行われる各分周動作をランダムに実行できるようにすることによって、より良好な制御が可能となる。すなわち、周波数発電機などから得た検出信号の周期を計測して制御対象の周波数を制御するような場合、周波数制御のサンプリング周波数（被計測信号の周波数）を高くすることにより、制御性を改善できる。その際、入力信号の１周期期間内に行われる各分周動作をランダムに実行できるようにした場合の方が、周波数検出誤差の低域周波数成分が少なくなり、周波数制御の性能が良好になる（一般に、高域周波数成分は制御ループ中のＬＰＦの特性により抑制されるため、低域周波数成分に比べ除去される比率が高い）。
【００４５】
その他、本願発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００４６】
【発明の効果】
以上、詳述したようにこの発明によれば、アナログ方式のＰＬＬ回路を採用することなく、入力信号の周波数の２ｎ 倍の逓倍出力を発生でき、チップ面積の増大や製品コストの高騰を軽減することが可能な周波数逓倍回路を提供できる。
【図面の簡単な説明】
【図１】この発明の一実施形態にかかる、デジタル周波数逓倍回路の構成例を示す概略ブロック図。
【図２】同じく、上記したデジタル周波数逓倍回路の動作を説明するために示すタイミングチャート。
【図３】この発明の他の実施形態にかかり、大小比較器の比較結果をランダムに出力できるようにした場合を例に示す概略図。
【図４】従来技術とその問題点を説明するために、ＰＬＬ回路を使用した一般的な周波数逓倍回路の構成例を示す概略ブロック図。
【符号の説明】
１１…周期計測回路部
１２…同期用フリップフロップ回路
１３…１０ｂｉｔアップカウンタ回路
１４…１０ｂｉｔラッチ回路
２１…大小比較器
３１…データセレクタ
４１…分周回路
４２…一致検出回路
４３，５１…５ｂｉｔアップカウンタ回路
【発明の属する技術分野】
この発明は、周波数逓倍回路に関するもので、特に、テレビジョン用の３次元ＹＣ分離回路などで使用され得るデジタル周波数逓倍回路に関するものである。
【０００２】
【従来の技術】
従来、入力信号を周波数逓倍する方法としては、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を使用した方法がよく知られている。
【０００３】
図４は、ＰＬＬ回路を使用した一般的な周波数逓倍回路の構成例を示すものである。
【０００４】
この周波数逓倍回路は、たとえば、電圧制御発振器（ＶＣＯ）１０１、分周回路１０２、位相比較器１０３およびフィルタ１０４を備えて構成されている。この周波数逓倍回路では、入力信号と分周回路１０２の出力の位相差が一定になるような帰還制御が行われる。そして、最終的には、ＶＣＯ１０１より入力信号の逓倍の周波数に相当する出力信号（逓倍出力）が発生されるようになっている。
【０００５】
すなわち、ＶＣＯ１０１は、入力信号の逓倍の周波数をセンター周波数として発振するもので、その発振周波数がフィルタ１０４からの制御電圧によって可変とされるようになっている。
【０００６】
分周回路１０２は、上記ＶＣＯ１０１の出力を入力信号と同じ周波数に分周するためのもので、その分周した信号を位相比較器１０３に出力するようになっている。
【０００７】
位相比較器１０３は、入力信号と上記分周回路１０２からの信号との位相差を検出し、その位相差に応じた誤差信号をフィルタ１０４に出力するようになっている。
【０００８】
フィルタ１０４は、上記位相比較器１０３からの誤差信号を平滑化するためのＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）で、上記ＶＣＯ１０１にフィードバックされる制御電圧を生成するようになっている。
【０００９】
しかしながら、このようなＰＬＬ回路を使用した周波数逓倍回路は、ＶＣＯ１０１がアナログ回路により構成されるものであるため、１チップ化してデジタル集積回路（以下、デジタルＩＣ）に内蔵しようとする場合に、チップ面積を増大させるという問題があった。
【００１０】
特に、専用の電源端子やＬＰＦを接続するための端子を追加する必要から、端子数の増加をともなうとともに、デジタルＩＣの出荷試験の際にアナログ回路のための専用テストを行わなければならないなど、製品コストを高騰させる要因にもなっていた。
【００１１】
【発明が解決しようとする課題】
上記したように、従来においては、ＰＬＬ回路を使用することにより入力信号を周波数逓倍することができるものの、アナログ方式のＰＬＬ回路を採用する周波数逓倍回路の場合、これを内蔵するデジタルＩＣのチップ面積を増大させるなどの問題があった。
【００１２】
そこで、この発明は、アナログ方式のＰＬＬ回路を採用することなく、入力信号の周波数の２ｎ 倍の逓倍出力を発生でき、チップ面積の増大や製品コストの高騰を軽減することが可能な周波数逓倍回路を提供することを目的としている。
【００１３】
【課題を解決するための手段】
本願発明の一態様によれば、入力信号を基準クロックに同期させるためのフリップフロップ回路、前記入力信号の周期をカウントする第１のカウンタ回路、および、この第１のカウンタ回路のカウント値をラッチするラッチ回路を有し、前記基準クロックをもとに、前記入力信号の周期を計測する計測回路部と、前記基準クロックを分周する分周回路と、この分周回路の分周比を、前記計測回路部の計測結果と所望の逓倍比とにもとづいて制御する制御回路とを具備したことを特徴とする周波数逓倍回路が提供される。
また、本願発明の一態様によれば、入力信号の周期をカウントする第１のカウンタ回路のカウント値をラッチするラッチ回路を有し、基準クロックをもとに、前記入力信号の周期を計測する計測回路部と、前記基準クロックを分周する分周回路と、この分周回路の分周比を、前記計測回路部の計測結果と所望の逓倍比とにもとづいて制御する、前記分周回路からの逓倍出力をクロックとしてカウント動作する第２のカウンタ回路と、この第２のカウンタ回路のカウント値と前記ラッチ回路のラッチデータの下位ｎビットとを比較する比較器と、この比較器の比較結果にもとづいて、前記分周回路の分周比を選択するセレクタとを有してなる制御回路とを具備したことを特徴とする周波数逓倍回路が提供される。
【００１４】
さらに、本願発明の一態様によれば、（ｍ＋ｎ）ビットの第１のカウンタ回路とラッチ回路とを備え、基準クロックを計数することによって入力信号の周期を計測する計測回路部と、前記基準クロックの分周を行うｍビットの分周回路と、この分周回路の逓倍出力をもとに、そのカウント値を出力するｎビットの第２のカウンタ回路と、このｎビットの第２のカウンタ回路より供給される前記カウント値と、前記計測回路部で計測された前記入力信号の周期データの下位ｎビットとを比較する比較器と、この比較器の比較結果にもとづいて、前記分周回路の分周比を選択するセレクタとを具備し、前記入力信号の１周期の期間内に、前記入力信号の周波数の２n 倍の逓倍出力を発生するようにしたことを特徴とする周波数逓倍回路が提供される。
【００１５】
この発明の周波数逓倍回路によれば、デジタル回路のみで構成できるようになる。これにより、デジタルＩＣにも容易に内蔵することが可能となるものである。
【００１６】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００１７】
図１は、本発明の一実施形態にかかる、デジタル周波数逓倍回路の構成を概略的に示すものである。
【００１８】
ここで、このデジタル周波数逓倍回路は、入力信号の周期データを１／２ｎ した商Ｑとその余りＲとから、Ｒの値に応じて、周波数逓倍用カウンタの分周比をＱ分周とＱ＋１分周とに切り換えることにより、入力信号の周波数の２ｎ 倍となる逓倍出力を得るものである。すなわち、２ｎ 回の分周動作のうち、Ｒの値に相当する回数をＱ＋１分周とし、それ以外（２ｎ −Ｒ）をＱ分周とすることで、入力信号の１周期内の出力パルス数が整数比（２ｎ ）となるようにするものである。
【００１９】
なお、説明を簡単化するために、ここでは、入力信号の周期データを“９１０”とし、入力信号の３２倍の周波数に相当する逓倍出力が発生されるように構成した場合を例に説明する（Ｑ×３２＋Ｒ＝９１０ → Ｑ＝２８、Ｒ＝１４）。
【００２０】
図１に示すように、このデジタル周波数逓倍回路は、たとえば、周期計測回路部１１と、大小比較器２１と、データセレクタ３１と、分周回路４１と、５ｂｉｔ（アップ）カウンタ回路５１とを有して構成されている。
【００２１】
周期計測回路部１１は、入力信号Ａを基準クロックに同期させるための同期用フリップフロップ回路（Ｆ／Ｆ）１２、１０（ｍ＋ｎ）ｂｉｔの（アップ）カウンタ回路１３、および、１０ｂｉｔのラッチ回路１４により構成され、入力信号Ａの立ち上がりエッジのタイミングで、上記Ｆ／Ｆ１２の出力信号Ｂに同期して、上記カウンタ回路１３のカウント値（０〜９０９）Ｃを上記ラッチ回路１４にラッチするとともに、同時に上記カウンタ回路１３のカウント値Ｃを“０”クリアすることによって、入力信号Ａの周期を計測するようになっている。この場合、上記ラッチ回路１４のラッチデータ（計測結果）Ｄは、入力信号Ａの周期データ“９１０”よりも“１”だけ小さい“９０９”となる。
【００２２】
大小比較器２１は、上記ラッチ回路１４でラッチされたラッチデータＤの下位５ビットデータ（Ｒ）Ｄｂと上記５ｂｉｔカウンタ回路５１のカウント値Ｅとを比較し、その大小関係を算出するものである。
【００２３】
データセレクタ３１は、上記大小比較器２１の比較結果（大小関係）Ｆにもとづいて、上記ラッチデータＤの上位５ビットデータ（Ｑ）Ｄａ、もしくは、この上位５ビットデータＤａから“１”を減算したデータ（Ｑ−１）Ｄａ’のいずれか一方を、出力データＧとして上記分周回路４１に出力するようになっている。すなわち、上記大小比較器２１での比較の結果、上記５ｂｉｔカウンタ回路５１のカウント値Ｅよりも上記ラッチデータＤの下位５ビットデータＤｂの方が「大」の場合、上記分周回路４１に対して、上記ラッチデータＤの上位５ビットデータ（２８）Ｄａを出力し、それ以外は、上記ラッチデータＤの上位５ビットデータＤａから“１”が減算されたデータ（２７）Ｄａ’を出力するように構成されている。
【００２４】
分周回路４１は、上記データセレクタ３１より出力される出力データＧに応じて基準クロックの分周を行うもので、一致検出回路４２および周波数逓倍用カウンタとしての５ｂｉｔ（アップ）カウンタ回路４３を備えてなる構成とされている。そして、この分周回路４１からは、上記一致検出回路４２の出力にしたがって、上記カウンタ回路４３のカウント値の最上位ビットＨが、入力信号Ａの３２倍の周波数に相当する出力信号（逓倍出力）として取り出されるようになっている。
【００２５】
なお、この分周回路４１は、上記データセレクタ３１からの出力データＧよりも“１”だけ大きい回数の分周動作を行うように構成されており、そのため、上記したように、上記５ｂｉｔカウンタ回路５１のカウント値Ｅよりも上記ラッチデータＤの下位５ビットデータ（Ｒ）Ｄｂの方が「大」の場合を除いて、あらかじめ上記ラッチデータＤの上位５ビットデータＤａよりも“１”だけ小さい値（Ｄａ’）が、上記データセレクタ３１より出力データＧとして出力されるようになっている。
【００２６】
５ｂｉｔカウンタ回路５１は、上記カウンタ回路４３からの逓倍出力（最上位ビットＨ）をクロックとしてカウント動作し、そのカウント値Ｅを上記大小比較器２１に出力するものである。このカウンタ回路５１は、上記１０ｂｉｔカウンタ回路１３の場合と同様に、入力信号Ａの立ち上がりエッジのタイミングでカウント値Ｅが“０”クリアされるようになっている。
【００２７】
図２は、上記した構成の動作を示すタイミングチャートである。
【００２８】
同図（ａ）は入力信号Ａであり、説明の都合上、その周期データが“９１０”とされている。
【００２９】
同図（ｂ）はＦ／Ｆ１２の出力信号Ｂであり、１０ｂｉｔカウンタ回路１３および５ｂｉｔカウンタ回路５１のリセットパルス、並びに、ラッチ回路１４のラッチパルスである。
【００３０】
同図（ｃ）は、１０ｂｉｔカウンタ回路１３のカウント値Ｃを示す信号（０〜９０９）である。
【００３１】
同図（ｄ）は、ラッチ回路１４のラッチデータ（９０９）Ｄである。
【００３２】
同図（ｅ）は、上記ラッチデータＤの上位５ビットデータ（Ｑ）Ｄａである。
【００３３】
同図（ｆ）は、上記ラッチデータＤの下位５ビットデータ（Ｒ）Ｄｂである。
この場合、ラッチデータＤが“９０９”となるため、上記下位５ビットデータＤｂは、入力信号Ａの周期データを１／２ｎ した際の余りＲ（１４）よりも“１”だけ小さい“１３”となる。
【００３４】
同図（ｇ）は、５ｂｉｔカウンタ回路５１のカウント値Ｅを示す信号（０〜３１）である。
【００３５】
同図（ｈ）は大小比較器２１の比較結果Ｆを示す信号であり、上記５ｂｉｔカウンタ回路５１のカウント値Ｅが“０〜１３”の場合に上記ラッチデータＤの下位５ビットデータＤｂの方が「大」となり、それ以外（“１４〜３１”）の場合に「小」となる。
【００３６】
同図（ｉ）はデータセレクタ３１の出力データＧを示す信号であり、上記比較結果Ｆが「大」の場合には上記ラッチデータＤの上位５ビットデータ（Ｑ＝２８）Ｄａとなり、上記比較結果Ｆが「小」の場合には上記データ（Ｑ−１＝２７）Ｄａ’となる。
【００３７】
同図（ｊ）は５ｂｉｔカウンタ回路４３のカウント値の最上位ビットＨを示す信号（逓倍出力）であり、その周期は、上記データセレクタ３１の出力データＧが“２８”のときには２９クロック（ＣＰ）分の分周となり、上記出力データＧが“２７”のときには２８クロック分の分周となる。
【００３８】
すなわち、入力信号Ａの１周期期間内に２９分周が１４回行われ、残りの期間内に２８分周が行われる。したがって、Ｑ×３２＋Ｒ＝９１０ → Ｑ＝２８、Ｒ＝１４だとすると、入力信号Ａの１周期期間内において、２８×（３２−１４）＋２９×１４＝９１０クロック分のカウント動作が行われることになり、入力信号Ａの３２倍の周波数に相当する逓倍出力が得られる。
【００３９】
上記したように、周波数逓倍回路をデジタル回路のみで構成できるようにしている。
【００４０】
すなわち、基準クロックをもとに入力信号の周期を計測するとともに、この計測結果と所望の逓倍比とにもとづいて、上記基準クロックを分周する分周回路の分周比を制御するようにしている。これにより、アナログ方式のＰＬＬ回路を使用することなしに、入力信号の周波数の２ｎ 倍の逓倍出力を発生させることが可能となる。したがって、周波数逓倍回路をデジタル回路のみで構成できるようになる結果、デジタルＩＣにも容易に内蔵することが可能となり、チップ面積の増大や製品コストの高騰を軽減できるようになるものである。
【００４１】
なお、上記した本発明の一実施形態においては、入力信号の１周期期間内に行われる分周動作を２分割し、その前半と後半とで、２９分周と２８分周とを完全に分けて行うようにした場合について説明したが、これに限らず、たとえば２９分周と２８分周とをランダムに行うようにすることも可能である。
【００４２】
図３は、上記した構成において、５ｂｉｔカウンタ回路５１のデータの並びを逆接続した場合の、大小比較器２１の比較結果を示すものである。
【００４３】
このような構成とした場合、入力信号の１周期期間内における大小比較器２１の比較結果（大小関係）を、その総数を変えることなく、ランダムに出力させることが可能となる。したがって、入力信号の１周期期間内において、２８分周と２９分周の各分周動作をランダムに実行できるようになる。
【００４４】
特に、制御対象の周波数が逓倍出力の周波数成分に依存するような場合においては、入力信号の１周期期間内に行われる各分周動作をランダムに実行できるようにすることによって、より良好な制御が可能となる。すなわち、周波数発電機などから得た検出信号の周期を計測して制御対象の周波数を制御するような場合、周波数制御のサンプリング周波数（被計測信号の周波数）を高くすることにより、制御性を改善できる。その際、入力信号の１周期期間内に行われる各分周動作をランダムに実行できるようにした場合の方が、周波数検出誤差の低域周波数成分が少なくなり、周波数制御の性能が良好になる（一般に、高域周波数成分は制御ループ中のＬＰＦの特性により抑制されるため、低域周波数成分に比べ除去される比率が高い）。
【００４５】
その他、本願発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００４６】
【発明の効果】
以上、詳述したようにこの発明によれば、アナログ方式のＰＬＬ回路を採用することなく、入力信号の周波数の２ｎ 倍の逓倍出力を発生でき、チップ面積の増大や製品コストの高騰を軽減することが可能な周波数逓倍回路を提供できる。
【図面の簡単な説明】
【図１】この発明の一実施形態にかかる、デジタル周波数逓倍回路の構成例を示す概略ブロック図。
【図２】同じく、上記したデジタル周波数逓倍回路の動作を説明するために示すタイミングチャート。
【図３】この発明の他の実施形態にかかり、大小比較器の比較結果をランダムに出力できるようにした場合を例に示す概略図。
【図４】従来技術とその問題点を説明するために、ＰＬＬ回路を使用した一般的な周波数逓倍回路の構成例を示す概略ブロック図。
【符号の説明】
１１…周期計測回路部
１２…同期用フリップフロップ回路
１３…１０ｂｉｔアップカウンタ回路
１４…１０ｂｉｔラッチ回路
２１…大小比較器
３１…データセレクタ
４１…分周回路
４２…一致検出回路
４３，５１…５ｂｉｔアップカウンタ回路
Claims (7)
- 入力信号を基準クロックに同期させるためのフリップフロップ回路、前記入力信号の周期をカウントする第１のカウンタ回路、および、この第１のカウンタ回路のカウント値をラッチするラッチ回路を有し、前記基準クロックをもとに、前記入力信号の周期を計測する計測回路部と、
前記基準クロックを分周する分周回路と、
この分周回路の分周比を、前記計測回路部の計測結果と所望の逓倍比とにもとづいて制御する制御回路と
を具備したことを特徴とする周波数逓倍回路。 - 入力信号の周期をカウントする第１のカウンタ回路のカウント値をラッチするラッチ回路を有し、基準クロックをもとに、前記入力信号の周期を計測する計測回路部と、
前記基準クロックを分周する分周回路と、
この分周回路の分周比を、前記計測回路部の計測結果と所望の逓倍比とにもとづいて制御する、前記分周回路からの逓倍出力をクロックとしてカウント動作する第２のカウンタ回路と、この第２のカウンタ回路のカウント値と前記ラッチ回路のラッチデータの下位ｎビットとを比較する比較器と、この比較器の比較結果にもとづいて、前記分周回路の分周比を選択するセレクタとを有してなる制御回路と
を具備したことを特徴とする周波数逓倍回路。 - （ｍ＋ｎ）ビットの第１のカウンタ回路とラッチ回路とを備え、基準クロックを計数することによって入力信号の周期を計測する計測回路部と、
前記基準クロックの分周を行うｍビットの分周回路と、
この分周回路の逓倍出力をもとに、そのカウント値を出力するｎビットの第２のカウンタ回路と、
このｎビットの第２のカウンタ回路より供給される前記カウント値と、前記計測回路部で計測された前記入力信号の周期データの下位ｎビットとを比較する比較器と、
この比較器の比較結果にもとづいて、前記分周回路の分周比を選択するセレクタと
を具備し、
前記入力信号の１周期の期間内に、前記入力信号の周波数の２n 倍の逓倍出力を発生するようにしたことを特徴とする周波数逓倍回路。 - 前記計測回路部は、さらに、入力信号を基準クロックに同期させるためのフリップフロップ回路を有して構成されることを特徴とする請求項２または３に記載の周波数逓倍回路。
- 前記セレクタは、前記入力信号の周期データを１／２n した商Ｑとその余りＲとから、Ｒの値に応じて、Ｑ分周とＱ＋１分周のいずれかを前記分周比として選択するものであることを特徴とする請求項２または３に記載の周波数逓倍回路。
- 前記セレクタは、２n 回の分周動作のうち、Ｒの値に相当する回数はＱ＋１分周を選択し、それ以外（２n −Ｒ）はＱ分周を選択することを特徴とする請求項５に記載の周波数逓倍回路。
- 前記第２のカウンタ回路は、そのデータの並びを逆接続することによって、前記データの下位ｎビットとの比較のためのカウント値とすることを特徴とする請求項２または３に記載の周波数逓倍回路。
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