JP2001332962A - 周波数逓倍回路 - Google Patents
周波数逓倍回路Info
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Abstract
(57)【要約】
【課題】本発明は、周波数逓倍回路において、デジタル
回路のみで入力信号の２ n 倍の周波数に相当する逓倍出
力を発生できるようにすることを最も主要な特徴とす
る。 【解決手段】たとえば、基準クロックをもとに、入力信
号Ａの周期を周期計測回路部１１のカウンタ回路１３で
カウントし、そのカウント値Ｃをラッチ回路１４でラッ
チする。また、そのラッチデータＤの下位５ビットデー
タＤｂと、カウンタ回路４３からの逓倍出力をクロック
としてカウント動作するカウンタ回路５１のカウント値
Ｅとを、大小比較器２１により比較する。そして、その
比較結果に応じてデータセレクタ３１を制御し、基準ク
ロックを分周する分周回路４１内の上記カウンタ回路４
３の分周比を切り換える構成となっている。
回路のみで入力信号の２ n 倍の周波数に相当する逓倍出
力を発生できるようにすることを最も主要な特徴とす
る。 【解決手段】たとえば、基準クロックをもとに、入力信
号Ａの周期を周期計測回路部１１のカウンタ回路１３で
カウントし、そのカウント値Ｃをラッチ回路１４でラッ
チする。また、そのラッチデータＤの下位５ビットデー
タＤｂと、カウンタ回路４３からの逓倍出力をクロック
としてカウント動作するカウンタ回路５１のカウント値
Ｅとを、大小比較器２１により比較する。そして、その
比較結果に応じてデータセレクタ３１を制御し、基準ク
ロックを分周する分周回路４１内の上記カウンタ回路４
３の分周比を切り換える構成となっている。
Description
【０００１】
【発明の属する技術分野】この発明は、周波数逓倍回路
に関するもので、特に、テレビジョン用の３次元ＹＣ分
離回路などで使用され得るデジタル周波数逓倍回路に関
するものである。
に関するもので、特に、テレビジョン用の３次元ＹＣ分
離回路などで使用され得るデジタル周波数逓倍回路に関
するものである。
【０００２】
【従来の技術】従来、入力信号を周波数逓倍する方法と
しては、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）
回路を使用した方法がよく知られている。
しては、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）
回路を使用した方法がよく知られている。
【０００３】図４は、ＰＬＬ回路を使用した一般的な周
波数逓倍回路の構成例を示すものである。
波数逓倍回路の構成例を示すものである。
【０００４】この周波数逓倍回路は、たとえば、電圧制
御発振器（ＶＣＯ）１０１、分周回路１０２、位相比較
器１０３およびフィルタ１０４を備えて構成されてい
る。この周波数逓倍回路では、入力信号と分周回路１０
２の出力の位相差が一定になるような帰還制御が行われ
る。そして、最終的には、ＶＣＯ１０１より入力信号の
逓倍の周波数に相当する出力信号（逓倍出力）が発生さ
れるようになっている。
御発振器（ＶＣＯ）１０１、分周回路１０２、位相比較
器１０３およびフィルタ１０４を備えて構成されてい
る。この周波数逓倍回路では、入力信号と分周回路１０
２の出力の位相差が一定になるような帰還制御が行われ
る。そして、最終的には、ＶＣＯ１０１より入力信号の
逓倍の周波数に相当する出力信号（逓倍出力）が発生さ
れるようになっている。
【０００５】すなわち、ＶＣＯ１０１は、入力信号の逓
倍の周波数をセンター周波数として発振するもので、そ
の発振周波数がフィルタ１０４からの制御電圧によって
可変とされるようになっている。
倍の周波数をセンター周波数として発振するもので、そ
の発振周波数がフィルタ１０４からの制御電圧によって
可変とされるようになっている。
【０００６】分周回路１０２は、上記ＶＣＯ１０１の出
力を入力信号と同じ周波数に分周するためのもので、そ
の分周した信号を位相比較器１０３に出力するようにな
っている。
力を入力信号と同じ周波数に分周するためのもので、そ
の分周した信号を位相比較器１０３に出力するようにな
っている。
【０００７】位相比較器１０３は、入力信号と上記分周
回路１０２からの信号との位相差を検出し、その位相差
に応じた誤差信号をフィルタ１０４に出力するようにな
っている。
回路１０２からの信号との位相差を検出し、その位相差
に応じた誤差信号をフィルタ１０４に出力するようにな
っている。
【０００８】フィルタ１０４は、上記位相比較器１０３
からの誤差信号を平滑化するためのＬＰＦ（Ｌｏｗ Ｐ
ａｓｓ Ｆｉｌｔｅｒ）で、上記ＶＣＯ１０１にフィー
ドバックされる制御電圧を生成するようになっている。
からの誤差信号を平滑化するためのＬＰＦ（Ｌｏｗ Ｐ
ａｓｓ Ｆｉｌｔｅｒ）で、上記ＶＣＯ１０１にフィー
ドバックされる制御電圧を生成するようになっている。
【０００９】しかしながら、このようなＰＬＬ回路を使
用した周波数逓倍回路は、ＶＣＯ１０１がアナログ回路
により構成されるものであるため、１チップ化してデジ
タル集積回路（以下、デジタルＩＣ）に内蔵しようとす
る場合に、チップ面積を増大させるという問題があっ
た。
用した周波数逓倍回路は、ＶＣＯ１０１がアナログ回路
により構成されるものであるため、１チップ化してデジ
タル集積回路（以下、デジタルＩＣ）に内蔵しようとす
る場合に、チップ面積を増大させるという問題があっ
た。
【００１０】特に、専用の電源端子やＬＰＦを接続する
ための端子を追加する必要から、端子数の増加をともな
うとともに、デジタルＩＣの出荷試験の際にアナログ回
路のための専用テストを行わなければならないなど、製
品コストを高騰させる要因にもなっていた。
ための端子を追加する必要から、端子数の増加をともな
うとともに、デジタルＩＣの出荷試験の際にアナログ回
路のための専用テストを行わなければならないなど、製
品コストを高騰させる要因にもなっていた。
【００１１】
【発明が解決しようとする課題】上記したように、従来
においては、ＰＬＬ回路を使用することにより入力信号
を周波数逓倍することができるものの、アナログ方式の
ＰＬＬ回路を採用する周波数逓倍回路の場合、これを内
蔵するデジタルＩＣのチップ面積を増大させるなどの問
題があった。
においては、ＰＬＬ回路を使用することにより入力信号
を周波数逓倍することができるものの、アナログ方式の
ＰＬＬ回路を採用する周波数逓倍回路の場合、これを内
蔵するデジタルＩＣのチップ面積を増大させるなどの問
題があった。
【００１２】そこで、この発明は、アナログ方式のＰＬ
Ｌ回路を採用することなく、入力信号の周波数の２n 倍
の逓倍出力を発生でき、チップ面積の増大や製品コスト
の高騰を軽減することが可能な周波数逓倍回路を提供す
ることを目的としている。
Ｌ回路を採用することなく、入力信号の周波数の２n 倍
の逓倍出力を発生でき、チップ面積の増大や製品コスト
の高騰を軽減することが可能な周波数逓倍回路を提供す
ることを目的としている。
【００１３】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の周波数逓倍回路にあっては、基準クロ
ックをもとに、入力信号の周期を計測する計測回路部
と、前記基準クロックを分周する分周回路と、この分周
回路の分周比を、前記計測回路部の計測結果と所望の逓
倍比とにもとづいて制御する制御回路とから構成されて
いる。
めに、この発明の周波数逓倍回路にあっては、基準クロ
ックをもとに、入力信号の周期を計測する計測回路部
と、前記基準クロックを分周する分周回路と、この分周
回路の分周比を、前記計測回路部の計測結果と所望の逓
倍比とにもとづいて制御する制御回路とから構成されて
いる。
【００１４】また、この発明の周波数逓倍回路にあって
は、（ｍ＋ｎ）ビットのカウンタ回路とラッチ回路とを
備え、基準クロックを計数することによって入力信号の
周期を計測する計測回路部と、前記基準クロックの分周
を行うｍビットの分周回路と、この分周回路の逓倍出力
をもとに、その計数データを算出するｎビットのカウン
タ回路と、このｎビットのカウンタ回路より供給される
前記計数データと、前記計測回路部で計測された前記入
力信号の周期データの下位ｎビットとを比較する比較器
と、この比較器の比較結果にもとづいて、前記分周回路
の分周比を選択するデータセレクタとを具備し、前記入
力信号の１周期の期間内に、前記入力信号の周波数の２
n 倍の逓倍出力を発生するように構成されている。
は、（ｍ＋ｎ）ビットのカウンタ回路とラッチ回路とを
備え、基準クロックを計数することによって入力信号の
周期を計測する計測回路部と、前記基準クロックの分周
を行うｍビットの分周回路と、この分周回路の逓倍出力
をもとに、その計数データを算出するｎビットのカウン
タ回路と、このｎビットのカウンタ回路より供給される
前記計数データと、前記計測回路部で計測された前記入
力信号の周期データの下位ｎビットとを比較する比較器
と、この比較器の比較結果にもとづいて、前記分周回路
の分周比を選択するデータセレクタとを具備し、前記入
力信号の１周期の期間内に、前記入力信号の周波数の２
n 倍の逓倍出力を発生するように構成されている。
【００１５】この発明の周波数逓倍回路によれば、デジ
タル回路のみで構成できるようになる。これにより、デ
ジタルＩＣにも容易に内蔵することが可能となるもので
ある。
タル回路のみで構成できるようになる。これにより、デ
ジタルＩＣにも容易に内蔵することが可能となるもので
ある。
【００１６】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１７】図１は、本発明の一実施形態にかかる、デ
ジタル周波数逓倍回路の構成を概略的に示すものであ
る。
ジタル周波数逓倍回路の構成を概略的に示すものであ
る。
【００１８】ここで、このデジタル周波数逓倍回路は、
入力信号の周期データを１／２n した商Ｑとその余りＲ
とから、Ｒの値に応じて、周波数逓倍用カウンタの分周
比をＱ分周とＱ＋１分周とに切り換えることにより、入
力信号の周波数の２n 倍となる逓倍出力を得るものであ
る。すなわち、２n 回の分周動作のうち、Ｒの値に相当
する回数をＱ＋１分周とし、それ以外（２n −Ｒ）をＱ
分周とすることで、入力信号の１周期内の出力パルス数
が整数比（２n ）となるようにするものである。
入力信号の周期データを１／２n した商Ｑとその余りＲ
とから、Ｒの値に応じて、周波数逓倍用カウンタの分周
比をＱ分周とＱ＋１分周とに切り換えることにより、入
力信号の周波数の２n 倍となる逓倍出力を得るものであ
る。すなわち、２n 回の分周動作のうち、Ｒの値に相当
する回数をＱ＋１分周とし、それ以外（２n −Ｒ）をＱ
分周とすることで、入力信号の１周期内の出力パルス数
が整数比（２n ）となるようにするものである。
【００１９】なお、説明を簡単化するために、ここで
は、入力信号の周期データを“９１０”とし、入力信号
の３２倍の周波数に相当する逓倍出力が発生されるよう
に構成した場合を例に説明する（Ｑ×３２＋Ｒ＝９１０
→ Ｑ＝２８、Ｒ＝１４）。
は、入力信号の周期データを“９１０”とし、入力信号
の３２倍の周波数に相当する逓倍出力が発生されるよう
に構成した場合を例に説明する（Ｑ×３２＋Ｒ＝９１０
→ Ｑ＝２８、Ｒ＝１４）。
【００２０】図１に示すように、このデジタル周波数逓
倍回路は、たとえば、周期計測回路部１１と、大小比較
器２１と、データセレクタ３１と、分周回路４１と、５
ｂｉｔ（アップ）カウンタ回路５１とを有して構成され
ている。
倍回路は、たとえば、周期計測回路部１１と、大小比較
器２１と、データセレクタ３１と、分周回路４１と、５
ｂｉｔ（アップ）カウンタ回路５１とを有して構成され
ている。
【００２１】周期計測回路部１１は、入力信号Ａを基準
クロックに同期させるための同期用フリップフロップ回
路（Ｆ／Ｆ）１２、１０（ｍ＋ｎ）ｂｉｔの（アップ）
カウンタ回路１３、および、１０ｂｉｔのラッチ回路１
４により構成され、入力信号Ａの立ち上がりエッジのタ
イミングで、上記Ｆ／Ｆ１２の出力信号Ｂに同期して、
上記カウンタ回路１３のカウント値（０〜９０９）Ｃを
上記ラッチ回路１４にラッチするとともに、同時に上記
カウンタ回路１３のカウント値Ｃを“０”クリアするこ
とによって、入力信号Ａの周期を計測するようになって
いる。この場合、上記ラッチ回路１４のラッチデータ
（計測結果）Ｄは、入力信号Ａの周期データ“９１０”
よりも“１”だけ小さい“９０９”となる。
クロックに同期させるための同期用フリップフロップ回
路（Ｆ／Ｆ）１２、１０（ｍ＋ｎ）ｂｉｔの（アップ）
カウンタ回路１３、および、１０ｂｉｔのラッチ回路１
４により構成され、入力信号Ａの立ち上がりエッジのタ
イミングで、上記Ｆ／Ｆ１２の出力信号Ｂに同期して、
上記カウンタ回路１３のカウント値（０〜９０９）Ｃを
上記ラッチ回路１４にラッチするとともに、同時に上記
カウンタ回路１３のカウント値Ｃを“０”クリアするこ
とによって、入力信号Ａの周期を計測するようになって
いる。この場合、上記ラッチ回路１４のラッチデータ
（計測結果）Ｄは、入力信号Ａの周期データ“９１０”
よりも“１”だけ小さい“９０９”となる。
【００２２】大小比較器２１は、上記ラッチ回路１４で
ラッチされたラッチデータＤの下位５ビットデータ
（Ｒ）Ｄｂと上記５ｂｉｔカウンタ回路５１のカウント
値Ｅとを比較し、その大小関係を算出するものである。
ラッチされたラッチデータＤの下位５ビットデータ
（Ｒ）Ｄｂと上記５ｂｉｔカウンタ回路５１のカウント
値Ｅとを比較し、その大小関係を算出するものである。
【００２３】データセレクタ３１は、上記大小比較器２
１の比較結果（大小関係）Ｆにもとづいて、上記ラッチ
データＤの上位５ビットデータ（Ｑ）Ｄａ、もしくは、
この上位５ビットデータＤａから“１”を減算したデー
タ（Ｑ−１）Ｄａ’のいずれか一方を、出力データＧと
して上記分周回路４１に出力するようになっている。す
なわち、上記大小比較器２１での比較の結果、上記５ｂ
ｉｔカウンタ回路５１のカウント値Ｅよりも上記ラッチ
データＤの下位５ビットデータＤｂの方が「大」の場
合、上記分周回路４１に対して、上記ラッチデータＤの
上位５ビットデータ（２８）Ｄａを出力し、それ以外
は、上記ラッチデータＤの上位５ビットデータＤａから
“１”が減算されたデータ（２７）Ｄａ’を出力するよ
うに構成されている。
１の比較結果（大小関係）Ｆにもとづいて、上記ラッチ
データＤの上位５ビットデータ（Ｑ）Ｄａ、もしくは、
この上位５ビットデータＤａから“１”を減算したデー
タ（Ｑ−１）Ｄａ’のいずれか一方を、出力データＧと
して上記分周回路４１に出力するようになっている。す
なわち、上記大小比較器２１での比較の結果、上記５ｂ
ｉｔカウンタ回路５１のカウント値Ｅよりも上記ラッチ
データＤの下位５ビットデータＤｂの方が「大」の場
合、上記分周回路４１に対して、上記ラッチデータＤの
上位５ビットデータ（２８）Ｄａを出力し、それ以外
は、上記ラッチデータＤの上位５ビットデータＤａから
“１”が減算されたデータ（２７）Ｄａ’を出力するよ
うに構成されている。
【００２４】分周回路４１は、上記データセレクタ３１
より出力される出力データＧに応じて基準クロックの分
周を行うもので、一致検出回路４２および周波数逓倍用
カウンタとしての５ｂｉｔ（アップ）カウンタ回路４３
を備えてなる構成とされている。そして、この分周回路
４１からは、上記一致検出回路４２の出力にしたがっ
て、上記カウンタ回路４３のカウント値の最上位ビット
Ｈが、入力信号Ａの３２倍の周波数に相当する出力信号
（逓倍出力）として取り出されるようになっている。
より出力される出力データＧに応じて基準クロックの分
周を行うもので、一致検出回路４２および周波数逓倍用
カウンタとしての５ｂｉｔ（アップ）カウンタ回路４３
を備えてなる構成とされている。そして、この分周回路
４１からは、上記一致検出回路４２の出力にしたがっ
て、上記カウンタ回路４３のカウント値の最上位ビット
Ｈが、入力信号Ａの３２倍の周波数に相当する出力信号
（逓倍出力）として取り出されるようになっている。
【００２５】なお、この分周回路４１は、上記データセ
レクタ３１からの出力データＧよりも“１”だけ大きい
回数の分周動作を行うように構成されており、そのた
め、上記したように、上記５ｂｉｔカウンタ回路５１の
カウント値Ｅよりも上記ラッチデータＤの下位５ビット
データ（Ｒ）Ｄｂの方が「大」の場合を除いて、あらか
じめ上記ラッチデータＤの上位５ビットデータＤａより
も“１”だけ小さい値（Ｄａ’）が、上記データセレク
タ３１より出力データＧとして出力されるようになって
いる。
レクタ３１からの出力データＧよりも“１”だけ大きい
回数の分周動作を行うように構成されており、そのた
め、上記したように、上記５ｂｉｔカウンタ回路５１の
カウント値Ｅよりも上記ラッチデータＤの下位５ビット
データ（Ｒ）Ｄｂの方が「大」の場合を除いて、あらか
じめ上記ラッチデータＤの上位５ビットデータＤａより
も“１”だけ小さい値（Ｄａ’）が、上記データセレク
タ３１より出力データＧとして出力されるようになって
いる。
【００２６】５ｂｉｔカウンタ回路５１は、上記カウン
タ回路４３からの逓倍出力（最上位ビットＨ）をクロッ
クとしてカウント動作し、そのカウント値Ｅを上記大小
比較器２１に出力するものである。このカウンタ回路５
１は、上記１０ｂｉｔカウンタ回路１３の場合と同様
に、入力信号Ａの立ち上がりエッジのタイミングでカウ
ント値Ｅが“０”クリアされるようになっている。
タ回路４３からの逓倍出力（最上位ビットＨ）をクロッ
クとしてカウント動作し、そのカウント値Ｅを上記大小
比較器２１に出力するものである。このカウンタ回路５
１は、上記１０ｂｉｔカウンタ回路１３の場合と同様
に、入力信号Ａの立ち上がりエッジのタイミングでカウ
ント値Ｅが“０”クリアされるようになっている。
【００２７】図２は、上記した構成の動作を示すタイミ
ングチャートである。
ングチャートである。
【００２８】同図（ａ）は入力信号Ａであり、説明の都
合上、その周期データが“９１０”とされている。
合上、その周期データが“９１０”とされている。
【００２９】同図（ｂ）はＦ／Ｆ１２の出力信号Ｂであ
り、１０ｂｉｔカウンタ回路１３および５ｂｉｔカウン
タ回路５１のリセットパルス、並びに、ラッチ回路１４
のラッチパルスである。
り、１０ｂｉｔカウンタ回路１３および５ｂｉｔカウン
タ回路５１のリセットパルス、並びに、ラッチ回路１４
のラッチパルスである。
【００３０】同図（ｃ）は、１０ｂｉｔカウンタ回路１
３のカウント値Ｃを示す信号（０〜９０９）である。
３のカウント値Ｃを示す信号（０〜９０９）である。
【００３１】同図（ｄ）は、ラッチ回路１４のラッチデ
ータ（９０９）Ｄである。
ータ（９０９）Ｄである。
【００３２】同図（ｅ）は、上記ラッチデータＤの上位
５ビットデータ（Ｑ）Ｄａである。
５ビットデータ（Ｑ）Ｄａである。
【００３３】同図（ｆ）は、上記ラッチデータＤの下位
５ビットデータ（Ｒ）Ｄｂである。この場合、ラッチデ
ータＤが“９０９”となるため、上記下位５ビットデー
タＤｂは、入力信号Ａの周期データを１／２n した際の
余りＲ（１４）よりも“１”だけ小さい“１３”とな
る。
５ビットデータ（Ｒ）Ｄｂである。この場合、ラッチデ
ータＤが“９０９”となるため、上記下位５ビットデー
タＤｂは、入力信号Ａの周期データを１／２n した際の
余りＲ（１４）よりも“１”だけ小さい“１３”とな
る。
【００３４】同図（ｇ）は、５ｂｉｔカウンタ回路５１
のカウント値Ｅを示す信号（０〜３１）である。
のカウント値Ｅを示す信号（０〜３１）である。
【００３５】同図（ｈ）は大小比較器２１の比較結果Ｆ
を示す信号であり、上記５ｂｉｔカウンタ回路５１のカ
ウント値Ｅが“０〜１３”の場合に上記ラッチデータＤ
の下位５ビットデータＤｂの方が「大」となり、それ以
外（“１４〜３１”）の場合に「小」となる。
を示す信号であり、上記５ｂｉｔカウンタ回路５１のカ
ウント値Ｅが“０〜１３”の場合に上記ラッチデータＤ
の下位５ビットデータＤｂの方が「大」となり、それ以
外（“１４〜３１”）の場合に「小」となる。
【００３６】同図（ｉ）はデータセレクタ３１の出力デ
ータＧを示す信号であり、上記比較結果Ｆが「大」の場
合には上記ラッチデータＤの上位５ビットデータ（Ｑ＝
２８）Ｄａとなり、上記比較結果Ｆが「小」の場合には
上記データ（Ｑ−１＝２７）Ｄａ’となる。
ータＧを示す信号であり、上記比較結果Ｆが「大」の場
合には上記ラッチデータＤの上位５ビットデータ（Ｑ＝
２８）Ｄａとなり、上記比較結果Ｆが「小」の場合には
上記データ（Ｑ−１＝２７）Ｄａ’となる。
【００３７】同図（ｊ）は５ｂｉｔカウンタ回路４３の
カウント値の最上位ビットＨを示す信号（逓倍出力）で
あり、その周期は、上記データセレクタ３１の出力デー
タＧが“２８”のときには２９クロック（ＣＰ）分の分
周となり、上記出力データＧが“２７”のときには２８
クロック分の分周となる。
カウント値の最上位ビットＨを示す信号（逓倍出力）で
あり、その周期は、上記データセレクタ３１の出力デー
タＧが“２８”のときには２９クロック（ＣＰ）分の分
周となり、上記出力データＧが“２７”のときには２８
クロック分の分周となる。
【００３８】すなわち、入力信号Ａの１周期期間内に２
９分周が１４回行われ、残りの期間内に２８分周が行わ
れる。したがって、Ｑ×３２＋Ｒ＝９１０ → Ｑ＝２
８、Ｒ＝１４だとすると、入力信号Ａの１周期期間内に
おいて、２８×（３２−１４）＋２９×１４＝９１０ク
ロック分のカウント動作が行われることになり、入力信
号Ａの３２倍の周波数に相当する逓倍出力が得られる。
９分周が１４回行われ、残りの期間内に２８分周が行わ
れる。したがって、Ｑ×３２＋Ｒ＝９１０ → Ｑ＝２
８、Ｒ＝１４だとすると、入力信号Ａの１周期期間内に
おいて、２８×（３２−１４）＋２９×１４＝９１０ク
ロック分のカウント動作が行われることになり、入力信
号Ａの３２倍の周波数に相当する逓倍出力が得られる。
【００３９】上記したように、周波数逓倍回路をデジタ
ル回路のみで構成できるようにしている。
ル回路のみで構成できるようにしている。
【００４０】すなわち、基準クロックをもとに入力信号
の周期を計測するとともに、この計測結果と所望の逓倍
比とにもとづいて、上記基準クロックを分周する分周回
路の分周比を制御するようにしている。これにより、ア
ナログ方式のＰＬＬ回路を使用することなしに、入力信
号の周波数の２n 倍の逓倍出力を発生させることが可能
となる。したがって、周波数逓倍回路をデジタル回路の
みで構成できるようになる結果、デジタルＩＣにも容易
に内蔵することが可能となり、チップ面積の増大や製品
コストの高騰を軽減できるようになるものである。
の周期を計測するとともに、この計測結果と所望の逓倍
比とにもとづいて、上記基準クロックを分周する分周回
路の分周比を制御するようにしている。これにより、ア
ナログ方式のＰＬＬ回路を使用することなしに、入力信
号の周波数の２n 倍の逓倍出力を発生させることが可能
となる。したがって、周波数逓倍回路をデジタル回路の
みで構成できるようになる結果、デジタルＩＣにも容易
に内蔵することが可能となり、チップ面積の増大や製品
コストの高騰を軽減できるようになるものである。
【００４１】なお、上記した本発明の一実施形態におい
ては、入力信号の１周期期間内に行われる分周動作を２
分割し、その前半と後半とで、２９分周と２８分周とを
完全に分けて行うようにした場合について説明したが、
これに限らず、たとえば２９分周と２８分周とをランダ
ムに行うようにすることも可能である。
ては、入力信号の１周期期間内に行われる分周動作を２
分割し、その前半と後半とで、２９分周と２８分周とを
完全に分けて行うようにした場合について説明したが、
これに限らず、たとえば２９分周と２８分周とをランダ
ムに行うようにすることも可能である。
【００４２】図３は、上記した構成において、５ｂｉｔ
カウンタ回路５１のデータの並びを逆接続した場合の、
大小比較器２１の比較結果を示すものである。
カウンタ回路５１のデータの並びを逆接続した場合の、
大小比較器２１の比較結果を示すものである。
【００４３】このような構成とした場合、入力信号の１
周期期間内における大小比較器２１の比較結果（大小関
係）を、その総数を変えることなく、ランダムに出力さ
せることが可能となる。したがって、入力信号の１周期
期間内において、２８分周と２９分周の各分周動作をラ
ンダムに実行できるようになる。
周期期間内における大小比較器２１の比較結果（大小関
係）を、その総数を変えることなく、ランダムに出力さ
せることが可能となる。したがって、入力信号の１周期
期間内において、２８分周と２９分周の各分周動作をラ
ンダムに実行できるようになる。
【００４４】特に、制御対象の周波数が逓倍出力の周波
数成分に依存するような場合においては、入力信号の１
周期期間内に行われる各分周動作をランダムに実行でき
るようにすることによって、より良好な制御が可能とな
る。すなわち、周波数発電機などから得た検出信号の周
期を計測して制御対象の周波数を制御するような場合、
周波数制御のサンプリング周波数（被計測信号の周波
数）を高くすることにより、制御性を改善できる。その
際、入力信号の１周期期間内に行われる各分周動作をラ
ンダムに実行できるようにした場合の方が、周波数検出
誤差の低域周波数成分が少なくなり、周波数制御の性能
が良好になる（一般に、高域周波数成分は制御ループ中
のＬＰＦの特性により抑制されるため、低域周波数成分
に比べ除去される比率が高い）。
数成分に依存するような場合においては、入力信号の１
周期期間内に行われる各分周動作をランダムに実行でき
るようにすることによって、より良好な制御が可能とな
る。すなわち、周波数発電機などから得た検出信号の周
期を計測して制御対象の周波数を制御するような場合、
周波数制御のサンプリング周波数（被計測信号の周波
数）を高くすることにより、制御性を改善できる。その
際、入力信号の１周期期間内に行われる各分周動作をラ
ンダムに実行できるようにした場合の方が、周波数検出
誤差の低域周波数成分が少なくなり、周波数制御の性能
が良好になる（一般に、高域周波数成分は制御ループ中
のＬＰＦの特性により抑制されるため、低域周波数成分
に比べ除去される比率が高い）。
【００４５】その他、本願発明は、上記各実施形態に限
定されるものではなく、実施段階ではその要旨を逸脱し
ない範囲で種々に変形することが可能である。さらに、
上記各実施形態には種々の段階の発明が含まれており、
開示される複数の構成要件における適宜な組み合わせに
より種々の発明が抽出され得る。たとえば、各実施形態
に示される全構成要件からいくつかの構成要件が削除さ
れても、発明が解決しようとする課題の欄で述べた課題
が解決でき、発明の効果の欄で述べられている効果が得
られる場合には、この構成要件が削除された構成が発明
として抽出され得る。
定されるものではなく、実施段階ではその要旨を逸脱し
ない範囲で種々に変形することが可能である。さらに、
上記各実施形態には種々の段階の発明が含まれており、
開示される複数の構成要件における適宜な組み合わせに
より種々の発明が抽出され得る。たとえば、各実施形態
に示される全構成要件からいくつかの構成要件が削除さ
れても、発明が解決しようとする課題の欄で述べた課題
が解決でき、発明の効果の欄で述べられている効果が得
られる場合には、この構成要件が削除された構成が発明
として抽出され得る。
【００４６】
【発明の効果】以上、詳述したようにこの発明によれ
ば、アナログ方式のＰＬＬ回路を採用することなく、入
力信号の周波数の２n 倍の逓倍出力を発生でき、チップ
面積の増大や製品コストの高騰を軽減することが可能な
周波数逓倍回路を提供できる。
ば、アナログ方式のＰＬＬ回路を採用することなく、入
力信号の周波数の２n 倍の逓倍出力を発生でき、チップ
面積の増大や製品コストの高騰を軽減することが可能な
周波数逓倍回路を提供できる。
【図１】この発明の一実施形態にかかる、デジタル周波
数逓倍回路の構成例を示す概略ブロック図。
数逓倍回路の構成例を示す概略ブロック図。
【図２】同じく、上記したデジタル周波数逓倍回路の動
作を説明するために示すタイミングチャート。
作を説明するために示すタイミングチャート。
【図３】この発明の他の実施形態にかかり、大小比較器
の比較結果をランダムに出力できるようにした場合を例
に示す概略図。
の比較結果をランダムに出力できるようにした場合を例
に示す概略図。
【図４】従来技術とその問題点を説明するために、ＰＬ
Ｌ回路を使用した一般的な周波数逓倍回路の構成例を示
す概略ブロック図。
Ｌ回路を使用した一般的な周波数逓倍回路の構成例を示
す概略ブロック図。
１１…周期計測回路部 １２…同期用フリップフロップ回路 １３…１０ｂｉｔアップカウンタ回路 １４…１０ｂｉｔラッチ回路 ２１…大小比較器 ３１…データセレクタ ４１…分周回路 ４２…一致検出回路 ４３，５１…５ｂｉｔアップカウンタ回路
Claims (15)
- 【請求項１】 基準クロックをもとに、入力信号の周期
を計測する計測回路部と、 前記基準クロックを分周する分周回路と、 この分周回路の分周比を、前記計測回路部の計測結果と
所望の逓倍比とにもとづいて制御する制御回路とを具備
したことを特徴とする周波数逓倍回路。 - 【請求項２】 前記計測回路部は、入力信号を基準クロ
ックに同期させるためのフリップフロップ回路、入力信
号の周期をカウントするカウンタ回路、および、このカ
ウンタ回路のカウント値をラッチするラッチ回路を有し
て構成されることを特徴とする請求項１に記載の周波数
逓倍回路。 - 【請求項３】 前記ラッチ回路は、入力信号の立ち上が
りエッジのタイミングで、前記カウンタ回路のカウント
値をラッチすることを特徴とする請求項２に記載の周波
数逓倍回路。 - 【請求項４】 前記カウンタ回路は、入力信号の立ち上
がりエッジのタイミングで、そのカウント値をクリアす
ることを特徴とする請求項２に記載の周波数逓倍回路。 - 【請求項５】 前記制御回路は、前記分周回路からの逓
倍出力をクロックとしてカウント動作するカウンタ回路
と、このカウンタ回路のカウント値と前記ラッチ回路の
ラッチデータの下位ｎビットとを比較する比較器と、こ
の比較器の比較結果にもとづいて、前記分周回路の分周
比を選択するセレクタとを有してなることを特徴とする
請求項１に記載の周波数逓倍回路。 - 【請求項６】 前記セレクタは、前記入力信号の周期デ
ータを１／２n した商Ｑとその余りＲとから、Ｒの値に
応じて、Ｑ分周とＱ＋１分周のいずれかを前記分周比と
して選択するものであることを特徴とする請求項５に記
載の周波数逓倍回路。 - 【請求項７】 前記セレクタは、２n 回の分周動作のう
ち、Ｒの値に相当する回数はＱ＋１分周を選択し、それ
以外（２n −Ｒ）はＱ分周を選択することを特徴とする
請求項６に記載の周波数逓倍回路。 - 【請求項８】 前記カウンタ回路は、そのデータの並び
を逆接続することによって、前記ラッチ回路のラッチデ
ータの下位ｎビットとの比較のためのカウント値とする
ことを特徴とする請求項５に記載の周波数逓倍回路。 - 【請求項９】 （ｍ＋ｎ）ビットのカウンタ回路とラッ
チ回路とを備え、基準クロックを計数することによって
入力信号の周期を計測する計測回路部と、 前記基準クロックの分周を行うｍビットの分周回路と、 この分周回路の逓倍出力をもとに、その計数データを算
出するｎビットのカウンタ回路と、 このｎビットのカウンタ回路より供給される前記計数デ
ータと、前記計測回路部で計測された前記入力信号の周
期データの下位ｎビットとを比較する比較器と、 この比較器の比較結果にもとづいて、前記分周回路の分
周比を選択するデータセレクタとを具備し、 前記入力信号の１周期の期間内に、前記入力信号の周波
数の２n 倍の逓倍出力を発生するようにしたことを特徴
とする周波数逓倍回路。 - 【請求項１０】 前記計測回路部は、入力信号の立ち上
がりエッジのタイミングで、前記カウンタ回路のカウン
ト値を前記ラッチ回路にラッチすることを特徴とする請
求項９に記載の周波数逓倍回路。 - 【請求項１１】 前記計測回路部は、入力信号の立ち上
がりエッジのタイミングで、前記カウンタ回路のカウン
ト値をクリアすることを特徴とする請求項９に記載の周
波数逓倍回路。 - 【請求項１２】 前記データセレクタは、前記入力信号
の周期データを１／２n した商Ｑとその余りＲとから、
Ｒの値に応じて、Ｑ分周とＱ＋１分周のいずれかを前記
分周比として選択するものであることを特徴とする請求
項９に記載の周波数逓倍回路。 - 【請求項１３】 前記データセレクタは、２n 回の分周
動作のうち、Ｒの値に相当する回数はＱ＋１分周を選択
し、それ以外（２n −Ｒ）はＱ分周を選択することを特
徴とする請求項１２に記載の周波数逓倍回路。 - 【請求項１４】 前記ｎビットのカウンタ回路は、その
データの並びを逆接続することによって、前記入力信号
の周期データの下位ｎビットとの比較のための計数デー
タとすることを特徴とする請求項９に記載の周波数逓倍
回路。 - 【請求項１５】 前記計測回路部は、さらに、入力信号
を基準クロックに同期させるためのフリップフロップ回
路を有して構成されることを特徴とする請求項９に記載
の周波数逓倍回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000153384A JP3592998B2 (ja) | 2000-05-24 | 2000-05-24 | 周波数逓倍回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000153384A JP3592998B2 (ja) | 2000-05-24 | 2000-05-24 | 周波数逓倍回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001332962A true JP2001332962A (ja) | 2001-11-30 |
| JP3592998B2 JP3592998B2 (ja) | 2004-11-24 |
Family
ID=18658645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000153384A Expired - Fee Related JP3592998B2 (ja) | 2000-05-24 | 2000-05-24 | 周波数逓倍回路 |
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| Country | Link |
|---|---|
| JP (1) | JP3592998B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2013146399A1 (ja) * | 2012-03-26 | 2015-12-10 | コニカミノルタ株式会社 | 画像記録装置 |
-
2000
- 2000-05-24 JP JP2000153384A patent/JP3592998B2/ja not_active Expired - Fee Related
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