JPH08321775A - 分周器 - Google Patents
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- JPH08321775A JPH08321775A JP7149661A JP14966195A JPH08321775A JP H08321775 A JPH08321775 A JP H08321775A JP 7149661 A JP7149661 A JP 7149661A JP 14966195 A JP14966195 A JP 14966195A JP H08321775 A JPH08321775 A JP H08321775A
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- frequency divider
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
- H03K23/54—Ring counters, i.e. feedback shift register counters
- H03K23/546—Ring counters, i.e. feedback shift register counters with a base which is a non-integer
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/68—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a base which is a non-integer
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
- H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider
Abstract
(57)【要約】
【目的】周波数シンセサイザの位相雑音を小さくし、応
答速度を早くするために、分周比の切換設定を高速に行
える小数付き分周器を提案する。 【構成】複数の整数分周比を設定できる前置分周手段
２、後置分周手段（シフトレジスタ）４Ａ、ビット選択
器１３Ａ、ＣＡ値発生器１１及びΣΔ変調器１０からな
る小数を含む分周比の分周を行う分周器（小数付き分周
器）。前置分周手段の分周比及び分周出力信号の周期
数、並びに後置分周器の分周比の設定を切換えて、小数
付きの分周を実現する。後置分周手段として、従来技術
ではプログラマブルカウンタが用いられたが、この設定
切換の速度が遅いために周波数シンセサイザの要求を満
たすことができなかった。本発明では、後置分周手段に
シフトレジスタを用いて改善することができた。
答速度を早くするために、分周比の切換設定を高速に行
える小数付き分周器を提案する。 【構成】複数の整数分周比を設定できる前置分周手段
２、後置分周手段（シフトレジスタ）４Ａ、ビット選択
器１３Ａ、ＣＡ値発生器１１及びΣΔ変調器１０からな
る小数を含む分周比の分周を行う分周器（小数付き分周
器）。前置分周手段の分周比及び分周出力信号の周期
数、並びに後置分周器の分周比の設定を切換えて、小数
付きの分周を実現する。後置分周手段として、従来技術
ではプログラマブルカウンタが用いられたが、この設定
切換の速度が遅いために周波数シンセサイザの要求を満
たすことができなかった。本発明では、後置分周手段に
シフトレジスタを用いて改善することができた。
Description
【０００１】
【産業上の利用分野】本発明は、一般に位相ロックルー
プ中の分周器に係わり、特に周波数分解能の高い周波数
シンセサイザに利用される分周器に関するものである。
プ中の分周器に係わり、特に周波数分解能の高い周波数
シンセサイザに利用される分周器に関するものである。
【０００２】
【従来の技術】周波数シンセサイザは、任意の周波数を
高い分解能および高精度で発生する装置である。例え
ば、分解能１ｍＨｚのような非常に高い周波数分解能の
周波数シンセサイザは、小数付きの数で分周することの
できる分周器（以下、小数付き分周器）を用いた位相ロ
ックループ方式で実現されている。この小数付き分周器
は、整数分周器の分周比を切り換えて平均値として等価
的に小数付きの分周比を得る方法を基本原理としてい
る。
高い分解能および高精度で発生する装置である。例え
ば、分解能１ｍＨｚのような非常に高い周波数分解能の
周波数シンセサイザは、小数付きの数で分周することの
できる分周器（以下、小数付き分周器）を用いた位相ロ
ックループ方式で実現されている。この小数付き分周器
は、整数分周器の分周比を切り換えて平均値として等価
的に小数付きの分周比を得る方法を基本原理としてい
る。
【０００３】図５に位相ロックループ方式の周波数シン
セサイザの原理図を示す。電圧制御発振器３３の発振周
波数ｆOUTをプログラマブル分周器３４でＮ分の１に分
周して位相比較器３１の１つの入力に加える。位相比較
器３１の他の入力には周波数ｆREFの基準信号が入力さ
れている。位相比較器３１の出力の直流成分は、この両
信号の位相差に比例した大きさである。この直流成分の
信号は低域通過形フィルタ３２を介して電圧制御発振器
３３の発振周波数ｆOUTを制御する。この結果、分周器
３４で分周された信号が、基準信号の周波数と位相に一
致するように位相ロックループが動作する。従って、位
相ロックループが平衡した状態での電圧制御発振器の出
力周波数ｆOUTは次式のようになる。
セサイザの原理図を示す。電圧制御発振器３３の発振周
波数ｆOUTをプログラマブル分周器３４でＮ分の１に分
周して位相比較器３１の１つの入力に加える。位相比較
器３１の他の入力には周波数ｆREFの基準信号が入力さ
れている。位相比較器３１の出力の直流成分は、この両
信号の位相差に比例した大きさである。この直流成分の
信号は低域通過形フィルタ３２を介して電圧制御発振器
３３の発振周波数ｆOUTを制御する。この結果、分周器
３４で分周された信号が、基準信号の周波数と位相に一
致するように位相ロックループが動作する。従って、位
相ロックループが平衡した状態での電圧制御発振器の出
力周波数ｆOUTは次式のようになる。
【０００４】 ｆOUT＝ＮｆREF （１）
【０００５】（１）式は、Ｎが整数ならば分解能ｆREF
で周波数を発生できることを示している。周波数分解能
を高くするには、ｆREFを小さくしてＮを大きくするこ
とが考えられる。しかし基準信号の周波数ｆREFを低く
するには、位相ロックループの帯域幅を小さくしなけれ
ばならない。その結果、位相雑音が大きく、応答速度も
遅くなることが問題になってくる。また１ｍＨｚのよう
な基準周波数を発生させることは現実的でない。
で周波数を発生できることを示している。周波数分解能
を高くするには、ｆREFを小さくしてＮを大きくするこ
とが考えられる。しかし基準信号の周波数ｆREFを低く
するには、位相ロックループの帯域幅を小さくしなけれ
ばならない。その結果、位相雑音が大きく、応答速度も
遅くなることが問題になってくる。また１ｍＨｚのよう
な基準周波数を発生させることは現実的でない。
【０００６】そこで、周波数の分解能をあげるために、
分周比を少数付きの数にする方法が用いられている。前
述のように、小数付き分周器は整数分周器の分周比を切
り換えて平均値として等価的に小数付きの分周比を得る
方法を基本原理としている。この最も簡単な例を示す。
ここでＮが整数を、「．１」が小数点と少数１を表し、
分周比Ｎ．１で分周するものとする。まず分周比Ｎで分
周して９周期を出力し、次にＮ＋１で分周して１周期を
出力する。この結果、平均の分周比は
分周比を少数付きの数にする方法が用いられている。前
述のように、小数付き分周器は整数分周器の分周比を切
り換えて平均値として等価的に小数付きの分周比を得る
方法を基本原理としている。この最も簡単な例を示す。
ここでＮが整数を、「．１」が小数点と少数１を表し、
分周比Ｎ．１で分周するものとする。まず分周比Ｎで分
周して９周期を出力し、次にＮ＋１で分周して１周期を
出力する。この結果、平均の分周比は
【０００７】 （９Ｎ＋（Ｎ＋１））／１０＝Ｎ．１ （２）
【０００８】になり、所望の少数付きの分周比が得られ
る。このように複数の整数分周比を切り替えて平均値と
して少数付き分周比を得る方法は、上記の例以外にも種
々考えられている。この中で、米国特許５，０３８，１
１７に示されているΣΔ変調技術を用いる方法が、位相
雑音、スプリアスレベル、応答速度などの点で優れてい
る。また、複数の分周比を設定できる整数分周器に、こ
の特許の原理を組み合わせて動作させる少数付き分周器
を用いて、すでに多くの周波数シンセサイザが実現され
ている。
る。このように複数の整数分周比を切り替えて平均値と
して少数付き分周比を得る方法は、上記の例以外にも種
々考えられている。この中で、米国特許５，０３８，１
１７に示されているΣΔ変調技術を用いる方法が、位相
雑音、スプリアスレベル、応答速度などの点で優れてい
る。また、複数の分周比を設定できる整数分周器に、こ
の特許の原理を組み合わせて動作させる少数付き分周器
を用いて、すでに多くの周波数シンセサイザが実現され
ている。
【０００９】前記米国特許は、整数分周器が分周して出
力する信号の１周期毎の分周数を、位相雑音が最小にな
るように決定するアルゴリズムを提示している。このア
ルゴリズムで決定された様々な分周比を直接設定できる
整数分周器を単一の分周器で実現することは困難であ
る。このため、通常は２個または４個の分周比が設定で
きる前置分周器と分周比をプログラム設定できるプログ
ラマブルカウンタとを組み合わせ、総合の分周比を制御
して所望の分周比を得る方法が用いられている。
力する信号の１周期毎の分周数を、位相雑音が最小にな
るように決定するアルゴリズムを提示している。このア
ルゴリズムで決定された様々な分周比を直接設定できる
整数分周器を単一の分周器で実現することは困難であ
る。このため、通常は２個または４個の分周比が設定で
きる前置分周器と分周比をプログラム設定できるプログ
ラマブルカウンタとを組み合わせ、総合の分周比を制御
して所望の分周比を得る方法が用いられている。
【００１０】この例として、２個の分周比が設定できる
前置分周器を用いた整数分周器の概念図を図６に示す。
本分周器の入力端子は１、出力端子は５である。前置分
周器は２である。後置分周器は４Ｂで、プログラマブル
カウンタである。前置分周器で分周された信号は、前置
分周出力３に出力され、プログラマブルカウンタ４Ｂに
入力されている。前置分周器の２個の整数分周比は、Ｐ
およびＰ＋１である。この分周比は、前置分周比制御線
６から印可される制御信号によって選択的に設定され
る。前置分周器２で分周された信号を、プログラマブル
カウンタ４ＢでＣ分周し、分周器出力端子５に出力す
る。この分周比ＣはＣ値設定線７から設定される。Ｃの
値の決定は後述する。プログラマブルカウンタ４Ｂは前
置分周器２の出力信号を計数し、その値をＤデータ線８
を介してビット比較器１３Ｂに送る。
前置分周器を用いた整数分周器の概念図を図６に示す。
本分周器の入力端子は１、出力端子は５である。前置分
周器は２である。後置分周器は４Ｂで、プログラマブル
カウンタである。前置分周器で分周された信号は、前置
分周出力３に出力され、プログラマブルカウンタ４Ｂに
入力されている。前置分周器の２個の整数分周比は、Ｐ
およびＰ＋１である。この分周比は、前置分周比制御線
６から印可される制御信号によって選択的に設定され
る。前置分周器２で分周された信号を、プログラマブル
カウンタ４ＢでＣ分周し、分周器出力端子５に出力す
る。この分周比ＣはＣ値設定線７から設定される。Ｃの
値の決定は後述する。プログラマブルカウンタ４Ｂは前
置分周器２の出力信号を計数し、その値をＤデータ線８
を介してビット比較器１３Ｂに送る。
【００１１】ビット比較器１３Ｂは、前置分周器２の分
周比をＰまたはＰ＋１のどちらかに選択的に設定する制
御信号を前置分周比制御線６に出力する。ビット比較器
１３Ｂは、Ｄデータ線８から入力された前置分周出力信
号の周期数と、Ａ値設定線１２から入力された値Ａとを
比較して、前置分周出力信号の周期数がＡ以下のとき、
前置分周器の分周比をＰ＋１に設定し、Ａより大きくな
ったら分周比をＰに切り替える制御信号を前置分周比制
御線６を介して前置分周器２に出力する。Ａの値の決定
は後述する。
周比をＰまたはＰ＋１のどちらかに選択的に設定する制
御信号を前置分周比制御線６に出力する。ビット比較器
１３Ｂは、Ｄデータ線８から入力された前置分周出力信
号の周期数と、Ａ値設定線１２から入力された値Ａとを
比較して、前置分周出力信号の周期数がＡ以下のとき、
前置分周器の分周比をＰ＋１に設定し、Ａより大きくな
ったら分周比をＰに切り替える制御信号を前置分周比制
御線６を介して前置分周器２に出力する。Ａの値の決定
は後述する。
【００１２】ビット比較器１３Ｂの制御により、前置分
周器２は分周比Ｐ＋１で分周してＡ周期出力した後、分
周比Ｐの分周に切り替わる。分周比Ｐの分周がＣ−Ａ周
期出力すると、プログラマブルカウンタ４Ｂの入力は合
計Ｃ周期になり、ここまでの動作で分周器出力端子５に
１周期の信号が出力される。この１周期分の総分周数Ｍ
は次のようなる。
周器２は分周比Ｐ＋１で分周してＡ周期出力した後、分
周比Ｐの分周に切り替わる。分周比Ｐの分周がＣ−Ａ周
期出力すると、プログラマブルカウンタ４Ｂの入力は合
計Ｃ周期になり、ここまでの動作で分周器出力端子５に
１周期の信号が出力される。この１周期分の総分周数Ｍ
は次のようなる。
【００１３】 Ｍ＝Ａ（Ｐ＋１）＋（Ｃ−Ａ）Ｐ＝Ｃ×Ｐ＋Ａ （３） ただし、 Ｃ≧Ａ、 Ｐ＞Ａ
【００１４】（３）式はＣとＡを適当に選べば、Ｍ≧Ｐ
（Ｐ−１）のＭに対して任意のＭが設定できることを示
している。この例は２個の整数分周比を備えた前置分周
器の例であるが、分周比の個数を増やせば、任意のＭを
設定できる範囲の下限を上記よりも小さくすることが可
能である。このようして、高速の前置分周器とプログラ
マブルカウンタを組み合わせ、ＣとＡを適当に設定すれ
ば任意の整数分周比が設定できる分周器が得られる。こ
のような分周器を用いて、前述の簡単な例で示したよう
に分周比を切り替えて少数付き分周器を実現している。
（Ｐ−１）のＭに対して任意のＭが設定できることを示
している。この例は２個の整数分周比を備えた前置分周
器の例であるが、分周比の個数を増やせば、任意のＭを
設定できる範囲の下限を上記よりも小さくすることが可
能である。このようして、高速の前置分周器とプログラ
マブルカウンタを組み合わせ、ＣとＡを適当に設定すれ
ば任意の整数分周比が設定できる分周器が得られる。こ
のような分周器を用いて、前述の簡単な例で示したよう
に分周比を切り替えて少数付き分周器を実現している。
【００１５】次にＣおよびＡの値を決定する分周係数発
生手段について述べる。分周係数発生手段は図６のΣΔ
変調器１０及びＣＡ値発生器１１を構成要素としてい
る。ΣΔ変調器１０はΔΣ変調器とも言われている。Σ
Δ変調器１０は、前述の米国特許５，０３８，１１７に
示されている原理に基づき、端子９から入力された小数
付きの数Ｎ．Ｆをもとに、分周器出力端子５の信号の各
周期毎に、次に分周する数Ｍの決定を継続していく。Ｃ
Ａ値発生器１１は、ＭからＣおよびＡを計算し、プログ
ラマブルカウンタ４ＢにＣを、ビット選択器１３ＢにＡ
を送る。
生手段について述べる。分周係数発生手段は図６のΣΔ
変調器１０及びＣＡ値発生器１１を構成要素としてい
る。ΣΔ変調器１０はΔΣ変調器とも言われている。Σ
Δ変調器１０は、前述の米国特許５，０３８，１１７に
示されている原理に基づき、端子９から入力された小数
付きの数Ｎ．Ｆをもとに、分周器出力端子５の信号の各
周期毎に、次に分周する数Ｍの決定を継続していく。Ｃ
Ａ値発生器１１は、ＭからＣおよびＡを計算し、プログ
ラマブルカウンタ４ＢにＣを、ビット選択器１３ＢにＡ
を送る。
【００１６】周波数シンセサイザでは、位相雑音を低減
したり、応答速度を早くする要求があるので、基準周波
数を高くしたい。このためには、分周比の設定切換え、
すなわちＣおよびＰの切り換えを高速に行う必要があ
る。そこで、分周比の設定切換を制御するＣＡ値発生器
１１、ビット比較器１３Ｂおよびプログラマブルカウン
タ４Ｂの動作速度について述べる。ＣＡ値発生器１１
は、前述のように分周器出力端子５の信号の１周期毎に
更新されるＭに対して、１回ＣおよびＡを計算する。こ
の計算は単純なので、ＣＡ値発生器１１が、分周比の設
定切換の動作速度を制限しない。
したり、応答速度を早くする要求があるので、基準周波
数を高くしたい。このためには、分周比の設定切換え、
すなわちＣおよびＰの切り換えを高速に行う必要があ
る。そこで、分周比の設定切換を制御するＣＡ値発生器
１１、ビット比較器１３Ｂおよびプログラマブルカウン
タ４Ｂの動作速度について述べる。ＣＡ値発生器１１
は、前述のように分周器出力端子５の信号の１周期毎に
更新されるＭに対して、１回ＣおよびＡを計算する。こ
の計算は単純なので、ＣＡ値発生器１１が、分周比の設
定切換の動作速度を制限しない。
【００１７】ビット比較器１３Ｂは、単純な組み合わせ
論理で実現され、遅延時間を小さくすることができるの
で、これも分周比の設定切換の動作速度を制限しない。
プログラマブルカウンタ４Ｂは、分周器出力端子５に１
周期の信号を出力した後、前置分周出力信号に比べて高
速に次の分周比Ｃに切り換わらなければ、計数誤差を生
じる。一方、プログラマブルカウンタは、内部のフリッ
プフロップ間の組み合わせ論理回路の遅延が比較的大き
く、最高動作周波数を高くすることができない。このた
め、プログラマブルカウンタ４Ｂが、分周比の設定切換
の動作速度を制限している。すなわち、プログラマブル
カウンタの動作速度の限界から、基準周波数を高くした
い要求を満足できない。
論理で実現され、遅延時間を小さくすることができるの
で、これも分周比の設定切換の動作速度を制限しない。
プログラマブルカウンタ４Ｂは、分周器出力端子５に１
周期の信号を出力した後、前置分周出力信号に比べて高
速に次の分周比Ｃに切り換わらなければ、計数誤差を生
じる。一方、プログラマブルカウンタは、内部のフリッ
プフロップ間の組み合わせ論理回路の遅延が比較的大き
く、最高動作周波数を高くすることができない。このた
め、プログラマブルカウンタ４Ｂが、分周比の設定切換
の動作速度を制限している。すなわち、プログラマブル
カウンタの動作速度の限界から、基準周波数を高くした
い要求を満足できない。
【００１８】
【発明が解決しようとする課題】本発明の目的は、周波
数シンセサイザの位相雑音を小さくし、応答速度を早く
するために、分周比の設定切換を高速に行える小数付き
分周器を提案する。
数シンセサイザの位相雑音を小さくし、応答速度を早く
するために、分周比の設定切換を高速に行える小数付き
分周器を提案する。
【００１９】
【課題を解決するための手段】従来技術では、プログラ
マブルカウンタが高速動作の妨げになっていることが分
かったので、これを高速動作が可能なシフトレジスタに
置き換える。またシフトレジスタへの置き換えに伴って
ビット比較器をビット選択器に置き換える。
マブルカウンタが高速動作の妨げになっていることが分
かったので、これを高速動作が可能なシフトレジスタに
置き換える。またシフトレジスタへの置き換えに伴って
ビット比較器をビット選択器に置き換える。
【００２０】
【実施例】前述のように、プログラマブルカウンタ４Ｂ
が、分周比の設定切換速度を制限している理由は、内部
のフリップフロップ間の組み合わせ論理回路の遅延が大
きいことにあった。本発明は、後置分周手段として内部
のフリップフロップ間の組み合わせ論理回路が単純であ
り遅延時間が小さいシフトレジスタを用い、シフトレジ
スタの動作に合わせて前置分周比切替手段にビット選択
器を用いる。
が、分周比の設定切換速度を制限している理由は、内部
のフリップフロップ間の組み合わせ論理回路の遅延が大
きいことにあった。本発明は、後置分周手段として内部
のフリップフロップ間の組み合わせ論理回路が単純であ
り遅延時間が小さいシフトレジスタを用い、シフトレジ
スタの動作に合わせて前置分周比切替手段にビット選択
器を用いる。
【００２１】本発明の実施例を図１に示す。従来技術と
同じ機能の構成要素には同じ符号を付している。従来技
術のプログラマブルカウンタ４Ｂに替えて、シフトレジ
スタ４ＡでＣ分周すると共に前置分周出力信号の周期数
の情報を出力する。シフトレジスタの例を図２に示す。
図２は、４個のフリップフロップ２４、２６、２８及び
３０、並びにゲート回路２３、２５、２７及び２９、並
びにインバータ２２を構成要素とする４ビットの並列デ
ータ入力シフトレジスタである。さらに多数のビットが
必要な場合は、これを従続に接続すればよい。従続接続
する場合は、ＤＯＵＴ（０）の出力を次段のＳＥＲ端子
１９に接続する。
同じ機能の構成要素には同じ符号を付している。従来技
術のプログラマブルカウンタ４Ｂに替えて、シフトレジ
スタ４ＡでＣ分周すると共に前置分周出力信号の周期数
の情報を出力する。シフトレジスタの例を図２に示す。
図２は、４個のフリップフロップ２４、２６、２８及び
３０、並びにゲート回路２３、２５、２７及び２９、並
びにインバータ２２を構成要素とする４ビットの並列デ
ータ入力シフトレジスタである。さらに多数のビットが
必要な場合は、これを従続に接続すればよい。従続接続
する場合は、ＤＯＵＴ（０）の出力を次段のＳＥＲ端子
１９に接続する。
【００２２】シフトレジスタの動作は次の通りである。
図２で、＿ＲＥＳＥＴ端子２１がＬＯＷになると、全て
のフリップフロップ２４、２６、２８及び３０が０にリ
セットされる。ここで「＿」は負論理であることを示
す。＿ＬＯＡＤ端子１８がＬＯＷのとき、ＣＬＫ端子２
０に入力されている同期信号の立ち上がりで、データ入
力端子１６上のデータＤＩＮ（３）からＤＩＮ（０）が
２４、２６、２８及び３０の各フリップフロップにロー
ドされ、その結果がＤＯＵＴ（３）からＤＯＵＴ（０）
のデータとしてデータ出力端子１７に出力される。＿Ｌ
ＯＡＤ端子１８がＨＩＧＨのとき、ＣＬＫ端子２０の同
期信号の立ち上がり毎に、各フリップフロップの状態
が、図の右のフリップフロップへ移動する。つまり、Ｄ
ＯＵＴ（０）のデータが次段のシフトレジスタのＳＥＲ
端子１９に送られ、ＤＯＵＴ（１）のデータがＤＯＵＴ
（０）に、ＤＯＵＴ（２）のデータがＤＯＵＴ（１）
に、ＤＯＵＴ（３）のデータがＤＯＵＴ（２）に移動
し、ＳＥＲ端子１９の入力データがＤＯＵＴ（３）とな
る。
図２で、＿ＲＥＳＥＴ端子２１がＬＯＷになると、全て
のフリップフロップ２４、２６、２８及び３０が０にリ
セットされる。ここで「＿」は負論理であることを示
す。＿ＬＯＡＤ端子１８がＬＯＷのとき、ＣＬＫ端子２
０に入力されている同期信号の立ち上がりで、データ入
力端子１６上のデータＤＩＮ（３）からＤＩＮ（０）が
２４、２６、２８及び３０の各フリップフロップにロー
ドされ、その結果がＤＯＵＴ（３）からＤＯＵＴ（０）
のデータとしてデータ出力端子１７に出力される。＿Ｌ
ＯＡＤ端子１８がＨＩＧＨのとき、ＣＬＫ端子２０の同
期信号の立ち上がり毎に、各フリップフロップの状態
が、図の右のフリップフロップへ移動する。つまり、Ｄ
ＯＵＴ（０）のデータが次段のシフトレジスタのＳＥＲ
端子１９に送られ、ＤＯＵＴ（１）のデータがＤＯＵＴ
（０）に、ＤＯＵＴ（２）のデータがＤＯＵＴ（１）
に、ＤＯＵＴ（３）のデータがＤＯＵＴ（２）に移動
し、ＳＥＲ端子１９の入力データがＤＯＵＴ（３）とな
る。
【００２３】図２に示すように、シフトレジスタは各フ
リップフロップの間に２ゲート相当の論理回路２３、２
５、２７及び２９があるだけなので、この論理回路の遅
延時間は小さく、非常に高速に動作することができる。
また、ビット数を増やしても、各フリップフロップの間
の論理回路の大きさは変わらず、遅延時間の増加がな
い。このシフトレジスタを、後置分周手段として使用す
るためには、次の接続を行う。ＤＩＮ端子（データ入力
端子）１６がＣ値データ線７に接続される。ＤＯＵＴ端
子（データ出力端子）は、Ｄデータ線８を介してビット
選択器１３Ａに接続される。同時にＤＯＵＴは、Ｃ分周
した信号を分周器出力端子５に出力する。
リップフロップの間に２ゲート相当の論理回路２３、２
５、２７及び２９があるだけなので、この論理回路の遅
延時間は小さく、非常に高速に動作することができる。
また、ビット数を増やしても、各フリップフロップの間
の論理回路の大きさは変わらず、遅延時間の増加がな
い。このシフトレジスタを、後置分周手段として使用す
るためには、次の接続を行う。ＤＩＮ端子（データ入力
端子）１６がＣ値データ線７に接続される。ＤＯＵＴ端
子（データ出力端子）は、Ｄデータ線８を介してビット
選択器１３Ａに接続される。同時にＤＯＵＴは、Ｃ分周
した信号を分周器出力端子５に出力する。
【００２４】従続接続されたシフトレジスタの最終段の
フリップフロップの出力はＣ分周した信号として分周器
出力端子５に接続され、また各段のシフトレジスタの＿
ＬＯＡＤ端子に接続される。この結果、最終段のフリッ
プフロップの出力が０になると、次のＣＬＫの立ち上が
りで、Ｃ値がシフトレジスタにロードされる ＳＥＲ端
子１９は、前述のように従続接続の前段のシフトレジス
タの終段のフリップフロップの出力に接続する。最前段
のＳＥＲ端子１９には信号線の接続はない。ＣＬＫ端子
２０を前置分周出力３に接続する。つまり、前置分周手
段で分周された信号に同期して、シフトレジスタ内のデ
ータがシフトする。ここで、従続接続によりＫビットの
シフトレジスタを構成したときのＤＯＵＴつまりＤデー
タ線のビット番号を、最前段からＫ、Ｋ−１、・・・、
１とし、そのデータをＤ（Ｋ）と表すことにする。ビッ
ト番号１が最終段のデータ線であり、前述のように、出
力端子および各シフトレジスタの＿ＬＯＡＤ端子に接続
されている。
フリップフロップの出力はＣ分周した信号として分周器
出力端子５に接続され、また各段のシフトレジスタの＿
ＬＯＡＤ端子に接続される。この結果、最終段のフリッ
プフロップの出力が０になると、次のＣＬＫの立ち上が
りで、Ｃ値がシフトレジスタにロードされる ＳＥＲ端
子１９は、前述のように従続接続の前段のシフトレジス
タの終段のフリップフロップの出力に接続する。最前段
のＳＥＲ端子１９には信号線の接続はない。ＣＬＫ端子
２０を前置分周出力３に接続する。つまり、前置分周手
段で分周された信号に同期して、シフトレジスタ内のデ
ータがシフトする。ここで、従続接続によりＫビットの
シフトレジスタを構成したときのＤＯＵＴつまりＤデー
タ線のビット番号を、最前段からＫ、Ｋ−１、・・・、
１とし、そのデータをＤ（Ｋ）と表すことにする。ビッ
ト番号１が最終段のデータ線であり、前述のように、出
力端子および各シフトレジスタの＿ＬＯＡＤ端子に接続
されている。
【００２５】従来技術で用いていたプログラマブルカウ
ンタの場合は、入力のカウント値Ｄは出力データ線上の
２進数で表現される値であった。そのため、データ線の
各ビットを比較するビット比較器１３Ｂを用いて、前置
分周出力がＡ周期に達したことを判断して前置分周器を
制御していた。シフトレジスタでは、前置分周出力の周
期数の情報はＤデータ線上の波形を媒体としている。従
ってシフトレジスタでは、前置分周出力がＡ周期に達し
たことを特定のビットを選択して判断する。図３にシフ
トレジスタ１３ＡのＤデータ線上の出力波形の例を示
す。図３では、シフトレジスタのＣ−１番のビットより
大きなビットには０を、Ｃ−１番以下のビット（図の上
方のＤ）には１をロードした例を示している。これは一
例であり、他のビットパターンの組み合わせでもよい。
図３では、Ｃ番にロードされた０が、入力のカウント毎
にＣ−１番から１番に向かって順次移動している。Ｄ
（Ｃ−Ａ）が１から０に変化する直前のカウント値が、
Ａを表しているので、この波形で前置分周器の分周比の
設定切換を制御できる。
ンタの場合は、入力のカウント値Ｄは出力データ線上の
２進数で表現される値であった。そのため、データ線の
各ビットを比較するビット比較器１３Ｂを用いて、前置
分周出力がＡ周期に達したことを判断して前置分周器を
制御していた。シフトレジスタでは、前置分周出力の周
期数の情報はＤデータ線上の波形を媒体としている。従
ってシフトレジスタでは、前置分周出力がＡ周期に達し
たことを特定のビットを選択して判断する。図３にシフ
トレジスタ１３ＡのＤデータ線上の出力波形の例を示
す。図３では、シフトレジスタのＣ−１番のビットより
大きなビットには０を、Ｃ−１番以下のビット（図の上
方のＤ）には１をロードした例を示している。これは一
例であり、他のビットパターンの組み合わせでもよい。
図３では、Ｃ番にロードされた０が、入力のカウント毎
にＣ−１番から１番に向かって順次移動している。Ｄ
（Ｃ−Ａ）が１から０に変化する直前のカウント値が、
Ａを表しているので、この波形で前置分周器の分周比の
設定切換を制御できる。
【００２６】カウント値がＣになると、Ｄ（１）が０に
なる。Ｄ（１）が０に変わると、次のＣＬＫの立ち上が
りで、新たなデータをロードし、カウント値は１に戻
り、再度カウントを始める。なお、シフトレジスタの最
大ビット数ＫよりＣが小さいときも、Ｄ（Ｃ）以上のビ
ットは０になっているので、上記動作には変化はない。
上記Ｄ（Ｃ−Ａ）のビットを選択するビット選択器１３
Ａの概念図を図４に示す。図４では、ＣＡ値発生器１１
が決定したＣ値およびＡ値に従い、シフトレジスタの出
力のデータ線の内から、Ｃ−Ａ番の信号線を選択し、前
置分周比制御信号を出力する。この結果、カウント値が
Ａになるまで、前置分周器が分周比Ｐ＋１で分周し、カ
ウント値がＡ＋１からは分周比Ｐで分周するように制御
できる。この選択回路は、単純な組み合わせ論理で実現
できる。また遅延時間を小さくすることができる。
なる。Ｄ（１）が０に変わると、次のＣＬＫの立ち上が
りで、新たなデータをロードし、カウント値は１に戻
り、再度カウントを始める。なお、シフトレジスタの最
大ビット数ＫよりＣが小さいときも、Ｄ（Ｃ）以上のビ
ットは０になっているので、上記動作には変化はない。
上記Ｄ（Ｃ−Ａ）のビットを選択するビット選択器１３
Ａの概念図を図４に示す。図４では、ＣＡ値発生器１１
が決定したＣ値およびＡ値に従い、シフトレジスタの出
力のデータ線の内から、Ｃ−Ａ番の信号線を選択し、前
置分周比制御信号を出力する。この結果、カウント値が
Ａになるまで、前置分周器が分周比Ｐ＋１で分周し、カ
ウント値がＡ＋１からは分周比Ｐで分周するように制御
できる。この選択回路は、単純な組み合わせ論理で実現
できる。また遅延時間を小さくすることができる。
【００２７】以上、２つの分周比を設定できる分周器を
用いる場合について示したが、２つ以上の分周比が設定
できる分周器を用いる場合にも、実施可能である。例え
ば、４つの分周比を設定できる分周器を用いる場合は、
ＣＡ値発生器１１においてＡ以外にＢを計算する機能を
付け加える。また、ビット選択器を１個追加して計算さ
れたＢに基づいて、前置分周器を制御する制御線を追加
すればよい。
用いる場合について示したが、２つ以上の分周比が設定
できる分周器を用いる場合にも、実施可能である。例え
ば、４つの分周比を設定できる分周器を用いる場合は、
ＣＡ値発生器１１においてＡ以外にＢを計算する機能を
付け加える。また、ビット選択器を１個追加して計算さ
れたＢに基づいて、前置分周器を制御する制御線を追加
すればよい。
【００２８】
【発明の効果】本発明により、動作速度の遅いプログラ
マブルカウンタに替えてシフトレジスタを用い、分周比
の高速な設定切換が可能になった。その結果、高速の小
数付き分周が可能になった。周波数シンセサイザにおい
ては、基準信号の周波数を高くすることができ、位相雑
音を低減したり、応答速度を早くすることができ、実用
に供し有用である。その例を示すと、従来の基準周波数
の最高周波数は２ＭＨｚであったが、これを１０ＭＨｚ
とすることができた。これにより、周波数シンセサイザ
の位相雑音を１０ｄＢ以上改善し、応答速度は２倍以上
改善された。
マブルカウンタに替えてシフトレジスタを用い、分周比
の高速な設定切換が可能になった。その結果、高速の小
数付き分周が可能になった。周波数シンセサイザにおい
ては、基準信号の周波数を高くすることができ、位相雑
音を低減したり、応答速度を早くすることができ、実用
に供し有用である。その例を示すと、従来の基準周波数
の最高周波数は２ＭＨｚであったが、これを１０ＭＨｚ
とすることができた。これにより、周波数シンセサイザ
の位相雑音を１０ｄＢ以上改善し、応答速度は２倍以上
改善された。
【図１】本発明の実施例の基本構成を示す図である。
【図２】本発明に用いるシフトレジスタの例を示す図で
ある。
ある。
【図３】本発明に用いるシフトレジスタの出力信号の例
を示す図である。
を示す図である。
【図４】本発明のビット選択器の概念図を示す図であ
る。
る。
【図５】位相ロックループ方式の周波数シンセサイザの
原理を示す図である。
原理を示す図である。
【図６】従来技術の分周器の例を示す図である。
１：分周器入力端子 ２：前置分周器 ３：前置分周出力 ４Ａ：シフトレジスタ ４Ｂ：プログラマブルカウンタ ５：分周器出力端子 ６：前置分周比制御線 ７：Ｃ値設定線 ８：Ｄデータ線 ９：端子 １０：ΣΔ変調器 １１：ＣＡ値発生器 １２：Ａ値設定線 １３Ａ：ビット選択器 １３Ｂ：ビット比較器 １６：ＤＩＮ端子（データ入力端子） １７：ＤＯＵＴ端子（データ出力端子） １８：＿ＬＯＡＤ端子 １９：ＳＥＲ端子 ２０：ＣＬＫ端子 ２１：＿ＲＥＳＥＴ端子 ２３：ゲート回路 ２４：フリップフロップ ２５：ゲート回路 ２６：フリップフロップ ２７：ゲート回路 ２８：フリップフロップ ２９：ゲート回路 ３０：フリップフロップ ３０：シフトレジスタ ３１：位相比較器 ３２：低域通過形フィルタ ３３：電圧制御発振器 ３４：プログラマブル分周器
Claims (3)
- 【請求項１】複数の整数分周比を設定できる前置分周手
段および後置分周手段を従続接続してなる分周手段と、 前記前置分周手段の分周比毎に分周する出力周期数およ
び前記後置分周手段の分周比を決定する分周係数発生手
段と、 前記前置分周手段の出力信号の周期数を計数する計数手
段と、 前記計数手段の計数値と前記分周係数発生手段が決定し
た周期数を比較して、前記前置分周器の分周比を選択的
に切り換える前置分周比切換手段と、 前記後置分周手段の分周比を前記分周係数発生手段が決
定した値に設定する手段と、を有する小数を含む分周比
の分周を行う分周器において、 前記後置分周手段にシフトレジスタを有し、前記シフト
レジスタが前記分周係数発生手段が決定した分周比を設
定して分周を行うと共に前記計数手段を構成しレジスタ
のデータ出力を前記前置分周比切換手段に送り、 前記前置分周比切換手段はビット選択手段を有し、前記
ビット選択手段が、前記データ出力から前記前置分周手
段の出力信号の周期数の情報を含むビットを選択し、前
記前置分周手段の分周比の切換を制御する、 ことを特徴とする小数を含む分周比の分周を行う分周
器。 - 【請求項２】前記分周係数発生手段がΣΔ変調器を有す
ることを特徴とする請求項１に記載の分周器。 - 【請求項３】請求項１または請求項２に記載の分周器を
使用したことを特徴とする周波数シンセザイサ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14966195A JP3536073B2 (ja) | 1995-05-24 | 1995-05-24 | 分周器 |
| US08/649,400 US5754067A (en) | 1995-05-24 | 1996-05-17 | Frequency divider with shift register and modulator |
| DE19620865A DE19620865C2 (de) | 1995-05-24 | 1996-05-23 | Frequenzteiler |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14966195A JP3536073B2 (ja) | 1995-05-24 | 1995-05-24 | 分周器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08321775A true JPH08321775A (ja) | 1996-12-03 |
| JP3536073B2 JP3536073B2 (ja) | 2004-06-07 |
Family
ID=15480094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14966195A Expired - Fee Related JP3536073B2 (ja) | 1995-05-24 | 1995-05-24 | 分周器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5754067A (ja) |
| JP (1) | JP3536073B2 (ja) |
| DE (1) | DE19620865C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7388438B2 (en) | 2002-12-26 | 2008-06-17 | Fujitsu Limited | ΣΔ modulator for PLL circuit |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19811550C2 (de) * | 1998-03-18 | 2002-06-27 | Bosch Gmbh Robert | Verfahren und Schaltungsanordnung zur Erzeugung von Frequenzsignalen |
| DE19835640A1 (de) | 1998-08-06 | 2000-02-10 | Siemens Ag | Rationaler Frequenzteiler |
| US6392455B1 (en) * | 2001-03-30 | 2002-05-21 | Koninklijke Philips Electronics N.V. | Baud rate generator with fractional divider |
| US6973155B2 (en) | 2004-03-25 | 2005-12-06 | International Business Machines Corporation | Highly scalable glitch-free frequency divider |
| US6980038B2 (en) * | 2004-05-06 | 2005-12-27 | International Business Machines Corporation | Circuit for compensating charge leakage in a low pass filter capacitor of PLL systems |
| US6972604B2 (en) * | 2004-05-06 | 2005-12-06 | International Business Machines Corporation | Circuit for compensating LPF capacitor charge leakage in phase locked loop systems |
| CN101465645B (zh) * | 2007-12-19 | 2010-12-15 | 中国科学院微电子研究所 | 一种小数/整数分频器 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4228403A (en) * | 1977-06-17 | 1980-10-14 | Nippon Gakki Seizo Kabushiki Kaisha | Submultiple-related-frequency wave generator |
| US4555793A (en) * | 1983-11-28 | 1985-11-26 | Allied Corporation | Averaging non-integer frequency division apparatus |
| US5038117A (en) * | 1990-01-23 | 1991-08-06 | Hewlett-Packard Company | Multiple-modulator fractional-N divider |
-
1995
- 1995-05-24 JP JP14966195A patent/JP3536073B2/ja not_active Expired - Fee Related
-
1996
- 1996-05-17 US US08/649,400 patent/US5754067A/en not_active Expired - Lifetime
- 1996-05-23 DE DE19620865A patent/DE19620865C2/de not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7388438B2 (en) | 2002-12-26 | 2008-06-17 | Fujitsu Limited | ΣΔ modulator for PLL circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19620865A1 (de) | 1996-11-28 |
| JP3536073B2 (ja) | 2004-06-07 |
| US5754067A (en) | 1998-05-19 |
| DE19620865C2 (de) | 2000-02-03 |
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Legal Events
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|---|---|---|---|
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