KR100486236B1 - 2의계승이아닌분주신호발생장치및방법 - Google Patents

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Abstract

2의 계승이 아닌 분주 신호 발생 장치 및 방법이 개시된다. 상기 과제를 이루기 위해, 본 발명에 의한 2의 계승이 아닌 분주 신호 발생 장치는 리셋 신호의 상승 엣지와 시스템 클럭 신호의 하강 엣지에 응답하여, 시스템 클럭 신호를 카운트하고, [k/2](여기서, 2n-1〈k〈2n 이며 k는 홀수이고, n≥1)를 카운트하는 동안 "고" 논리 레벨을 발생하는 제1 신호와 k를 카운팅하는 동안 "고" 논리 레벨을 발생하는 제2 신호를 리셋 신호로서 각각 발생하는 n비트 카운터, n비트 카운터에서 발생되는 제1 신호와 시스템 클럭 신호를 논리곱하여 제1 제어 신호를 발생하는 논리곱 수단 및 제1 제어 신호의 상승 엣지에 응답하여 제1 신호를 입력하고, 리셋 신호의 상승 엣지에 응답하여 리셋하므로 상기 시스템 클럭 신호가 k분주된 분주 신호를 출력하는 제1 플립플롭을 구비하고, [k/2]는 k/2의 정수만을 취하는 것을 특징으로 하고, 플립플롭을 통해 동일한 듀티를 갖는 타이밍이 안정적인 2이 계승이 아닌 분주 신호를 간단히 얻을 수 있는 효과가 있다.

Description

2의 계승이 아닌 분주 신호 발생 장치 및 방법{Apparatus for generating frequency-divided signal by except radix 2}
본 발명은 분주 신호 발생 장치 및 방법에 관한 것으로, 특히, 2의 계승이 아닌 분주 신호 발생 장치 및 방법에 관한 것이다.
일반적으로 시스템 클럭 신호(SCK)를 2의 계승에 상응하여 분주하는 분주 신호 발생 장치는 플립플롭들을 이용하여 간단히 구현할 수 있다. 한편, 시스템 클럭 신호(SCK)의 2의 계승이 아닌 분주 신호를 발생할 경우, 종래에는 카운터와 몇 개의 논리 게이트들만을 이용하여 분주 신호 발생 장치를 구성하였으나, 실제 클럭 신호의 듀티가 50%가 되지않거나, 신호 경합에 따른 오동작이 발생하는 문제점이 발생한다.
본 발명이 이루고자 하는 기술적 과제는 플립플롭을 이용해 타이밍이 안정적인 2의 계승이 아닌 분주 신호 발생 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 2의 계승이 아닌 분주 신호 발생 방법을 제공하는 데 있다.
상기 과제를 이루기 위해, 본 발명에 의한 2의 계승이 아닌 분주 신호 발생 장치는 리셋 신호의 상승 엣지와 시스템 클럭 신호의 하강 엣지에 응답하여, 시스템 클럭 신호를 카운트하고, [k/2](여기서, 2n-1〈k〈2n 이며 k는 홀수이고, [k/2]는 k/2의 정수만을 취함, n≥1)를 카운트하는 동안 제1 레벨을 발생하는 제1 신호와 k를 카운팅하는 동안 제1 논리 레벨을 발생하는 제2 신호를 리셋 신호로서 각각 발생하는 n비트 카운터, n비트 카운터에서 발생되는 제1 신호와 시스템 클럭 신호를 논리곱하여 제1 제어 신호를 발생하는 논리곱 수단 및 제1 제어 신호의 상승 엣지에 응답하여 제1 신호를 입력하고, 리셋 신호의 상승 엣지에 응답하여 리셋되어 상기 시스템 클럭 신호가 k분주된 분주 신호를 출력하는 제1 플립플롭을 구비하고, 것이 바람직하다.
상기 다른 과제를 이루기 위해, 본 발명에 의한 2의 계승이 아닌 분주 신호 발생 방법은 시스템 클럭 신호를 분주하고자 하는 분주 계수 r(여기서, r≥1)을 2가 아닌 k(여기서, 2n-1〈k〈2n, k는 홀수, n≥1)와 2q (여기서, q≥0)의 곱으로 분리하는 단계, 리셋 신호와 시스템 클럭 신호에 따라 시스템 클럭 신호를 카운트하는 단계, [k/2](여기서, [k/2]는 k/2의 정수만을 취함)를 카운트하여 제1 신호를 발생하는 단계, 제1 신호와 시스템 클럭 신호를 논리곱하여 제1 제어 신호를 발생하는 단계, k를 카운트하여 리셋 신호를 발생하는 단계, 리셋 신호 및 제1 제어 신호에 따라 제1 신호를 카운트하므로 시스템 클럭 신호가 k분주된 제3 신호를 발생하는 단계, 분주 계수 r과 상기 k가 같은가를 판단하는 단계, 분주 계수 r과 k가 같으면, 제3 신호를 시스템 클럭 신호가 r분주된 분주 신호로서 발생하는 단계 및 분주 계수 r과 k가 같지 않으면, 제3 신호를 2q 분주하고, 2q 분주된 제3 신호를 시스템 클럭 신호가 r분주된 분주 신호로서 발생하는 단계로 이루어지는 것이 바람직하다.
이하, 본 발명에 의한 2의 계승이 아닌 분주 신호 발생 장치 및 방법을 설명하기 전에, 일반적인 2의 계승 분주 신호 발생 장치에 대해 첨부된 도면들을 참조하여 다음과 같이 설명한다.
일반적으로 분주 신호 발생 장치는 시스템 클럭 신호를 2분주 또는 4분주등 2의 계승으로 분주할 경우에 티-플립플롭(T-flip flop) 또는 디-플립플롭(D-flip flop)들을 이용하여 간단히 구성할 수 있다. 이러한 경우 2n(여기서, n≥1) 분주 신호 발생을 위해 n개의 티- 또는 디-플립플롭들이 필요하다.
도 1은 일반적인 2의 계승 분주 신호 발생 장치를 설명하기 위한 블록도로서, 제1 티-플립플롭(100) 및 제2 티-플립플롭(110)으로 구성된다.
도 2(a) 내지 도 2(c)는 도 1에 도시된 장치의 각 부의 파형도로서, 도 2(a)는 시스템 클럭 신호(SCK)를 나타내고, 도 2(b)는 제1 티-플립플롭(100)의 출력 파형도를 나타내고, 도 2(c)는 제2 티-플립플롭(110)의 출력 파형도를 나타낸다.
도 1 및 도 2(a) 내지 도 2(c)를 참조하면, 도 2(a)에 도시된 하강 엣지(edge)에서 인에이블(enable)되는 시스템 클럭 신호(SCK)가 제1 티-플롭플롭(100)의 입력 단자(T1)로 입력되면, 제1 티-플립플롭(100)의 제1 출력 단자 Q1으로 도 2(b)에 도시된 2분주된 시스템 클럭 신호(SCK2)가 출력된다. 제1 플립플롭(100)의 제2 출력 단자 QB1으로 하강 엣지에서 인에이블되는 2분주된 시스템 클럭 신호(SCK2)가 제2 플립플롭(110)의 입력 단자(T2)로 입력되면, 제2 티-플립플롭(110)의 출력 단자 Q2로 도 2(c)에 도시된 4분주된 시스템 클럭 신호(SCK4)가 출력된다. 즉, 2n의 분주 신호를 발생하기 위해 n개의 플립플립들이 필요하며, 이러한 분주 회로는 n비트 카운터와 같은 동작을 함을 알 수 있다.
이하, 본 발명에 의한 2의 계승이 아닌 분주 신호 발생 장치를 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 3은 본 발명에 의한 2의 계승이 아닌 분주 신호 발생 장치의 제1 일실시예의 회로도로서, 시스템 클럭 신호(SCK)의 하강 엣지에서 인에이블되며, n비트 카운터(300), 앤드 게이트(and gate)(310), 제1, 제2, … 및 제m 플립플롭(330, 332, … 및 334)으로 구성된다.
도 3에 도시된 n비트 카운터(300)는 리셋 신호(R)의 상승 엣지와 시스템 클럭 신호(SCK)의 하강 엣지에 응답하여 시스템 클럭 신호(SCK)를 카운트한다. n비트 카운터(300)는 [k/2](여기서, 2n-1〈k〈2n이며, 홀수)를 카운트하는 동안 "고" 논리 레벨을 갖는 제1 신호(340)를 발생하며, 이때, [k/2]는 k를 2로 나눈후, 정수만을 취한 값이다. 즉, "k=3"이면 [k/2]는 "1"이고, "k=5"이면 [k/2]는 "2"이다. 또한, n비트 카운터(300)는 k를 카운트하는 동안 "고" 논리 레벨을 갖는 제2 신호(360)를 발생하며, 제2 신호(360)를 리셋 신호(Reset)로서 n비트 카운터(300)와 제1 플립플롭(330)의 리셋 단자(R)로 출력한다. 즉, n비트 카운터(300)가 k를 카운트하여 "고"논리 레벨을 발생하면 리셋 신호(Reset)가 인에이블된 상태이므로 n비트 카운터(300)와 제1 플립플롭(330)은 리셋된다. 앤드 게이트(310)는 n비트 카운터(300)에서 발생되는 제1 신호(340)와 시스템 클럭 신호(SCK)를 논리곱하여 제1 제어 신호(350)를 발생한다. 제1 플립플롭(330)은 리셋 신호(Reset)의 상승 엣지와 제1 제어 신호(350)의 상승 엣지에 응답하여 입력 단자 IN으로 입력되는 제1 신호(350)를 카운트한다. 따라서, 제1 플립플롭(330)의 출력 단자 OUT1으로 시스템 클럭 신호(SCK)가 k분주된 분주 신호를 출력한다.
한편, 시스템 클럭 신호(SCK)를 p(여기서, 2n-1〈p〈2n이며, 짝수)분주하는 분주 신호를 발생하기 위해, 제1 플립 플롭(330)에 제2, … 및 제m 플립플롭(332, … 및 334)들을 직렬 연결할 수 있다. 먼저, p를 다음 수학식 1과 같이 나타내어 홀수 k를 구한다.
p = k X 2q
여기서, q≥0이다. 즉, 시스템 클럭 신호(SCK)가 k분주된 분주 신호를 구한후, 제2, … 및 제m 플립플롭(332, … 및 334)을 직력 연결하여 시스템 클럭 신호(SCK)가 k분주된 분주 신호를 다시 2q 분주하므로서, 시스템 클럭 신호(SCK)가 p분주된 분주 신호를 발생할 수 있다.
도 4(a) 내지 도 4(g)는 도 3에 도시된 n비트 카운터(300)를 2비트 카운터로하여 도 3에 도시된 장치가 시스템 클럭 신호(SCK)의 3분주 신호 발생 장치로 가정하였을 때의 각 부의 출력 파형도로서, 도 4(a)는 하강 엣지에서 인에이블되는 시스템 클럭 신호(SCK)를 나타내고, 도 4(b)는 2비트 카운터(300)가 시스템 클럭 신호(SCK)를 카운트한 결과를 나타내는 파형도를 나타내고, 도 4(c)는 2비트 카운터(300)에서 출력되는 리셋 신호(Reset)의 파형도를 나타내고, 도 4(d)는 2비트 카운터(300)에서 출력되는 제1 신호(340)의 파형도를 나타내고, 도 4(e)는 제1 논리곱(310)의 출력 파형도를 나타내고, 도 4(f)는 제1 플립플롭(330)에서 출력되는 시스템 클럭 신호(SCK)가 3분주된 분주 신호를 나타내며, 도 4(g)는 제2 플립플롭(332)에서 출력되는 시스템 클럭 신호(SCK)가 6분주된 분주 신호를 나타낸다.
도 3 및 도 4(a) 내지 도 4(g)를 참조하면, 2비트 카운터(300)는 도 4(c)에 도시된 리셋 신호(Reset)의 상승 엣지와 도 4(a)에 도시된 시스템 클럭 신호(SCK)의 하강 엣지에 응답하여, 입력되는 시스템 클럭 신호(SCK)를 카운트하고, 2비트 카운터(300)가 [3/2]를 카운트하는 동안 즉, "1"을 카운트하는 동안 "고" 논리 레벨을 갖는 도 4(d)에 도시된 제1 신호(340)를 발생한다. 또한, 2비트 카운터(300)는 "3"을 카운트하는 동안 "고" 논리 레벨을 갖는 제2 신호(360)를 도 4(c)에 도시된 리셋 신호(Reset)로서 각각 발생한다. 즉, 2비트 카운터(300)가 "3"을 카운트하여 발생되는 제2 신호(360)에 의해 2비트 카운터(300) 및 제1 플립플롭(330)을 리셋시키는 리셋 신호(Reset)가 제1 구간(430)에서 인에이블된다. 인에이블된 리셋 신호(Reset)에 의해 제2 구간(440)에서는 2비트 카운터(300)가 리셋되어 다시 "0"을 카운트하게 되면 제2 신호가 "저"논리 레벨로 되면서, 리셋 신호(Reset)가 디세이블(desable)되므로 도 4(c)에 도시된 리셋 신호(Reset)가 발생된다.
또한, 앤드 게이트(310)는 2비트 카운터(300)에서 발생되는 도 4(d)에 도시된 제1 신호(340)와 시스템 클럭 신호(SCK)를 논리곱하여 도 4(e)에 도시된 제1 제어 신호(350)를 발생한다. 제1 플립플롭(330)은 도 4(e)에 도시된 제1 제어 신호(350)의 상승 엣지에 응답하여 도 4(d)에 도시된 제1 신호(340)를 입력하여 "고"논리 레벨을 발생하고, 도 4(c)에 도시된 리셋 신호(Reset)의 상승 엣지에 응답하여 리셋되어 "저"논리 레벨로 반전되며, 이러한 동작을 반복하므로, 도 4(f)에 도시된 파형도와 같이, 출력 단자 OUT1으로 시스템 클럭 신호(SCK)가 3분주된 분주 신호를 출력하게 된다.
한편, 시스템 클럭 신호(SCK)가 6분주된 분주 신호를 발생하기 위해, 제2 플립 플롭(332)을 추가적으로 사용할 수 있다. 즉, 시스템 클럭 신호(SCK)가 3분주된 분주 신호를 다시 2분주하므로, 도 4(g)에 도시된 파형도와 같이 제2 플립플롭(332)의 출력 단자 OUT2로 시스템 클럭 신호(SCK)가 6분주된 분주 신호가 출력된다.
도 5는 본 발명에 의한 2의 계승이 아닌 분주 신호 발생 장치의 제2 일실시예의 회로도로서, 시스템 클럭 신호(SCK)의 상승 엣지에서 인에이블되며, n비트 카운터(500), 앤드 게이트(510), 플립플롭(530), 인버터(580)와 제1, 제2, … 및 제m 플립플롭(530, 532, … 및 534)으로 구성된다로 구성된다.
도 5에 도시된 n비트 카운터(500)는 리셋 신호(Reset)의 상승 엣지와 시스템 클럭 신호(SCK)의 상승 엣지에 응답하여 시스템 클럭 신호(SCK)를 카운트한다. n비트 카운터(500)는 [k/2](여기서, 2n-1〈k〈2n이며, 홀수)를 카운트하는 동안 "고" 논리 레벨을 갖는 제1 신호(540)를 발생하며, 이때, [k/2]는 k를 2로 나눈후, 정수만을 취한 값이다. 즉, "k=3"이면 [k/2]는 "1"이고, "k=5"이면 [k/2]는 "2"이다. 또한, n비트 카운터(500)는 k를 카운트하는 동안 "고" 논리 레벨을 갖는 제2 신호(560)를 발생하며, 제2 신호(560)를 리셋 신호(Reset)로서 n비트 카운터(500)와 제1 플립플롭(530)의 리셋 단자(R)로 출력한다. 즉, n비트 카운터(500)가 k를 카운트하여 "고"논리 레벨을 발생하면 리셋 신호(Reset)가 인에이블된 상태이므로 n비트 카운터(500)와 제1 플립플롭(530)은 리셋된다. 인버터(580)는 시스템 클럭 신호(SCK)를 반전하고, 앤드 게이트(510)는 n비트 카운터(500)에서 발생되는 제1 신호(540)와 인버터(580)에 의해 반전된 시스템 클럭 신호(590)를 논리곱하여 제1 제어 신호(550)를 발생한다. 제1 플립플롭(530)은 리셋 신호(Reset)의 상승 엣지와 제1 제어 신호(550)의 상승 엣지에 응답하여 입력 단자 IN으로 입력되는 제1 신호(550)를 카운트하므로 출력 단자 OUT1으로 시스템 클럭 신호(SCK)가 k분주된 분주 신호를 출력하게 된다.
한편, 제1 실시예에서 설명한 바와 같이, 시스템 클럭 신호(SCK)를 p(여기서, 2n-1〈p〈2n이며, 짝수)분주하는 분주 신호를 발생하기 위해, 제2, … 및 제m 플립플롭(532, … 및 534)을 제1 플립 플롭(530)에 직력 연결할 수 있다.
도 6(a) 내지 도 6(g)는 도 5에 도시된 n비트 카운터(500)를 2비트 카운터로하여 도 5에 도시된 장치가 시스템 클럭 신호(SCK)의 3분주 신호 발생 장치로 가정하였을 때의 각 부의 출력 파형도로서, 도 6(a)는 상승 엣지에서 인에이블되는 시스템 클럭 신호(SCK)를 나타내고, 도 6(b)는 2비트 카운터(500)가 시스템 클럭 신호(SCK)를 카운트한 결과를 나타내는 파형도를 나타내고, 도 6(c)는 2비트 카운터(500)에서 출력되는 리셋 신호(Reset)의 파형도를 나타내고, 도 6(d)는 2비트 카운터(500)에서 출력되는 제1 신호(540)의 파형도를 나타내고, 도 6(e)는 제1 논리곱(510)의 출력 파형도를 나타내고, 도 6(f)는 제1 플립플롭(530)에서 출력되는 시스템 클럭 신호(SCK)가 3분주된 분주 신호를 나타내며, 도 6(g)는 제2 플립플롭(532)에서 출력되는 시스템 클럭 신호(SCK)가 6분주된 분주 신호를 나타낸다.
도 5 및 도 6(a) 내지 도 6(g)를 참조하면, 2비트 카운터(500)는 도 6(c)에 도시된 리셋 신호(Reset)의 상승 엣지와 도 6(a)에 도시된 시스템 클럭 신호(SCK)의 상승 엣지에 응답하여, 입력되는 시스템 클럭 신호(SCK)를 카운트하고, 2비트 카운터(500)가 [3/2]를 카운트하는 동안 즉, "1"을 카운트하는 동안 "고" 논리 레벨을 갖는 도 6(d)에 도시된 제1 신호(540)를 발생한다. 또한, 2비트 카운터(500)는 "3"을 카운트하는 동안 "고" 논리 레벨을 갖는 제2 신호(560)를 도 6(c)에 도시된 리셋 신호(Reset)로서 각각 발생한다. 즉, 2비트 카운터(500)가 "3"을 카운트하여 발생되는 제2 신호(560)에 의해 2비트 카운터(500) 및 제1 플립플롭(530)을 리셋시키는 리셋 신호(Reset)가 제1 구간(630)에서 인에이블된다. 인에이블된 리셋 신호(Reset)에 의해 제2 구간(640)에서는 2비트 카운터(500)가 리셋되어 다시 "0"을 카운트하게 되면 제2 신호가 "저"논리 레벨로 되면서, 리셋 신호(Reset)가 디세이블되므로 도 6(c)에 도시된 리셋 신호(Reset)가 발생된다.
또한, 인버터(580)는 시스템 클럭 신호(SCK)를 반전하고, 앤드 게이트(510)는 2비트 카운터(500)에서 발생되는 도 6(d)에 도시된 제1 신호(540)와 반전된 시스템 클럭 신호(590)를 논리곱하여 도 6(e)에 도시된 제1 제어 신호(550)를 발생한다. 제1 플립플롭(530)은 도 6(e)에 도시된 제1 제어 신호(550)의 상승 엣지에 응답하여 도 6(d)에 도시된 제1 신호(540)를 입력하여 "고"논리 레벨을 발생하고, 도 6(c)에 도시된 리셋 신호(Reset)의 상승 엣지에 응답하여 리셋되어 "저"논리 레벨로 반전되며, 이러한 동작을 반복하므로, 도 6(f)에 도시된 파형도와 같이, 출력 단자 OUT1으로 시스템 클럭 신호(SCK)가 3분주된 분주 신호를 출력하게 된다.
한편, 시스템 클럭 신호(SCK)가 6분주된 분주 신호를 발생하기 위해, 제2 플립 플롭(532)을 추가적으로 사용할 수 있다. 즉, 시스템 클럭 신호(SCK)가 3분주된 분주 신호를 다시 2분주하므로, 도 6(g)에 도시된 파형도와 같이 제2 플립플롭(532)의 출력 단자 OUT2로 시스템 클럭 신호(SCK)가 6분주된 분주 신호가 출력된다.
이하, 본 발명에 의한 2의 계승이 아닌 분주 신호 발생 방법을 첨부된 도면을 참조하여 다음과 같이 설명한다.
도 7은 본 발명에 의한 2의 계승이 아닌 분주 신호 발생 방법을 설명하기 위한 플로우 차트로서, 분주하고자 하는 분주 계수 r(여기서, r≥2)를 2가 아닌 k(여기서, 2n-1〈k〈2n, n≥1)와 2q (여기서, q≥1)의 곱으로 분리하는 단계(제700 단계), 리셋 신호와 시스템 클럭 신호에 응답하여 시스템 클럭 신호를 카운트하는 단계(제710 단계), [k/2]를 카운트하여 제1 신호를 발생하고, 제1 신호와 시스템 클럭 신호를 논리곱하여 제1 제어 신호를 발생하며, k를 카운트하여 리셋 신호를 발생하는 단계(제720 ~ 740 단계), 리셋 신호와 제2 제어 신호에 응답하여 제1 신호를 카운트하므로 시스템 클럭 신호가 k분주된 제3 신호를 발생하는 단계(제750 단계) 및 분주 계수 r과 k가 같은가를 판단하여 같으면, 제3 신호를 시스템 클럭 신호가 r분주된 분주 신호로서 발생하고, 분주 계수 r과 k가 다르면, 제3 신호를 2q 분주하고, 2q 분주된 제3 신호를 상기 시스템 클럭 신호가 r분주된 분주 신호로서 발생하는 단계(제760 ~ 780 단계)로 이루어진다.
도 3, 도 5 및 도 7을 참조하면, 먼저 시스템 클럭 신호를 분주하고자 하는 분주 계수 r(여기서, r≥3)을 2가 아닌 k(여기서, 2n-1〈k〈2n, k는 홀수, n≥1)와 2q (여기서, q≥0)의 곱으로 분리한다(제700 단계). 제700 단계 후에, n비트 카운터(300, 500)는 리셋 신호와 시스템 클럭 신호에 응답하여 시스템 클럭 신호를 카운트한다(제710 단계). 제710 단계 후에, n비트 카운터(300, 500)가 [k/2]를 카운트하는 동안 "고" 논리 레벨을 갖는 제1 신호(340, 540)를 발생하며, 이때, [k/2]는 k/2의 정수만을 취한다(제720 단계). 제720 단계 후에, 제1 신호(340, 540)와 시스템 클럭 신호(SCK) 또는 반전된 시스템 클럭 신호()를 논리곱하여 제1 제어 신호(350, 550)를 발생한다(제730 단계). 제730 단계 후에, n비트 카운터(300, 500)는 k를 카운트하는 동안 "고" 논리 레벨을 갖는 제2 신호(360, 560)를 리셋 신호(Reset)로서 발생한다(제740 단계). 제740 단계 후에, 제1 플립플롭(330, 530)이 제1 제어 신호에 응답하여 제1 신호를 카운트하고, 리셋 신호(Reset)에 응답하여 리셋하므로 상기 시스템 클럭 신호(SCK)가 k분주된 제3 신호를 발생한다(제750 단계). 제750 단계 후에, 분주 계수 r과 k가 같은가를 판단한다(제760 단계). 제760 단계 후에, 분주 계수 r과 k가 같으면, 제1 플립플롭(330, 530)의 제1 출력 단자 OUT1으로 제3 신호를 시스템 클럭 신호(SCK)가 r분주된 분주 신호로서 발생한다(제770 단계). 제760 단계 후에, 분주 계수 r과 k가 같지 않으면, 제2, … 및 제m 플립플롭(332, … 및 334, 532, … 및 534)에 의해 제3 신호를 2q 분주하고, 2q 분주된 제3 신호를 시스템 클럭 신호(SCK)가 r분주된 분주 신호로서 제2, … 및 제m 출력 단자 OUT2, … 및 OUTm으로 발생한다(제780 단계).
상술한 바와 같이, 본 발명에 의한 2의 계승이 아닌 분주 신호 발생 장치 및 방법은 플립플롭을 통해 동일한 듀티를 갖는 타이밍이 안정적인 2이 계승이 아닌 분주 신호를 간단히 얻을 수 있는 효과가 있다.
도 1은 일반적인 2의 계승 분주 신호 발생 장치를 설명하기 위한 블록도이다.
도 2(a) 내지 도 2(c)는 도 1에 도시된 장치의 각 부의 파형도이다.
도 3은 본 발명에 의한 2의 계승이 아닌 분주 신호 발생 장치의 제1 일실시예의 회로도이다.
도 4(a) 내지 도 4(g)는 도 3에 도시된 n비트 카운터를 2비트 카운터로하였을 때, 도 3에 도시된 장치의 각 부의 출력 파형도이다.
도 5는 본 발명에 의한 2의 계승이 아닌 분주 신호 발생 장치의 제2 일실시예의 회로도이다.
도 6(a) 내지 도 6(g)는 도 5에 도시된 n비트 카운터를 2비트 카운터로하였을 때, 도 5에 도시된 장치의 각 부의 출력 파형도이다.
도 7은 본 발명에 의한 2의 계승이 아닌 분주 신호 발생 방법을 설명하기 위한 플로우 차트이다.

Claims (3)

  1. 리셋 신호와 시스템 클럭 신호에 응답하여, 상기 시스템 클럭 신호를 카운트하고, [k/2](여기서, 2n-1〈k〈2n 이며 k는 홀수이고, [k/2]는 k/2의 정수만을 취하는 것임, n≥1)를 카운트하는 동안 제1 레벨을 발생하는 제1 신호와 k를 카운팅하는 동안 제1 레벨을 발생하는 제2 신호를 상기 리셋 신호로서 각각 발생하는 n비트 카운터;
    상기 n비트 카운터에서 발생되는 상기 제1 신호와 상기 시스템 클럭 신호를 논리곱하여 제1 제어 신호를 발생하는 논리곱 수단; 및
    상기 제1 제어 신호에 동기되어 상기 제1 신호를 입력하고, 상기 리셋 신호에 응답하여 리셋되어 상기 시스템 클럭 신호가 k분주된 분주 신호를 출력하는 제1 플립플롭을 구비하는 것을 특징으로 하는 2의 계승이 아닌 분주 신호 발생 장치.
  2. 제1항에 있어서, 상기 2의 계승이 아닌 분주 신호 발생 장치는 상기 제1 플립플롭에 제2, … 및 제m(여기서, m〉2) 플립플롭들을 직렬 연결하여 상기 시스템 클럭 신호를 p(여기서, 2n-1〈p〈2n 이며 p는짝수)분주하는 분주 신호를 발생하는 것을 특징으로 하는 2의 계승이 아닌 분주 신호 발생 장치.
  3. 시스템 클럭 신호를 분주하고자 하는 분주 계수 r(여기서, r≥2)을 k(여기서, 2n-1〈k〈2n, k는 홀수, n≥1)와 2q (여기서, q≥0)의 곱으로 분리하는 단계;
    리셋 신호와 상기 시스템 클럭 신호에 따라 시스템 클럭 신호를 카운트하는 단계;
    [k/2](여기서, [k/2]는 k/2의 정수만을 취함)를 카운트하여 제1 신호를 발생하는 단계;
    상기 제1 신호와 상기 시스템 클럭 신호를 논리곱하여 제1 제어 신호를 발생하는 단계;
    k를 카운트하여 상기 리셋 신호를 발생하는 단계;
    상기 제1 제어 신호에 따라 상기 제1 신호를 카운트하고, 상기 리셋 신호에 응답하여 리셋하므로 상기 시스템 클럭 신호가 k분주된 제3 신호를 발생하는 단계;
    상기 분주 계수 r과 상기 k가 같은가를 판단하는 단계;
    상기 분주 계수 r과 상기 k가 같으면, 상기 제3 신호를 상기 시스템 클럭 신호가 r분주된 분주 신호로서 발생하는 단계; 및
    상기 분주 계수 r과 상기 k가 같지않으면, 상기 제3 신호를 2q 분주하고, 2q 분주된 상기 제3 신호를 상기 시스템 클럭 신호가 r분주된 분주 신호로서 발생하는 단계로 이루어지는 것을 특징으로 하는 2의 계승이 아닌 분주 신호 발생 방법.
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