JPH08297177A - 時間間隔測定回路 - Google Patents
時間間隔測定回路Info
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- JPH08297177A JPH08297177A JP7346414A JP34641495A JPH08297177A JP H08297177 A JPH08297177 A JP H08297177A JP 7346414 A JP7346414 A JP 7346414A JP 34641495 A JP34641495 A JP 34641495A JP H08297177 A JPH08297177 A JP H08297177A
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- JP
- Japan
- Prior art keywords
- ring oscillator
- circuit
- signal
- pulse
- time interval
- Prior art date
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-
- G—PHYSICS
- G04—HOROLOGY
- G04F—TIME-INTERVAL MEASURING
- G04F10/00—Apparatus for measuring unknown time intervals by electric means
- G04F10/04—Apparatus for measuring unknown time intervals by electric means by counting pulses or half-cycles of an ac
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Measurement Of Unknown Time Intervals (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【課題】 時間間隔がリング発振器のサイクル完了時に
終了したときにも正確なカウントを可能する時間間隔測
定回路を提供する。 【解決手段】 測定される時間間隔中に発生するリング
発振器の完全なサイクルおよび・またはサイクルフラク
ションの数を求めることにより時間間隔を測定する回路
において、リング発振器１のサイクル完了時、またはそ
の近くで時間間隔が終了したときの不正確なカウントを
防止する手段が提供される。
終了したときにも正確なカウントを可能する時間間隔測
定回路を提供する。 【解決手段】 測定される時間間隔中に発生するリング
発振器の完全なサイクルおよび・またはサイクルフラク
ションの数を求めることにより時間間隔を測定する回路
において、リング発振器１のサイクル完了時、またはそ
の近くで時間間隔が終了したときの不正確なカウントを
防止する手段が提供される。
Description
【０００１】
【発明の属する技術分野】本発明は、時間間隔を測定す
るための回路に関し、特に、時間間隔を数百ピコ秒まで
も測定する回路に関する。
るための回路に関し、特に、時間間隔を数百ピコ秒まで
も測定する回路に関する。
【０００２】
【従来の技術】回路については、例えば、ヨーロッパ公
開特許 E.P.O. 300,757 および E.P.O. 508,232 から既
知である。E.P.O. 300,757 によれば、論理レベル遷移
により表され得る非反復的事象間の時間を非常に精密に
測定する手段が提供される。回路の分解能は、所望され
る全てのレベルに選択可能である。この回路によると、
上記時間（パルス幅）は現在利用可能な遅延線モジュー
ルの精密さにまで測定できる。すなわち、１ナノ秒まで
である。回路の非常な精密性にかかわらず、使用される
論理素子は営利的に利用可能なトランジスタ−トランジ
スタ論理（ＴＴＬ）部であってもよい。
開特許 E.P.O. 300,757 および E.P.O. 508,232 から既
知である。E.P.O. 300,757 によれば、論理レベル遷移
により表され得る非反復的事象間の時間を非常に精密に
測定する手段が提供される。回路の分解能は、所望され
る全てのレベルに選択可能である。この回路によると、
上記時間（パルス幅）は現在利用可能な遅延線モジュー
ルの精密さにまで測定できる。すなわち、１ナノ秒まで
である。回路の非常な精密性にかかわらず、使用される
論理素子は営利的に利用可能なトランジスタ−トランジ
スタ論理（ＴＴＬ）部であってもよい。
【０００３】E.P.O. 300,757 および E.P.O. 508,232
では、タップ付遅延線または双安定段階チェーンを有す
るリング発振器が、測定される時間間隔の開始において
可能となり、これはその時間間隔を表わす持続時間のパ
ルス信号の立ち上がり区間により示され、また、完全な
処理サイクル数およびリング発振器の位相または状態は
時間間隔の終わりにあり、これはその時間間隔の測定と
して捉えられるパルス信号の立ち下がり区間により示さ
れる。このような回路は、既知の持続時間をもつ１つ以
上の基準パルスを用いて校正することができる。例えば
リング発振器の状態は、複数のラッチにラッチ止めして
もよく、遅延線上の各タップまたは発振器の段階チェー
ンの各々に対して１つずつがパルス信号の終わりでラッ
チ止めされ、一方で処理サイクル数は、リング発振器の
最終タップまたは段階から高周波数カウンタ計数パルス
で記録される。例えば発振器は、１０個のタップまたは
段階を有してもよい。
では、タップ付遅延線または双安定段階チェーンを有す
るリング発振器が、測定される時間間隔の開始において
可能となり、これはその時間間隔を表わす持続時間のパ
ルス信号の立ち上がり区間により示され、また、完全な
処理サイクル数およびリング発振器の位相または状態は
時間間隔の終わりにあり、これはその時間間隔の測定と
して捉えられるパルス信号の立ち下がり区間により示さ
れる。このような回路は、既知の持続時間をもつ１つ以
上の基準パルスを用いて校正することができる。例えば
リング発振器の状態は、複数のラッチにラッチ止めして
もよく、遅延線上の各タップまたは発振器の段階チェー
ンの各々に対して１つずつがパルス信号の終わりでラッ
チ止めされ、一方で処理サイクル数は、リング発振器の
最終タップまたは段階から高周波数カウンタ計数パルス
で記録される。例えば発振器は、１０個のタップまたは
段階を有してもよい。
【０００４】
【発明が解決しようとする課題】上記の回路では、カウ
ンタがクロックされて処理サイクルの完了を示し、一方
でラッチで保留されている値がまだ９カウントを示す
か、カウンタはクロックされないがラッチが１０（また
は零）カウントを示すときに、イネーブルパルス信号の
最後が高周波数カウンタがクロックしかけている点と一
致すると問題が生じる。これはなぜなら、イネーブルパ
ルスの立ち下がり区間が一方ではラッチをクロックする
ために使用され、もう一方ではデータ値として使用され
るからであり、また回路の応答が処理状況に応じて変化
できるからである。E.P.O. 508,232では、この問題はリ
ング発振器の異なる段階からクロックされた２つの別々
のカウンタを使用することにより解決される。
ンタがクロックされて処理サイクルの完了を示し、一方
でラッチで保留されている値がまだ９カウントを示す
か、カウンタはクロックされないがラッチが１０（また
は零）カウントを示すときに、イネーブルパルス信号の
最後が高周波数カウンタがクロックしかけている点と一
致すると問題が生じる。これはなぜなら、イネーブルパ
ルスの立ち下がり区間が一方ではラッチをクロックする
ために使用され、もう一方ではデータ値として使用され
るからであり、また回路の応答が処理状況に応じて変化
できるからである。E.P.O. 508,232では、この問題はリ
ング発振器の異なる段階からクロックされた２つの別々
のカウンタを使用することにより解決される。
【０００５】
【課題を解決するための手段】本発明によれば、入力さ
れる信号の論理信号レベル間の遷移により限定され、前
記論理信号レベルの１つは回路のイネーブル信号レベル
を構成し、複数の段階を有するリング発振器と、前記段
階の各々と関連する同じような複数のラッチと、前記リ
ング発振器の完全なサイクルをカウントするカウンタ手
段とを含む時間間隔測定回路において、前記入力信号の
論理信号レベルおよび前記リング発振器からの出力信号
パルスに応答して前記出力パルスを前記カウンタ手段に
適用し、また、前記イネーブル信号レベルからの前記入
力信号の遷移の発生が、前記リング発振器からの前記出
力信号パルスのレベルにおける所定の遷移の前か後かを
示す回路手段が提供される。
れる信号の論理信号レベル間の遷移により限定され、前
記論理信号レベルの１つは回路のイネーブル信号レベル
を構成し、複数の段階を有するリング発振器と、前記段
階の各々と関連する同じような複数のラッチと、前記リ
ング発振器の完全なサイクルをカウントするカウンタ手
段とを含む時間間隔測定回路において、前記入力信号の
論理信号レベルおよび前記リング発振器からの出力信号
パルスに応答して前記出力パルスを前記カウンタ手段に
適用し、また、前記イネーブル信号レベルからの前記入
力信号の遷移の発生が、前記リング発振器からの前記出
力信号パルスのレベルにおける所定の遷移の前か後かを
示す回路手段が提供される。
【０００６】
【発明の実施の形態】次に添付図面を参照しながら、本
発明による時間間隔を測定するための回路について、実
施例に基づいて説明する。
発明による時間間隔を測定するための回路について、実
施例に基づいて説明する。
【０００７】まず図１を参照すると、回路は１０段階
（図示せず）をもつリング発振器１を有し、この１０段
階を通して２進値は例えば百ピコ秒の段階毎遅延を伝播
することにより、発振器１がイネーブルにされるとナノ
秒毎に同期回路３を介して高周波数カウンタ２に出力パ
ルスが供給される。
（図示せず）をもつリング発振器１を有し、この１０段
階を通して２進値は例えば百ピコ秒の段階毎遅延を伝播
することにより、発振器１がイネーブルにされるとナノ
秒毎に同期回路３を介して高周波数カウンタ２に出力パ
ルスが供給される。
【０００８】周期が測定される時間間隔を表す入力パル
ス信号は入力端末４を介して制御回路５に供給され、制
御回路５は入力パルス信号の開始または立ち上がり区間
において、イネーブル論理信号レベルを同期回路３とエ
ラー検出回路６とに適用し、またそのイネーブル論理信
号レベルの逆をリング発振器１の各段階と関連したラッ
チセット７に適用する。それと同時にリング発振器１が
初期化され、動作がセットされる。
ス信号は入力端末４を介して制御回路５に供給され、制
御回路５は入力パルス信号の開始または立ち上がり区間
において、イネーブル論理信号レベルを同期回路３とエ
ラー検出回路６とに適用し、またそのイネーブル論理信
号レベルの逆をリング発振器１の各段階と関連したラッ
チセット７に適用する。それと同時にリング発振器１が
初期化され、動作がセットされる。
【０００９】入力パルス信号の終了において、イネーブ
ル論理信号レベルは同期回路３とエラー検出回路６から
除去され、リング発振器１の状態が調整されてラッチ７
にラッチ止めされる。すると、測定される時間間隔の長
さに対する「粗」値がカウンタ２で記録されたカウント
から可能となり、一方で、例えば参照用校正テーブル
（図示せず）を用いてリング発振器の周期フラクション
の「細密」値がラッチ７から得られる。
ル論理信号レベルは同期回路３とエラー検出回路６から
除去され、リング発振器１の状態が調整されてラッチ７
にラッチ止めされる。すると、測定される時間間隔の長
さに対する「粗」値がカウンタ２で記録されたカウント
から可能となり、一方で、例えば参照用校正テーブル
（図示せず）を用いてリング発振器の周期フラクション
の「細密」値がラッチ７から得られる。
【００１０】次に図２を参照すると、同期回路３は、２
つのＤ型フリップフロップ８を有し、これらを通してイ
ネーブル論理信号レベルはリング発振器１からの出力パ
ルスによってクロックされ、さらに回路３はＡＮＤゲー
ト９を有し、このゲートの出力はカウンタ２の第１の段
階をクロックするために接続され、またエラー検出回路
６内のＤ型フリップフロップ１０のクロック入力に接続
される。イネーブル論理信号レベルはエラー検出回路６
の選択回路１１にも適用される。
つのＤ型フリップフロップ８を有し、これらを通してイ
ネーブル論理信号レベルはリング発振器１からの出力パ
ルスによってクロックされ、さらに回路３はＡＮＤゲー
ト９を有し、このゲートの出力はカウンタ２の第１の段
階をクロックするために接続され、またエラー検出回路
６内のＤ型フリップフロップ１０のクロック入力に接続
される。イネーブル論理信号レベルはエラー検出回路６
の選択回路１１にも適用される。
【００１１】図３で示すように、イネーブル論理信号レ
ベル１２がリング発振器１からの出力パルス１３の１つ
の立ち下がり区間の直前で除去されると、１つ先の出力
パルス１４がＡＮＤゲート９を介してカウンタ２に適用
され、反対に、イネーブル論理信号レベル１２が出力パ
ルス１３の立ち下がり区間の直後で除去されると（図
４）、２つ先のパルス１４がカウンタ２に適用される。
ベル１２がリング発振器１からの出力パルス１３の１つ
の立ち下がり区間の直前で除去されると、１つ先の出力
パルス１４がＡＮＤゲート９を介してカウンタ２に適用
され、反対に、イネーブル論理信号レベル１２が出力パ
ルス１３の立ち下がり区間の直後で除去されると（図
４）、２つ先のパルス１４がカウンタ２に適用される。
【００１２】エラー検出回路６において、イネーブル論
理信号レベルが現存している間、選択回路１１はＱ出力
をフリップフロップ１０のＤ入力に接続するが、一度イ
ネー
理信号レベルが現存している間、選択回路１１はＱ出力
をフリップフロップ１０のＤ入力に接続するが、一度イ
ネー
【外１】 イネーブル論理信号レベルが除去された後に１つの出力
パルス１４のみがカウンタ２に供給されると（図３）、
フリップフロップ１０のＱ出力は単状態に切り換わって
その状態に維持されるが、２つの出力パルス１４がカウ
ンタ２に供給されると（図４）、フリップフロップ１０
のＱ出力は単状態に切り換わり、また元に戻る。リング
発振器１のサイクルが完了してカウンタ２でカウントさ
れたことを示すＱ出力の後の形態は、ラッチ７の状態で
示されるリング発振器１の状態または位相の正確な解釈
を確実にするために使用されてもよい。
パルス１４のみがカウンタ２に供給されると（図３）、
フリップフロップ１０のＱ出力は単状態に切り換わって
その状態に維持されるが、２つの出力パルス１４がカウ
ンタ２に供給されると（図４）、フリップフロップ１０
のＱ出力は単状態に切り換わり、また元に戻る。リング
発振器１のサイクルが完了してカウンタ２でカウントさ
れたことを示すＱ出力の後の形態は、ラッチ７の状態で
示されるリング発振器１の状態または位相の正確な解釈
を確実にするために使用されてもよい。
【００１３】
【発明の効果】本発明によれば、時間間隔がリング発振
器のサイクル完了時に終了したときにも正確なカウント
を可能する時間間隔測定回路が提供される。
器のサイクル完了時に終了したときにも正確なカウント
を可能する時間間隔測定回路が提供される。
【図１】本発明による回路の概略図である。
【図２】図１の回路の一部を詳細に示す図である。
【図３】回路動作を表す信号波形を示す図である。
【図４】回路動作を表す信号波形を示す図である。
１ リング発振器 ２ 高周波数カウンタ ３ 同期回路 ４ 入力端末 ５ 制御回路 ６ エラー検出回路 ７ ラッチ ８、１０ Ｄ型フリップフロップ ９ ＡＮＤゲート １１ 選択回路 １２ イネーブル論理信号レベル １３、１４ 出力パルス
Claims (2)
- 【請求項１】 入力される信号の論理信号レベル間の遷
移により限定され、 前記論理信号レベルの１つは回路のイネーブル信号レベ
ルを構成し、 複数の段階を有するリング発振器と、 前記段階の各々と関連する同じような複数のラッチと、 前記リング発振器の完全なサイクルをカウントするカウ
ンタ手段とを含む時間間隔測定回路において、 前記入力信号の論理信号レベルおよび前記リング発振器
からの出力信号パルスに応答して前記出力パルスを前記
カウンタ手段に適用し、また、前記イネーブル信号レベ
ルからの前記入力信号の遷移の発生が、前記リング発振
器からの前記出力信号パルスのレベルにおける所定の遷
移の前か後かを示す回路手段が提供されることを特徴と
する時間間隔測定回路。 - 【請求項２】 前記回路手段は、前記入力信号の論理信
号レベルが前記リング発振器からの前記出力信号パルス
により順にクロックされる第１および第２のフリップフ
ロップと、 前記イネーブル信号レベルの前記入力信号の前記遷移の
後における前記フリップフロップの出力からクロックが
１回か２回かを検出する手段とを含む請求項１記載の時
間間隔測定回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9425431A GB2296142B (en) | 1994-12-16 | 1994-12-16 | Circuit arrangement for measuring a time interval |
| GB9425431.5 | 1994-12-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08297177A true JPH08297177A (ja) | 1996-11-12 |
Family
ID=10766062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7346414A Pending JPH08297177A (ja) | 1994-12-16 | 1995-12-12 | 時間間隔測定回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5684760A (ja) |
| EP (1) | EP0717329B1 (ja) |
| JP (1) | JPH08297177A (ja) |
| AT (1) | ATE232309T1 (ja) |
| DE (1) | DE69529555T2 (ja) |
| GB (1) | GB2296142B (ja) |
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| US10886934B2 (en) | 2019-04-15 | 2021-01-05 | Seiko Epson Corporation | Time to digital converter and A/D conversion circuit |
| US10972116B2 (en) | 2019-04-15 | 2021-04-06 | Seiko Epson Corporation | Time to digital converter and A/D conversion circuit |
| US11075621B2 (en) | 2019-09-30 | 2021-07-27 | Seiko Epson Corporation | Delay circuit, time to digital converter, and A/D conversion circuit |
| US11664813B2 (en) | 2019-09-30 | 2023-05-30 | Seiko Epson Corporation | Delay circuit, time to digital converter, and A/D conversion circuit |
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-
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- 1994-12-16 GB GB9425431A patent/GB2296142B/en not_active Expired - Fee Related
-
1995
- 1995-11-28 EP EP95308546A patent/EP0717329B1/en not_active Expired - Lifetime
- 1995-11-28 DE DE69529555T patent/DE69529555T2/de not_active Expired - Fee Related
- 1995-11-28 AT AT95308546T patent/ATE232309T1/de not_active IP Right Cessation
- 1995-12-04 US US08/566,858 patent/US5684760A/en not_active Expired - Fee Related
- 1995-12-12 JP JP7346414A patent/JPH08297177A/ja active Pending
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