CN116318140A - 一种高精度延迟链信息校准电路、校准方法 - Google Patents

一种高精度延迟链信息校准电路、校准方法 Download PDF

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Abstract

本发明提供了一种高精度延迟链信息校准电路、校准方法。通过生成随机信号，向抽头延迟链上不断地发送随机信号，获取译码器结果，并将译码器的码密度信息写入存储器ram模块；记录所述随机信号到达抽头的最远位置，并且统计每个信号到达每个抽头的次数；根据所有抽头上总的统计次数、时钟周期以及每个抽头被统计次数，确定每个抽头的延迟时间，生成延迟链校准电路的延迟信息；实际校准时，根据待测信号及延迟链的抽头信息生成的信号对应的译码器的译码结果作为地址信息，从存储器ram模块中查阅延时长度，并根据所述延时长度以执行校准。相比于现有技术，采用抽头延迟链的方法执行统计计数，采用码密度查找表法，实现了高精度要求的延时时间的校准。

Description

一种高精度延迟链信息校准电路、校准方法
技术领域
本发明涉及延迟校准领域，具体而言，涉及一种高精度延迟链信息校准电路、校准方法。
背景技术
时间数字转换器TDC是一种精密时间间隔测量技术，它广泛的应用于激光测距，卫星导航，高能物理实验以及医学成像等技术，TDC的测量精度往往与这些领域的技术水平息息相关，于是提高TDC的精度一直是人们关注的一个问题。以往追求TDC的高精度，高稳定性，一般在专用集成电路(Application Specific Integrated Circuit，ASIC)中实现，但是设计周期长，成本高的问题难以得到解决。TDC本质是一种计数器，传统采用的计数方法有直接计数法，多相位时钟法等方法，但这些方法都难以满足现代科技应用所需的精度标准。提高时钟频率来提高精度的方法也受到时序上保持时间和建立时间的限制。
发明内容
有鉴于此，本发明实施例的目的在于提供一种高精度延迟链信息校准电路，应用于时间数字转换器TDC，在现场可编程门阵列FPGA中实现，旨在解决设计周期长，成本高的问题，并且具有较好的灵活性；且计数方法采用抽头延迟链的方法，校准方法采用码密度查找表法，实现了高精度的要求。
本发明的第一方面提供了一种高精度延迟链信息校准电路，所述电路包括校准模块，延迟链模块，存储器ram模块；所述延迟链模块包括译码器；其中：
校准模块，用于生成与时钟周期不相关的随机信号，并向所述延迟链模块中的抽头延迟链上不断地发送所述随机信号；并根据所述延迟链模块中反馈脉冲获取译码器结果，并将译码器的码密度信息写入存储器ram模块；
延迟链模块，用于记录所述随机信号到达抽头的最远位置，并且统计每个信号到达每个抽头的次数；根据所有抽头上总的统计次数、时钟周期以及每个抽头被统计次数，确定每个抽头的延迟时间，生成延迟链校准电路的延迟信息；
存储器ram模块，用于存储所述延迟信息，所述延迟信息包括延时长度；
所述校准模块，还用于实际校准时，根据待测信号及延迟链的抽头信息生成的信号对应的译码器的译码结果作为地址信息，从存储器ram模块中查阅延时长度，并根据所述延时长度以执行校准。
进一步，所述校准模块包括清零子模块，统计子模块，累加子模块，并分别设有代表工作完成的zero_done，shoot_done，accu_done三个标志信号；
根据标志信号与复位信号，进行状态转换。
进一步，所述清零子模块，用于在每次重新校准之前，将ram中每个地址的数据写入零，完成清零，方便下一步码密度延时信息在ram上的写入与累加；在写满地址后，它会发出一个zero_done信号，将fix_state变为010，告诉统计模块开始码密度统计；
所述统计子模块，用于根据奇数个反相器级联构成的环形振荡器来产生随机信号，当所述延迟链模块检测到抽头延迟链第一个抽头在某个时钟上升沿拉高，延迟链会发出一个叫valid的脉冲至统计子模块；当统计子模块检测到valid信号时，它的内部控制器会去主动获取译码器的结果，并且将译码器结果减1作为地址对ram进行写入操作；
所述累加子模块，用于将ram上的数据进行累加再重新写入：当收到统计模块的shoot_done信号后，fix_state变为010，累加子模块开始工作，使得每一个地址上的数据都是之前地址上所有数据的累计。
进一步，延迟链模块包括延迟链结构以及译码器；所述译码器为温度计码译码器；
所述根据所述所有抽头上总的统计次数、时钟周期以及每个抽头被统计次数，确定每个抽头的延迟时间，生成延迟链校准电路的延迟信息，包括：
将每个抽头的延迟时间τi表示为：
Figure BDA0003843458640000031
其中，hi为该抽头上的被统计次数，N为所有抽头上总的统计次数，T为时钟周期。
进一步，所述延迟链信息校准电路还包括倍频模块；
所述倍频模块，用于根据FPGA的时钟配置信息，调整校准电路的时钟频率、时钟周期，从而控制抽头数量。
此外，本发明第二方面还提供一种高精度延迟链信息校准方法，所述方法包括：
S1，生成与时钟周期不相关的随机信号，并向所述延迟链模块中的抽头延迟链上不断地发送所述随机信号；并根据所述延迟链模块中反馈脉冲获取译码器结果，并将译码器的码密度信息写入存储器ram模块；
S2，记录所述随机信号到达抽头的最远位置，并且统计每个信号到达每个抽头的次数；根据所有抽头上总的统计次数、时钟周期以及每个抽头被统计次数，确定每个抽头的延迟时间，生成延迟链校准电路的延迟信息；
S3，存储所述延迟信息至存储器ram模块，所述延迟信息包括延时长度；
S4，实际校准时，根据待测信号及延迟链的抽头信息生成的信号对应的译码器的译码结果作为地址信息，从存储器ram模块中查阅延时长度，并根据所述延时长度以执行校准。
进一步，S1还包括：
S10，在每次重新校准之前，将ram中每个地址的数据写入零，完成清零，方便下一步码密度延时信息在ram上的写入与累加；在写满地址后，它会发出一个zero_done信号，将fix_state变为010，告诉统计模块开始码密度统计；
S11，根据奇数个反相器级联构成的环形振荡器来产生随机信号，当所述延迟链模块检测到抽头延迟链第一个抽头在某个时钟上升沿拉高，延迟链会发出一个叫valid的脉冲至统计子模块；当统计子模块检测到valid信号时，它的内部控制器会去主动获取译码器的结果，并且将译码器结果减1作为地址对ram进行写入操作；
S12，将ram上的数据进行累加再重新写入：当收到统计模块的shoot_done信号后，fix_state变为010，累加子模块开始工作，使得每一个地址上的数据都是之前地址上所有数据的累计。
进一步，所述S2中，根据所述所有抽头上总的统计次数、时钟周期以及每个抽头被统计次数，确定每个抽头的延迟时间，生成延迟链校准电路的延迟信息，包括：
将每个抽头的延迟时间τi表示为：
Figure BDA0003843458640000051
其中，hi为该抽头上的被统计次数，N为所有抽头上总的统计次数，T为时钟周期。
此外，本发明第三方面还提供一种时间数字转换器，所述时间数字转换器在FPGA中实现，所述电子装置包括如上所述的高精度延迟链信息校准电路。
此外，本发明第四方面还提供一种电子装置，所述电子装置包括：一个或多个处理器，存储器，所述存储器用于存储一个或多个计算机程序；所述计算机程序被配置成由所述一个或多个处理器执行，所述程序包括用于执行如上所述的高精度延迟链信息校准方法步骤。
本发明的方案中，通过生成与时钟周期不相关的随机信号，并向所述延迟链模块中的抽头延迟链上不断地发送所述随机信号；并根据所述延迟链模块中反馈脉冲获取译码器结果，并将译码器的码密度信息写入存储器ram模块；记录所述随机信号到达抽头的最远位置，并且统计每个信号到达每个抽头的次数；根据所有抽头上总的统计次数、时钟周期以及每个抽头被统计次数，确定每个抽头的延迟时间，生成延迟链校准电路的延迟信息；存储所述延迟信息，所述延迟信息包括延时长度；实际校准时，根据待测信号及延迟链的抽头信息生成的信号对应的译码器的译码结果作为地址信息，从存储器ram模块中查阅延时长度，并根据所述延时长度以执行校准。相比于现有技术，采用抽头延迟链的方法执行统计计数，开发周期短，设计成本降低；并采用码密度查找表法，实现了高精度要求的延时时间的校准，得到的延迟链信息可达到ps级。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1是本发明实施例公开的高精度延迟链信息校准电路的结构示意图；
图2是本发明实施例公开的高精度延迟链信息校准电路的拓扑示意图；
图3是本发明实施例公开的统计子模块中包含一个小模块随机信号发生模块ro与校准模块的交互示意图；
图4是本发明实施例公开的校准模块内部转换过程示意图；
图5是本发明实施例公开的环形振荡器结构示意图；
图6是本发明实施例公开的统计次数图与实际延迟时间的关系示意图；
图7是本发明实施例公开的存储器ram模块的存储结构示意图；
图8是本发明实施例公开的高精度延迟链信息校准方法流程图。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本申请将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。
此外，所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。在下面的描述中，提供许多具体细节从而给出对本申请的实施例的充分理解。然而，本领域技术人员将意识到，可以实践本申请的技术方案而没有特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知方法、装置、实现或者操作以避免模糊本申请的各方面。
附图中所示的方框图仅仅是功能实体，不一定必须与物理上独立的实体相对应。即，可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。
附图中所示的流程图仅是示例性说明，不是必须包括所有的内容和操作/步骤，也不是必须按所描述的顺序执行。例如，有的操作/步骤还可以分解，而有的操作/步骤可以合并或部分合并，因此实际执行的顺序有可能根据实际情况改变。
需要说明的是：在本文中提及的“多个”是指两个或两个以上。
以下对本申请实施例的技术方案的实现细节进行详细阐述：
请参阅图1，图1是本发明实施例公开的一种高精度延迟链信息校准电路的结构示意图。如图1所示，本发明实施例的所述电路包括校准模块10，延迟链模块20，存储器ram模块30；所述延迟链模块20包括译码器；其中：
校准模块10，用于生成与时钟周期不相关的随机信号，并向所述延迟链模块中的抽头延迟链上不断地发送所述随机信号；并根据所述延迟链模块中反馈脉冲获取译码器结果，并将译码器的码密度信息写入存储器ram模块；
延迟链模块20，用于记录所述随机信号到达抽头的最远位置，并且统计每个信号到达每个抽头的次数；根据所有抽头上总的统计次数、时钟周期以及每个抽头被统计次数，确定每个抽头的延迟时间，生成延迟链校准电路的延迟信息；
存储器ram模块30，用于存储所述延迟信息，所述延迟信息包括延时长度；
进一步，所述延迟链信息校准电路还包括倍频模块40；
所述倍频模块40，用于根据FPGA的时钟配置信息，调整校准电路的时钟频率、时钟周期，从而控制抽头数量。
所述校准模块10，还用于实际校准时，根据时钟周期生成的信号对应的译码器的译码结果作为地址信息，从存储器ram模块30中查阅延时长度，并根据所述延时长度以执行校准。其中，实际校准就是在正式测量前，得到每个抽头延时时间并进行累加统计，从而更新ram数据的过程。正式测量的信号，可以通过查阅ram信号，得到实际器件的延时作为参考。
如图2所示，为本发明实施例高精度延迟链信息校准电路的拓扑示意图。采用的校准方法为码密度查找表校准法，原理为向抽头延迟链上不断地发送与时钟周期无关的信号，统计每次译码器得到的抽头延迟链上的抽头位置信息，并将统计值先存入ram中，再让ram进行自累加，获得累加的码密度信息统计值。之后当正式测量时间间隔时，细计时模块的译码结果可以作为ram地址直接查阅延时长度。
进一步，所述校准模块10包括清零子模块，统计子模块，累加子模块，并分别设有代表工作完成的zero_done，shoot_done，accu_done三个标志信号。根据标志信号与复位信号，进行状态转换。
具体地，本实施例，其中校准模块由三个模块组成，分别是清零子模块，统计子模块，累加子模块。如图3所示，为本实施例统计子模块中包含一个小模块随机信号发生模块ro与校准模块的交互示意图。这三个模块分别设有代表工作完成的zero_done,shoot_done,accu_done三个标志信号，通过配置状态fix_state[2:0],并根据标志信号与复位信号，进行状态转换，如图4所示为本实施例校准模块内部转换过程示意图。
进一步，所述清零子模块，用于在每次重新校准之前，将ram中每个地址的数据写入零，完成清零，方便下一步码密度延时信息在ram上的写入与累加；在写满地址后，它会发出一个zero_done信号，将fix_state变为010，告诉统计模块开始码密度统计；
所述统计子模块，用于根据奇数个反相器级联构成的环形振荡器来产生随机信号，当所述延迟链模块检测到抽头延迟链第一个抽头在某个时钟上升沿拉高，延迟链会发出一个叫valid的脉冲至统计子模块；当统计子模块检测到valid信号时，它的内部控制器会去主动获取译码器的结果，并且将译码器结果减1作为地址对ram进行写入操作。所述累加子模块，用于将ram上的数据进行累加再重新写入：当收到统计模块的shoot_done信号后，fix_state变为010，累加子模块开始工作，使得每一个地址上的数据都是之前地址上所有数据的累计。清零子模块：TDC每次重新校准之前，清零子模块都需要将ram中每个地址的数据写入零，完成清零，方便下一步码密度延时信息在ram上的写入与累加。在写满地址后，它会发出一个zero_done信号，将fix_state变为010，告诉统计子模块可以开始码密度统计。
具体地，本实施例，统计子模块：统计子模块兼具两个功能，一个是生成与时钟周期不相关的随机信号，另一个是将译码器的码密度信息写入ram。为了生成与时钟周期无关的随机信号，在数字电路中，通常用奇数个反相器级联构成的环形振荡器来产生随机信号。在Artix7芯片中存在许多空闲的查找表资源，因此本实施例使用查找表级联构成环形振荡器，环形振荡器结构如图5所示。
需要说明的是，环形振荡器生成的信号虽然理论上是拥有固定周期的，但其单个LUT的建立时间和保持时间都具有不稳定性，所以最终结果具有误差，这就导致输出的信号具有随机性。
当检测到抽头延迟链第一个抽头在某个时钟上升沿拉高，延迟链会发出一个叫valid的脉冲。当统计模块检测到valid信号时，它的内部控制器会去主动获取温度计译码器的结果，并且将译码器结果减1作为地址(因为第1个抽头在ram对应第0个地址)对ram进行写入操作，具体过程为先把该地址的值取出，再在取出值的基础上加1，再写入该地址，这样就能起到重复统计的功能。比如之前第8个抽头已经被统计了100次了，当统计模块收到valid信号后，发出code_en脉冲信号，寄存器读取到译码器上数据为8，所以add地址寄存器变为7，ram上dout输出读取到的原统计值为100，在din输入寄存器上设置值为100+1，再将write拉高，ram上第7个地址的值就会变成101，这样就完成了一次统计。之后再开启随机信号发生器，又可以开启下一次的统计。为了操控总的统计次数，统计模块中还有一个寄存器lut_cnt用来累计随机信号发送次数，每次valid信号来时，lut_cnt加1，一直到250000时，发出一个shoot_done信号，fix_state变为010，告诉累加模块可以开始统计值累加了。
累加子模块：累加子模块负责将ram上的数据进行累加再重新写入，具体流程如下：当收到统计模块的shoot_done信号后,fix_state变为010，累计模块开始工作。之后add设置为0，在dout上读取出ram第0个地址的数据，再将add加1,读取出ram上第1个地址的数据，然后将两个地址相加，送到din寄存器上，将write拉高，地址0和地址1的数据就相加到了地址1上。在地址1上数据变化后，再读取dout，然后地址加1，再读取下一个地址的数据，相加再送入，如此往复，则每一个地址上的数据都是之前地址所有数据(包括自己)的累计。在完成累加后，add会到达200,累加子模块会发出add_done脉冲信号，告诉校准模块，累加已完成。
进一步，延迟链模块包括延迟链结构以及译码器；所述译码器为温度计码译码器；所述根据所述所有抽头上总的统计次数、时钟周期以及每个抽头被统计次数，确定每个抽头的延迟时间，生成延迟链校准电路的延迟信息，包括：将每个抽头的延迟时间τi表示为：
Figure BDA0003843458640000111
其中，hi为该抽头上的被统计次数，N为所有抽头上总的统计次数，T为时钟周期。
具体地，本实施例，延迟链采用抽头延迟链的结构，本实施例调用Artix7底层的carry4超前进位链级联形成，翻阅Xilinx手册，将除第一级MUXCY外的MUXCY配置成前一级的输出，第一级配置为CYCINT输入，然后将多个carry4头尾相连，即可得到延迟链。理想中，各个carry4的输出抽头延迟相等，但实际上由于工艺的限制，自动布局布线的差异等因素会出现少许偏差，使得各抽头延迟时间不同。本实施例采用码密度查找表法进行校准，ro模块总共发送250000次与系统时钟无关的随机信号，记录这些随机信号可以到达抽头的最远位置，并且统计每个信号到达每个抽头的次数，便可以得到每个抽头具体的延迟时间。如图6所示为本实施例统计次数图与实际延迟时间的关系，因为每次输入信号相对于时钟上升沿的相位都是随机的，因此在每个延迟单元等延迟时间的理想情况下，我们可以认为每个延迟单元被统计的次数是一样的，如果不一样，就是延迟单元延迟时间不一致的结果，而统计次数则反应了不一致的量，统计次数越多代表该延迟单元延时越长。
根据概率论推导，我们可以得到每个延迟单元的延迟时间τi与被统计次数hi的关系公式：
Figure BDA0003843458640000121
N为所有抽头上总的统计次数，或者是输入的随机信号个数,T为时钟周期，在T＝5ns，N＝250000时，可以认为得到的延迟时间较为精准。
需要说明的是，从抽头延迟链得到的0/1信息是温度计码的信息，位数与所用抽头数量一致，在后续处理中比较麻烦，本实施例设计了一种基于折半查找法的温度计码—二进制码译码器。将温度计码信息转换成为二进制码，大大简化了后续处理。
需要说明的是，本实施例，根据译码结果(抽头位置)即可查阅图6即可得到对应的延时长度。ram中储存的是脉冲到达延迟链上抽头位置信息，是经过累加统计次数。假设抽头总数150个，250000次随机脉冲中，到达第1，2，3，4，5个抽头都是1500次，那么在第3个地址(地址从0开始)中储存的就是60000，第四个地址储存的就是75000。这时如果有一个正式脉冲测试，到达了第五个抽头，就可以直接从ram中读出延迟时间是(60000/250000)*时钟周期。
进一步，本实施例，FPGA默认配置50Mhz的时钟信号，默认时钟周期为20ns，此时需要的抽头数量较多，处理数据也较多。我们可以设置倍频模块，将整个校准电路的时钟频率提高，时钟周期减小，需要的抽头数量也可以随之减少，本实施例采用MMCM ip核，设置输出频率为200Mhz，经仿真测试，实际需要抽头数量为129个。
本实施例通过设置地址与数据位数信息，直接调用vivado内置的ram模块，通过代码实现各个模块与ram之间的数据交互，最终完成延迟链校准电路的延迟信息记录到存储器ram模块中，实现延迟链信息的实时校准。如图7所示为本实施例存储器ram模块的存储结构示意图。
此外，如图8所示，本实施例还提供一种高精度延迟链信息校准方法，所述方法包括：
S1，生成与时钟周期不相关的随机信号，并向所述延迟链模块中的抽头延迟链上不断地发送所述随机信号；并根据所述延迟链模块中反馈脉冲获取译码器结果，并将译码器的码密度信息写入存储器ram模块；
S2，记录所述随机信号到达抽头的最远位置，并且统计每个信号到达每个抽头的次数；根据所有抽头上总的统计次数、时钟周期以及每个抽头被统计次数，确定每个抽头的延迟时间，生成延迟链校准电路的延迟信息；
S3，存储所述延迟信息至存储器ram模块，所述延迟信息包括延时长度；
S4，实际校准时，根据待测信号及延迟链的抽头信息生成的信号对应的译码器的译码结果作为地址信息，从存储器ram模块中查阅延时长度，并根据所述延时长度以执行校准。
其中，实际校准就是在正式测量前，得到每个抽头延时时间并进行累加统计，从而更新ram数据的过程。正式测量的信号，可以通过查阅ram信号，得到实际器件的延时作为参考。
进一步，S1还包括：
S10，在每次重新校准之前，将ram中每个地址的数据写入零，完成清零，方便下一步码密度延时信息在ram上的写入与累加；在写满地址后，它会发出一个zero_done信号，将fix_state变为010，告诉统计模块开始码密度统计；
S11，根据奇数个反相器级联构成的环形振荡器来产生随机信号，当所述延迟链模块检测到抽头延迟链第一个抽头在某个时钟上升沿拉高，延迟链会发出一个叫valid的脉冲至统计子模块；当统计子模块检测到valid信号时，它的内部控制器会去主动获取译码器的结果，并且将译码器结果减1作为地址对ram进行写入操作；
S12，将ram上的数据进行累加再重新写入：当收到统计模块的shoot_done信号后，fix_state变为010，累加子模块开始工作，使得每一个地址上的数据都是之前地址上所有数据的累计。
进一步，所述S2中，根据所述所有抽头上总的统计次数、时钟周期以及每个抽头被统计次数，确定每个抽头的延迟时间，生成延迟链校准电路的延迟信息，包括：
将每个抽头的延迟时间τi表示为：
Figure BDA0003843458640000141
其中，hi为该抽头上的被统计次数，N为所有抽头上总的统计次数，T为时钟周期。
此外，本实施例还公开了一种时间数字转换器，所述时间数字转换器在FPGA中实现，所述电子装置包括如上所述的高精度延迟链信息校准电路。
此外，本实施例还公开了一种电子装置，所述电子装置包括：一个或多个处理器，存储器，所述存储器用于存储一个或多个计算机程序；所述计算机程序被配置成由所述一个或多个处理器执行，所述程序包括用于执行如上所述的高精度延迟链信息校准方法步骤。
本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
在本申请所提供的几个实施例中，应该理解到，所揭露的装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口、装置或单元的间接耦合或通信连接，也可以是电的，机械的或其它的形式连接。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以是两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分，或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网格设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-OnlyMemory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种高精度延迟链信息校准电路，其特征在于，所述电路包括校准模块，延迟链模块，存储器ram模块；所述延迟链模块包括译码器；其中：
校准模块，用于生成与时钟周期不相关的随机信号，并向所述延迟链模块中的抽头延迟链上不断地发送所述随机信号；并根据所述延迟链模块中反馈脉冲获取译码器结果，并将译码器的码密度信息写入存储器ram模块；
延迟链模块，用于记录所述随机信号到达抽头的最远位置，并且统计每个信号到达每个抽头的次数；根据所有抽头上总的统计次数、时钟周期以及每个抽头被统计次数，确定每个抽头的延迟时间，生成延迟链校准电路的延迟信息；
存储器ram模块，用于存储所述延迟信息，所述延迟信息包括延时长度；
所述校准模块，还用于实际校准时，根据待测信号及延迟链的抽头信息生成的信号对应的译码器的译码结果作为地址信息，从存储器ram模块中查阅延时长度，并根据所述延时长度以执行校准。
2.根据权利要求1所述的高精度延迟链信息校准电路，其特征在于，所述校准模块包括清零子模块，统计子模块，累加子模块，并分别设有代表工作完成的zero_done，shoot_done，accu_done三个标志信号；
根据标志信号与复位信号，进行状态转换。
3.根据权利要求2所述的高精度延迟链信息校准电路，其特征在于：
所述清零子模块，用于在每次重新校准之前，将ram中每个地址的数据写入零，完成清零，方便下一步码密度延时信息在ram上的写入与累加；在写满地址后，它会发出一个zero_done信号，将fix_state变为010，告诉统计模块开始码密度统计；
所述统计子模块，用于根据奇数个反相器级联构成的环形振荡器来产生随机信号，当所述延迟链模块检测到抽头延迟链第一个抽头在某个时钟上升沿拉高，延迟链会发出一个叫valid的脉冲至统计子模块；当统计子模块检测到valid信号时，它的内部控制器会去主动获取译码器的结果，并且将译码器结果减1作为地址对ram进行写入操作；
所述累加子模块，用于将ram上的数据进行累加再重新写入：当收到统计模块的shoot_done信号后，fix_state变为010，累加子模块开始工作，使得每一个地址上的数据都是之前地址上所有数据的累计。
4.根据权利要求3所述的高精度延迟链信息校准电路，其特征在于，延迟链模块包括延迟链结构以及译码器；所述译码器为温度计码译码器；
所述根据所述所有抽头上总的统计次数、时钟周期以及每个抽头被统计次数，确定每个抽头的延迟时间，生成延迟链校准电路的延迟信息，包括：
将每个抽头的延迟时间τi表示为：
Figure FDA0003843458630000021
其中，hi为该抽头上的被统计次数，N为所有抽头上总的统计次数，T为时钟周期。
5.根据权利要求4所述的高精度延迟链信息校准电路，其特征在于，所述延迟链信息校准电路还包括倍频模块；
所述倍频模块，用于根据FPGA的时钟配置信息，调整校准电路的时钟频率、时钟周期，从而控制抽头数量。
6.一种高精度延迟链信息校准方法，其特征在于，所述方法包括：
S1，生成与时钟周期不相关的随机信号，并向所述延迟链模块中的抽头延迟链上不断地发送所述随机信号；并根据所述延迟链模块中反馈脉冲获取译码器结果，并将译码器的码密度信息写入存储器ram模块；
S2，记录所述随机信号到达抽头的最远位置，并且统计每个信号到达每个抽头的次数；根据所有抽头上总的统计次数、时钟周期以及每个抽头被统计次数，确定每个抽头的延迟时间，生成延迟链校准电路的延迟信息；
S3，存储所述延迟信息至存储器ram模块，所述延迟信息包括延时长度；
S4，实际校准时，根据待测信号及延迟链的抽头信息生成的信号对应的译码器的译码结果作为地址信息，从存储器ram模块中查阅延时长度，并根据所述延时长度以执行校准。
7.根据权利要求6所述的高精度延迟链信息校准方法，其特征在于，S1还包括：
S10，在每次重新校准之前，将ram中每个地址的数据写入零，完成清零，方便下一步码密度延时信息在ram上的写入与累加；在写满地址后，它会发出一个zero_done信号，将fix_state变为010，告诉统计模块开始码密度统计；
S11，根据奇数个反相器级联构成的环形振荡器来产生随机信号，当所述延迟链模块检测到抽头延迟链第一个抽头在某个时钟上升沿拉高，延迟链会发出一个叫valid的脉冲至统计子模块；当统计子模块检测到valid信号时，它的内部控制器会去主动获取译码器的结果，并且将译码器结果减1作为地址对ram进行写入操作；
S12，将ram上的数据进行累加再重新写入：当收到统计模块的shoot_done信号后，fix_state变为010，累加子模块开始工作，使得每一个地址上的数据都是之前地址上所有数据的累计。
8.根据权利要求7所述的高精度延迟链信息校准方法，其特征在于，所述S2中，根据所述所有抽头上总的统计次数、时钟周期以及每个抽头被统计次数，确定每个抽头的延迟时间，生成延迟链校准电路的延迟信息，包括：
将每个抽头的延迟时间τi表示为：
Figure FDA0003843458630000041
其中，hi为该抽头上的被统计次数，N为所有抽头上总的统计次数，T为时钟周期。
9.一种时间数字转换器，所述时间数字转换器在FPGA中实现，其特征在于，所述电子装置包括权利要求1-5任一项所述的高精度延迟链信息校准电路。
10.一种电子装置，所述电子装置包括：一个或多个处理器，存储器，所述存储器用于存储一个或多个计算机程序；其特征在于，所述计算机程序被配置成由所述一个或多个处理器执行，所述程序包括用于执行如权利要求6-8任一项所述的高精度延迟链信息校准方法步骤。
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* Cited by examiner, † Cited by third party
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