KR101541175B1 - 지연선 기반 시간-디지털 변환기 - Google Patents

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Abstract

본 발명은 시간-디지털 변환기를 구현할 때, 두 개의 지연선과 서로 반대 위상으로 동작하는 래치를 사용하여 신호의 지연선 도파 시간이 동작 주파수 주기보다 짧더라도 그 절반보다 길면 동작 가능하게 하는 방법을 제안한다. 지연선에 신호가 입력된 경우, 절반 이상 도파한 경우, 지연선 끝까지 도파한 경우를 비교하여 동작 주파수 주기 이하의 시간 추정(interpolating)에 사용할 지연선을 선택하여 사용한다. 본 발명은 동작 주파수의 제한을 완화하여 지연선 도파 시간이 짧은 논리회로에 시간-디지털 변환기 구현을 가능하게 한다.

Description

지연선 기반 시간-디지털 변환기{Delay line time-to-digital converter}
본 발명은 지연소자의 지연 시간을 분해능으로 하여 미소한 시간 간격을 정밀하게 측정하는 지연선 기반 시간-디지털 변환기(time-to-digital converter)에 관한 것이다.
일반적으로 지연선 기반 시간-디지털 변환기는 도 1에 도시된 바와 같이 동작 신호를 제공하는 PLL부(10), 동작 신호 주기의 시간 분해능으로 입력 신호(Hit)의 시간을 측정하는 계수기(20)와, 동작 주기 이하의 시간 분해능으로 입력 신호(Hit)의 시간을 정밀하게 측정하는 정밀시간 보간기(30)를 포함하여 구성된다.
계수기(20, coarse counter)는 동작 신호인 시스템 클럭 신호의 펄스를 계수하여 그 계수값을 출력한다. 구체적으로 계수기(20)는 도 2의 (a)에 도시된 바와 같이 입력신호(Hit)의 라이징 에지(즉, 이벤트가 발생된 시점) 직후까지 발생한 시스템 클럭 신호(즉, 동작 주파수)의 펄스를 계수하여 측정한다.
그런데 시스템 클럭 신호와 입력 신호가 비동기적으로 입력되기 때문에 도 2의 (a)와 같이 시스템 클럭 신호의 라이징 에지와 입력 신호의 라이징 에지가 일치하지 않는다. 즉, 입력 신호의 라이징 에지가 시스템 클럭 신호의 한 주기 펄스 사이에 위치하게 된다.
이러한 시스템 클럭 신호의 한 주기 펄스 사이에 위치한 입력 신호의 라이징 에지 시간을 측정하기 위하여, 지연선 기반 시간-디지털 변환기는 정밀시간 보간기(30)를 가진다. 정밀시간 보간기(30, fine time interpolator)는 지연소자가 복수개로 직렬 연결되어 있는 하나의 지연선(31)을 이용하는데, 지연선(31)의 각 지연소자(d1, d2, d3 등)를 이용하여 입력 신호(Hit)의 라이징 에지를 시스템 클럭의 라이징 에지에 동기되도록 지연시키고, 이때의 지연 시간을 측정함으로써 시스템 클럭의 한 주기 펄스 내에 위치한 입력 신호에 대한 정밀 시간을 측정하다.
도 2의 (b)에 도시된 경우를 보면, 첫번째 지연소자(d1)는 시스템 클럭의 라이징 에지를 기준으로 입력 신호(Hit)의 지연 신호에 대하여 1의 값을 출력하고, 두번째 지연소자(d2)도 1의 값을 출력하며, 세번째 지연소자(d3)은 0의 값을 출력하고 네번째 지연소자(d4)도 0의 값을 출력한다. 결국, 지연선(31)이 4개의 지연소자로 이루어져 있다고 하면 D 플립플롭에 의해 출력되는 지연선(31)의 출력은 1100이 된다.
이러한 지연선(31)에 의해 출력되는 정밀시간 보간기(30)의 논리값의 변화(1에서 0의 값으로 변화)를 파악하여 시스템 클럭 신호의 한 주기 이내의 시간을 정밀하게 측정할 수 있다.
그런데 시스템 클럭의 한 주기 펄스 내에 입력 신호가 어떠한 위치에 있더라도 정밀 시간을 측정할 수 있으려면, 지연선(31)의 총도파시간(Tp)을 시스템 클럭 신호의 주기 시간(Tclock)보다 같거나 길어야 한다. 즉, 시스템 클럭의 한 주기 펄스 내의 입력 신호의 시간을 나타내는 지연선(31)의 도파시간(Tf)이 시스템 클럭 신호의 주기 시간(Tclock) 이내에 있어야 한다.
이를 정리하면, 즉, 0 ≤ Tf ＜ Tclock < Tp인 경우에 입력 신호에 대한 정밀 시간 측정이 가능하다.
그러나 이와 같이 구성하게 되면 지연선 총도파시간을 시스템 클럭 신호(동작 주파수)의 주기 시간보다 길게 구현해야 하기 때문에 지연시간이 짧은 회로를 사용하기 어려우며, 동작 주파수를 높이는데 기술적 한계가 있다.
지연선 총도파시간(Tp)을 시스템 클럭 신호의 주기 시간(Tclock)보다 짧게 하게 되면 (Tclock ? Tp)에 해당하는 입력 신호에 대한 정밀 시간을 측정할 수 없다. 즉, 지연선(31)의 총도파시간(Tp)을 시스템 클럭 신호의 주기 시간(Tclock)보다 짧게 하는 경우에 도 3의 (a)에 도시된 바와 같이 지연선(31)의 도파시간(Tf)이 총도파시간(Tp)보다 짧은 경우에는 정밀 시간 측정이 가능하지만, 도 3의 (b)에 도시된 바와 같이 지연선(31)의 도파시간(Tf)이 총도파시간(Tp)과 같으면 (Tclock ? Tp)에 해당하는 시간을 측정하지 못하게 된다. 이를 정리하면 0 ≤ Tf = Tp ＜ Tclock인 경우에 정밀 시간 측정을 할 수 없다.
반도체 공정의 발전과 함께 전자회로의 성능이 좋아지면서 신호의 지연선 도파 시간이 짧아지고 이에 따라 시간 분해능이 더 좋아질 여지가 있으나 신호의 지연선 도파 시간이 동작 주파수 주기보다 길어야 한다는 한계점 때문에 시간-디지털 변환기를 구현하는 것은 한계가 있다.
본 발명이 이루고자 하는 기술적 과제는 두 개의 지연선과 위상이 반대인 2개의 동작 주파수를 사용하여 신호의 지연선 도파 시간이 동작 주파수 주기보다 짧더라도 그 절반보다 길면 동작이 가능한 지연선 기반 시간-디지털 변환기를 제공하는 것이다.
또한 본 발명이 이루고자 하는 기술적 과제는 2개의 지연선에서의 도파시간을 파악하여 동작 주파수 주기 이하의 시간 추정(interpolating)에 사용할 지연선을 선택함으로써 동작 주파수의 제한을 완화하여 지연선 도파 시간이 짧은 논리회로를 가진 지연선 기반 시간-디지털 변환기를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 특징에 따른 본 발명은 지연선 기반 시간-디지털 변환기를 제공한다. 이 지연선 기반 시간-디지털 변환기는 제1 타이밍 클럭 및 상기 제1 타이밍 클럭과 위상이 반대인 제2 타이밍 클럭을 생성하는 PLL부, 입력신호의 에지가 검출되는 시간을 상기 제1 타이밍 클럭의 펄스를 계수하여 측정하는 계수기, 상기 입력신호를 동시에 하고 복수의 지연소자가 직렬로 배열된 제1 및 제2 지연선과, 상기 제1 지연선의 각 지연소자의 출력을 입력으로 하고 상기 제2 타이밍 클럭을 동작주파수로 하는 제1 플립플롭부, 상기 제2 지연선의 각 지연소자의 출력을 입력으로 하고 상기 제1 타이밍 클럭을 동작주파수로 하는 제2 플립플롭부와, 상기 제1 및 제2 플립플롭부의 출력 중 하나를 선택하여 출력하는 출력 논리부를 포함하는 정밀시간 보간기 및, 상기 계수기와 상기 정밀시간 보간기로 측정한 시간에 대한 디지털값을 수신하고, 수신한 디지털값을 이용하여 상기 입력신호에 대한 타임스탬프를 만드는 타임스탬프 생성부를 포함한다.
상기에서 출력 논리부는 복수의 먹스로 구성되며, 상기 복수의 먹스 각각은 상기 제2 플립플롭부로부터 제공되는 제1 및 제2 신호를 선택신호로 하고, 상기 제1 및 제2 신호에 따라 상기 제1 및 제2 플립플롭부의 출력 중 하나를 선택하며, 상기 제2 플립플롭부로부터 제공되는 제1 및 제2 신호는 상기 제2 지연선의 도파시간을 파악할 수 있게 하는 신호이다.
상기에서 제1 및 제2 플립플롭부는 복수의 D 플립플롭으로 구성되고, 상기 복수의 D 플립플롭 각각은 해당 지연선의 지연소자에 의해 지연된 상기 입력신호를 입력으로 하며, 상기 제1 신호는 상기 제1 플립플롭부의 첫번째 D 플립플롭의 출력이고, 상기 제2 신호는 상기 제2 플립플롭부의 첫번째 D 플립플롭의 출력이며, 이 경우에 복수의 먹스 각각은 상기 제1 및 제2 신호가 동일하면 상기 제1 플립플롭부의 출력을 선택하고, 상기 제1 및 제2 신호가 다르면 상기 제2 플립플롭부의 출력을 선택한다.
상기에서 제1 및 제2 플립플롭부는 복수의 D 플립플롭으로 구성되고, 상기 복수의 D 플립플롭 각각은 해당 지연선의 지연소자에 의해 지연된 상기 입력신호를 입력으로 하며, 상기 제2 플립플롭부의 첫번째 D 플립플롭의 출력과 마지막번째 D 플립플롭의 출력을 상기 복수의 먹스 각각에 선택신호로 제공하며, 이 경우에 복수의 먹스 각각은 상기 첫번째 D 플립플롭의 출력이 "1"이고 상기 마지막번째 D 플립플롭의 출력이 "1"이면 상기 제1 플립플롭부의 출력을 선택하고, 상기 첫번째 D 플립플롭의 출력이 "1"이고 상기 마지막번째 D 플립플롭의 출력이 "0"이면 상기 제2 플립플롭부의 출력을 선택한다.
상기 출력 논리부의 각 먹스로부터 출력되는 디지털 신호의 비트 수를 설정된 비트 수만큼으로 줄이는 엔코더 기능을 수행하는 정밀시간정보 생성부를 더 포함할 수 있다.
정밀시간정보 생성부는 각 지연소자(d)의 지연 시간을 측정하고 측정한 지연시간을 통계적 방법 등을 이용해 실시간으로 정밀시간을 보정하는 보정기 기능을 더 가지는 것을 특징으로 한다.
상기 지연소자는 버퍼(buffer), 게이트(gate), 반전기(inverter), 캐리 로직(carry chain) 중 하나이다.
본 발명의 실시 예에 따르면, 시간-디지털 변환기 구현에서 신호의 지연선 총도파 시간이 동작 주파수 주기보다 길어야 한다는 조건을 두 개의 지연선과 서로 반대 위상으로 동작하는 D 플립플롭을 사용함으로써 그 절반보다 길면 된다는 조건으로 완화한다.
또한 본 발명의 실시 예에 따르면, 물리적 지연시간이 짧은 회로에서도 시간-디지털 변환기를 구현할 수 있다.
도 1은 종래의 실시 예에 따른 지연선 기반 시간-디지털 변환기의 블록 구성을 보인 도면이다.
도 2는 종래의 실시 예에 따른 지연선 기반 시간-디지털 변환기의 요구 구성의 동작을 보인 타이밍도이다.
도 3은 종래의 실시 예에 따른 지연선 시간-디지털 변환기의 지연선 도파 신호에 따른 시간 측정을 보인 도면이다.
도 4는 본 발명의 실시 예에 따른 지연선 기반 시간-디지털 변환기의 블록 구성도이다.
도 5는 본 발명의 실시 예에 따른 먹스의 구성도이다.
도 6은 본 발명의 제1 실시 예에 따른 지연선 기반 시간-디지털 변환기의 시간 측정 동작을 보인 도면이다.
도 7은 본 발명의 제2 실시 예에 따른 지연선 기반 시간-디지털 변환기의 시간 측정 동작을 보인 도면이다.
도 8은 본 발명의 제3 실시 예에 따른 지연선 기반 시간-디지털 변환기의 시간 측정 동작을 보인 도면이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
이제, 도면을 참조하여 본 발명의 실시 예에 따른 지연선 기반 시간-디지털 변환기에 대하여 상세히 설명하기로 한다.
도 4는 본 발명의 실시 예에 따른 지연선 기반 시간-디지털 변환기의 블록 구성도이다. 도 4에 도시된 바와 같이 본 발명의 실시 예에 따른 지연선 기반 시간-디지털 변환기(100)는 PLL부(110), 계수기(120), 정밀시간 보간기(130), 정밀시간정보 생성부(140) 및 타임스탬프 생성부(200)를 포함한다.
PLL부(110)는 입력 클럭신호(Clock_in)를 입력받아 위상 변환없는 제1 동작 주파수(이하 '제1 타이밍 클럭'이라 함)(clock-1)와 제1 동작 주파수와 180도의 위상 차이를 가지는 제2 동작 주파수(이하 '제2 타이밍 클럭'이라 함)(clock-2)를 생성하여 출력한다. 이때 PLL부(110)는 제1 타이밍 클럭(clock-1)을 계수기(120)와 제2 플립플롭부(134)에 제공하고, 제2 타이밍 클럭(clock-2)을 제1 플립플롭부(133)에 제공한다.
계수기(120)는 제1 타이밍 클럭(clock-1)을 동작 주파수로 하고 제1 타이밍 클럭의 주기를 시간 분해능으로 하여 입력 신호(Hit)의 라이징 에지(또는 폴링 에지)가 검출되는 시간을 측정한다. 즉, 계수기(120)는 제1 타이밍 클럭(clock-1)의 라이징 에지시마다 입력 신호(Hit)에 대한 디지털값을 출력하고, 계수 시작 시점에서부터 디지털값이 0에서 1(또는 1에서 0)로 변화하는 시점까지의 펄스수를 계수하여 입력 신호(Hit)에 대한 시간을 측정하고 측정한 시간에 대한 디지털값을 출력한다. 이러한 계수기(120)의 동작은 도 1을 참조로 설명한 종래의 계수기(20)와 동일하므로 자세한 설명은 생략한다.
정밀시간 보간기(130)는 2개의 지연선(131, 132), 2개의 플립플롭부(133, 134), 출력 논리부(135)와 정밀시간정보 생성부(140)를 포함하며, 제1 타이밍 클럭(clock-1)과 제2 타이밍 클럭(clock-2)을 이용하여 입력 신호(Hit)에 대한 정밀 시간을 측정한다.
제1 및 제2 지연선(131, 132)은 각각 복수의 지연소자(delay)(d)가 직렬로 연결된 구조로 이루어져 있으며, 구성된 지연소자(d)의 수가 동일하다. 여기서 지연소자(d)는 논리값이 바뀔 때 지연 시간을 갖는 논리소자로서, 예컨대 버퍼(buffer), 게이트(gate), 반전기(inverter), 캐리 로직(carry chain) 등 일 수 있다.
제1 플립플롭부(133)은 제1 지연선(131)의 각 지연소자(d)에서 출력하는 신호를 유지 및 보관하여 출력하는 복수의 D 플립플롭으로 구성된다. 제1 플립플롭부(133)를 이루는 D 플립플롭은 제1 지연선(131)을 구성하는 지연소자의 수만큼 구성되며, 하나의 D 플립플롭은 제1 지연선(131)을 구성하는 하나의 탭(tap)의 출력을 입력으로 한다. 그리고 제1 플립플롭부(133)의 각 D 플립플롭은 제2 타이밍 클럭(clock-2)을 동작 주파수로 하여 동작한다.
제2 플립플롭부(134)은 제2 지연선(132)의 각 탭에서 출력하는 신호를 유지 및 보관하여 출력하는 복수의 D 플립플롭으로 구성된다. 제2 플립플롭부(134)를 이루는 D 플립플롭은 제2 지연선(132)을 구성하는 탭의 수만큼 구성되며, 이때 하나의 D 플립플롭은 제2 지연선(132)을 구성하는 하나의 탭(tap)의 출력을 입력으로 한다. 그리고 제2 플립플롭부(134)의 각 D 플립플롭은 제1 타이밍 클럭(clock-1)을 동작 주파수로 하여 동작한다.
도 4에서는 각 지연선(131, 132)에 입력되는 입력 신호를 입력으로 하는 D 플립플롭을 구성으로 하여, 제1 및 제2 플립플롭부(133, 134)를 이루는 D 플립플롭의 수가 지연선(131, 132)을 이루는 지연소자의 수보다 1개 더 많은 것으로 도시하고 있다.
출력 논리부(135)는 플립플롭부(133, 134 중 하나)를 이루는 D 플립플롭의 수만큼의 먹스(MUX)(즉, 멀티플렉스)로 구성되며, 제1 및 제2 플립플롭부(133, 134)의 출력 중 하나를 선택하여 출력한다.
여기서, 출력 논리부(135)를 구성하는 먹스의 일 예를 도 5를 참조로 설명한다. 도 5는 본 발명의 실시 예에 따른 먹스의 구성도이다.
도 5의 (a)에 도시된 바와 같이, 본 발명의 실시 예에 따른 먹스는 2개의 선택신호(A, B)를 이용하여 2개의 입력(D1, D2)에 대하여 하나의 출력(F)을 제공하는 2×1 먹스이다. 2개의 입력 중 제1 입력(D1)은 제1 플립플롭부(133)의 D 플립플롭의 출력이고, 제2 입력(D2)은 제2 플립플롭부(134)의 D 플립플롭의 출력이다.
선택신호(A, B)는 제2 지연선(132)의 도파시간을 알려주는 제2 플립플롭부(134)를 구성하는 2개의 D 플립플롭의 출력이다. 구체적으로, 제2 지연선(132)에 신호가 입력되었는지 여부와, 제2 지연선(132)의 도파시간이 제2 지연선(132)의 총도파시간 이상인지를 알려주는, 제2 플립플롭부(134)를 구성하는 2개의 D 플립플롭의 출력이다.
이때, 제2 지연선(132)의 도파시간을 알려주는 2개의 D 플립플롭은 제2 지연선에 가장 먼저 입력되는 입력신호(Hit)를 입력으로 하는 첫번째 위치에 위치한 첫번째 D 플립플롭과, 해당 지연선의 가장 마지막에 위치한 지연소자(d)에 의해 지연된 입력신호(Hit)를 입력으로 하는 마지막번째에 위치한 마지막번째 D 플립플롭이 가장 이상적이다.
또한 제2 지연선(132)의 도파시간을 알려주는 2개의 D 플립플롭은 D 플립플롭이 n개인 경우에, 2번째 D 플립플롭과 (n-1)번째 D 플립플롭, 2번째 D 플립플롭과 n번째 D 플립플롭, 3번째 D 플립플롭과 n번째 플립플롭, 3번째 D 플립플롭과 (n-3)번째 플립플롭 등일 수 있다.
결국, 제2 지연선(132)의 도파시간을 알려주는 2개의 D 플립플롭 중 하나는 제2 지연선(132)의 첫번째 지연소자에 의해 지연된 입력 신호가 D 플립플롭에서 1의 값을 가지는지를 파악할 수 있게 하는 플립플롭이고, 나머지 하나는 제2 지연선(132)의 n번째 지연소자에 의해 지연된 입력신호가 D 플립플롭에서 1의 값을 가지는지를 파악할 수 있게 하는 플립플롭이다.
이 경우에 먹스는 선택신호(A, B)에 의해 제2 지연선(132)의 도파시간이 총도파시간 이상인 경우에 제1 입력(D1) 즉, 제1 플립플롭부(133)의 출력을 선택하고, 제2 지연선(132)의 도파시간이 0보다 크고 총도파시간보다 작으면 제2 입력(D2) 즉, 제2 플립플롭부(134)의 출력을 선택한다.
또 다른 예로, 선택신호(A, B)는 제1 지연선(131)에 신호가 입력되었는지 여부와, 제1 지연선(131)의 도파시간을 알려주는 제1 플립플롭부(133)를 구성하는 2개의 D 플립플롭의 출력으로 할 수 있으며, 이 경우에 먹스는 제1 지연선(131)의 도파시간이 총도파시간 이상인 경우에 제2 입력(D2) 즉, 제2 플립플롭부(134)의 출력을 선택하고, 제1 지연선(131)의 도파시간이 0보다 크고 총도파시간보다 작으면 제1 입력(D1) 즉, 제1 플립플롭부(133)의 출력을 선택한다.
도 5의 (b)에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 먹스는 3개의 선택신호(A, B, C)를 이용하여 2개의 입력(D1, D2)에 대하여 하나의 출력(F)을 제공하는 2×1 먹스이다. 2개의 입력 중 제1 입력(D1)은 제1 플립플롭부(133)의 D 플립플롭의 출력이고, 제2 입력(D2)은 제2 플립플롭부(134)의 D 플립플롭의 출력이다.
선택신호(A, B, C)는 제2 지연선(132)의 도파시간을 알려주는 제2 플립플롭부(134)를 구성하는 3개의 D 플립플롭의 출력이다. 구체적으로, 제2 지연선(132)에 신호가 입력되었는지 여부와 제2 지연선(132)의 도파시간이 제2 지연선(132)의 (총도파시간/2) 이상인지, 신호가 지연선의 끝까지 도파했는지 여부를 알려주는, 제2 플립플롭부(134)를 구성하는 3개의 D 플립플롭의 출력이다.
이때, 제2 지연선(132)의 도파시간을 알려주는 3개의 D 플립플롭은 제2 지연선(132)에 가장 먼저 입력되는 입력신호(Hit)를 입력으로 하는 첫번째 위치에 위치한 D 플립플롭과, 해당 지연선의 가장 마지막에 위치한 지연소자(d)에 의해 지연된 입력신호(Hit)를 입력으로 하는 마지막번째에 위치한 D 플립플롭 및, 1/2지점에 위치한 D 플립플롭이 가장 이상적이다.
그러나 D 플립플롭이 n개인 경우에, 3개의 D 플립플롭은 2번째 D 플립플롭과 (n-1)번째 D 플립플롭 및 n/2번째 D 플립플롭, 2번째 D 플립플롭과 n번째 D 플립플롭, 3번째 D 플립플롭과 n번째 플립플롭 및 n/2+1 번째 D 플립플롭 등일 수 있다.
이 경우에 먹스는 선택신호(A, B, C)에 의해 제2 지연선(132)의 도파시간이 (동작 주파수의 한 주기/2) 이상인 경우에 제1 입력(D1) 즉, 제1 플립플롭부(133)의 출력을 선택하고, 제2 지연선(132)의 도파시간이 0보다 크고 (동작 주파수의 한 주기/2) 미만이면 제2 입력(D2) 즉, 제2 플립플롭부(134)의 출력을 선택한다.
또 다른 예로, 선택신호(A, B, C)는 제1 지연선(131)의 도파시간을 알려주는 제1 플립플롭부(133)를 구성하는 3개의 D 플립플롭의 출력으로 할 수 있으며, 이 경우에 먹스는 제1 지연선(131)의 도파시간이 (동작 주파수의 한 주기/2) 이상인 경우에 제2 입력(D2) 즉, 제2 플립플롭부(134)의 출력을 선택하고, 제1 지연선(131)의 도파시간이 0보다 크고 (동작 주파수의 한 주기/2)보다 작으면 제1 입력(D1) 즉, 제1 플립플롭부(133)의 출력을 선택한다.
한편, 본 발명의 실시 예에 따른 먹스는 하나의 선택신호(A)만을 이용할 수 있으며, 이 경우에 선택신호(A)는 제1 지연선(131)의 총도파시간을 알려주는 1개의 D 플립플롭이거나, 제2 지연선(132)의 총도파시간을 알려주는 1개의 D 플립플롭이다. 이때의 D 플립플롭은 해당 플립플롭부(133, 134)의 가장 마지막번째에 위치한 D 플립플롭인 것이 양호하나, 이에 한정되지 않는다.
각 먹스에 입력되는 신호는 제1 및 제2 지연선(131, 132)에서 동일한 위치에 있는 지연소자(d)의 출력이다. 예컨대, 입력신호(Hit)가 입력되는 순서를 기준으로, 제1 지연선(131)의 첫번째 지연소자의 출력과 제2 지연선(132)의 첫번째 지연소자(d)의 출력은 각각 D 플립플롭을 거쳐 하나의 먹스에 입력되고, 제1 및 제2 지연선(131, 132)의 두번째 지연소자(d)의 출력 또한 동일한 먹스에 입력된다. 결국, 입력신호(Hit)가 입력되는 순서를 기준으로, 제1 및 제2 지연선(131, 132)에서 동일한 위치에 있는 2개의 지연소자의 출력은 동일한 먹스에 입력된다.
정밀시간정보 생성부(140)는 엔코더(encoder) 기능을 수행한다. 엔코더 기능은 출력 논리부(135)의 각 먹스로부터 출력되는 디지털 신호의 비트수를 설정된 비트 수 만큼으로 줄인다. 출력 논리부(135)에서 출력하는 신호는 0000001111111, 1111111000000 같이 논리값이 같은 탭들이 연속되는 구조이기에 출력 논리부(135)의 출력을 엔코더 기능에 따라 설정된 비트 수로 줄일 수 있다.
엔코더 기능과 더불어, 정밀시간정보 생성부(140)는 보정기 기능을 더 가질 수 있다. 보정기 기능은 각 지연소자(d)간의 지연 시간이 다르기 때문에 이를 고려해서 정밀 시간을 보정하는 기능이다. 여기서는 각 지연소자(d)의 지연 시간을 통계적 방법 등을 이용해 실시간으로 추정하여 정밀 시간을 보정한다.
이와 같이 정밀시간정보 생성부(140)에 의해 설정된 비트 수의 디지털 신호 혹은 보정된 정밀시간정보에 대한 디지털 신호는 타임스탬프 생성부(200)에 제공된다. 타임스탬프 생성부(200)는 계수기(120)와 정밀시간 보간기(130)로 측정한 시간에 대한 디지털값을 수신하고, 수신한 디지털값을 이용하여 입력신호(Hit)에 대한 타임스탬프(timestamp)를 만든다.
이상과 같이 구성된 본 발명의 실시 예에 따른 지연선 기반 시간-디지털 변환기의 동작을 설명한다.
PLL부(110)는 제1 및 제2 타이밍 신호(clock-1, clock-2)를 생성하고, 제1 타이밍 신호(clock-1)를 제2 플립플롭부(134)에 제공하고, 제2 타이밍 신호(clock-2)를 신호를 제1 플립플롭부(133)에 제공한다. 그리고 이때 입력 신호(Hit)는 제1 지연선(131)과 제2 지연선(132)에 동시에 입력된다.
제1 지연선(131)에서, 입력 신호(Hit)를 가장 먼저 입력하는 첫번째 지연소자(d)는 입력 신호(Hit)를 소정의 시간만큼 지연시키고, 두번째 지연소자(d)는 첫번째 지연소자(d)에 의해 지연된 입력 신호를 소정의 시간만큼 다시 지연시킨다. 그리고 세번째 지연소자(d)는 두번째 지연소자(d)에 의해 지연된 입력 신호를 소정의 시간만큼 더욱 지연시키며, 이러한 원리에 따라 직렬로 연결된 각 지연소자(d)는 입력 신호(Hit)를 위상이 다른 신호로 만든다.
그리고 제2 지연선(132)의 각 지연소자(d) 또한 제1 지연선(131)과 마찬가지로 입력 신호(Hit)를 위상이 다른 신호로 만든다.
제1 지연선(131)의 각 지연소자(d)에서 출력된 입력신호(Hit)는 제1 플립플롭부(133)의 각 D 플립플롭에 입력되고, 제2 지연선(132)의 각 지연소자(d)에서 출력된 입력신호(Hit)는 제2 플립플롭부(134)의 각 D 플립플롭에 입력된다.
제1 플립플롭부(133)의 각 D 플립플롭은 제2 타이밍 클럭(clock-2)의 라이징 에지를 래칭(latching) 시점으로 하여 입력 신호(Hit)의 상태값을 출력한다. 그리고 제2 플립플롭부(134)의 각 D 플립플롭은 제1 타이밍 클럭(clock-1)의 라이징 에지를 래칭(latching) 시점으로 하여 입력 신호(Hit)의 상태값을 출력한다. 이때 각 D 플립플롭은 래칭 시점에서 입력 신호(Hit)의 상태가 로우 레벨(low level)이면 '0'의 값을 출력하고 하이 레벨(high level)이면 '1'의 값을 출력한다.
이렇게 출력되는 제1 플립플롭부(133)의 각 D 플립플롭에서 출력되는 디지털값은 제1 지연선(131)의 도파시간 정보이고, 제2 플립플롭부(134)의 각 D 플립플롭에서 출력되는 디지털값은 제2 지연선(132)의 도파시간 정보이다.
출력 논리부(135)의 각 먹스는 제1 플립플롭부(133)의 각 D 플립플롭에서 출력하는 디지털값(제1 지연선의 도파시간 정보)와 제2 플립플롭부(134)의 각 D 플립플롭에서 출력하는 디지털값(제2 지연선의 도파시간 정보)을 수신하고, 선택 신호에 따라 하나의 디지털값을 선택한다. 즉, 출력 논리부(135)는 선택 신호에 따라 제1 및 제2 지연선(131, 132)의 도파시간 정보 중 하나를 선택한다.
이하에서는 도 6 내지 도 8을 참조로 하여 선택신호에 따라 각 먹스에서 제1 및 제2 지연선의 도파시간 정보를 선택하는 방법을 기반으로 본 발명의 실시 예를 설명한다.
설명에 앞서, 제1 지연선(131)을 도파하는 시간을 Tf1이라 하고, 제2 지연선(132)을 도파하는 시간을 Tf2라 하며, 동작 주파수의 한 주기 시간을 Tclock라 하고 제1 및 제2 지연선(131, 132)의 총도파시간이 Tp로서 동일하다고 한다.
선택신호에 따라 먹스에서 이루어지는 동작은 크게 다음의 3가지 경우이다.
첫번째 : 0 < Tf(지연선 도파시간) < Tclock/2
두번째 : Tclock/2 ≤ Tf < Tp
세번째 : Tp ≤ Tf < Tclock
따라서 각각의 경우를 구분하여 본 발명의 실시 예를 설명한다.
첫번째, 0 < Tf(지연선 도파시간) < Tclock/2인 경우를 도 6을 참조로 하여 설명한다.
도 6은 본 발명의 제1 실시 예에 따른 지연선 기반 시간-디지털 변환기의 시간 측정 동작을 보인 도면으로, 제2 지연선(132)의 도파시간(Tf2)이 0보다 크고 제1 타이밍 클럭(clock-1)의 반주기 시간(Tclock/2)보다 작은 경우에 대한 것이다.
제2 지연선(132)의 도파시간(Tf2)이 0보다 크고 제1 타이밍 클럭(clock-1)의 반주기 시간(Tclock/2)보다 작으면, 도 6에 도시된 바와 같이, 입력신호(Hit)의 라이징 에지가 제1 타이밍 클럭(clock-1)의 라이징 에지 중 L1 라이징 에지에 근접하여 앞서게 된다.
이 경우에 제1 타이밍 클럭(clock-1)을 동작 주파수로 하는 계수기(120)는 L1 라이징 에지에서 0에서 1로의 디지털값의 변화를 감지하고, 시작 펄스로부터 L1 라이징 에지까지의 펄스수를 계수하여 계수한 데이터를 디지털 값으로 출력한다. 이때 계수기(120)에서 출력하는 디지털 값이 계수 시간에 대응하는 정보이다.
계수기(120)의 동작에 대응하여, 정밀시간 보간기(130)는 제1 타이밍 클럭(clock-1)의 L1 라이징 에지와 입력신호(Hit)의 라이징 에지간의 시간(T1)을 측정한다. 구체적으로, 제2 플립플롭부(134)는 제1 타이밍 클럭(clock-1)의 L1 라이징 에지를 래칭 시점으로 하여 제2 지연선(132)에서 지연한 입력 신호(Hit)에 대한 디지털 값인 "1"을 출력하는데, T1까지 신호가 도파한 지연소자들을 입력으로 사용한 D 플립플롭들에 대해서만 “1”의 디지털 값을 출력하고, 나머지 D 플립플롭들은 “0”의 디지털 값을 출력한다. 이러한 T1 시간은 입력신호(Hit)가 제2 지연선(132)을 도파한 시간이다. 결국, 제2 지연선(132)을 도파한 시간(Tf2)는 T1 시간이다.
제1 타이밍 클럭(clock-1)의 L1 라이징에 대응하는 제2 타이밍 클럭(clock-2)의 라이징 에지 즉, 래칭 시점은 L2이다. 구체적으로 제1 플립플롭부(133)는 제2 타이밍 클럭(clock-2)의 L2 라이징 에지를 래칭 시점으로 하여 제1 지연부(131)에서 지연한 입력 신호(Hit)에 대한 디지털 값인 "0"을 출력한다.
이렇게 L1 라이징 에지를 래칭 시점으로 한 디지털 값과 L2 라이징 에지를 래칭 시점으로 한 디지털 값은 하나의 먹스의 입력(D1, D2)로 입력되고, 먹스는 입력된 2개의 디지털 값 중 하나를 선택한다.
이때 먹스로 입력되는 선택신호가 A, B이고, 제2 플립플롭부(134)을 구성하는 첫번째 D 플립플롭과 마지막번째 D 플립플롭의 출력이면, 먹스는 선택신호 A로 첫번째 D 플립플롭의 출력인 "1"의 값을 수신하고, 선택신호 B로 마지막번째 D 플립플롭의 출력인 "0"의 값을 수신한다.
여기서 첫번째 D 플립플롭의 출력이 "1"이고 마지막번째 D 플립플롭의 출력이 "0"이라는 것은 제2 지연선(132)의 도파시간(Tf2)이 총도파시간(Tp) 미만이라는 것이다. 그러므로 먹스는 선택신호 A가 "1"이고 선택신호 B가 "0"이면 입력(D1, D2) 중 제2 플립플롭부(134)의 출력인 D2 입력을 선택하여 출력한다.
한편, 먹스로 입력되는 선택신호가 A, B이고, 제1 및 2 플립플롭부(133, 134)을 구성하는 첫번째 D 플립플롭의 출력이면, 먹스는 선택신호 A와 B의 논리값이 동일하면 제1 플립플롭부(133)의 출력을 선택하고, 선택신호 A와 B의 논리값이 다르면 제2 플립플롭부(134)의 출력을 선택한다.
또 한편, 먹스가 3개의 선택신호(A, B, C)를 이용하는 경우에도 첫번째 D 플립플롭의 출력인 선택신호 A는 "1"의 디지털값이 수신되고, 중간번째에 위치한 D 플립플롭의 출력인 선택신호 B와 마지막번째의 D 플립플롭의 출력인 선택신호 C는 "0"의 디지털값이 수신된다. 이에 따라 먹스는 2개의 선택신호(A, B)를 이용하는 경우와 마찬가지로 입력(D1, D2) 중 제2 플립플롭부(134)의 출력인 D2 입력을 선택하여 출력한다. 물론 첫번째 및 중간번째 D 플립플롭의 출력인 선택신호 A와 B가 "1"이고, 마지막번째의 D 플립플롭의 출력인 선택신호 C가 "0"인 경우에 제2 플립플롭부(134)의 출력인 D2를 선택하도록 할 수 있다.
두번째, Tclock/2 ≤ Tf2 < Tp인 경우를 도 7을 참조로 하여 설명한다.
도 7은 본 발명의 제2 실시 예에 따른 지연선 기반 시간-디지털 변환기의 시간 측정 동작을 보인 도면으로, 제2 지연선(132)의 도파시간(Tf2)이 제1 타이밍 클럭(clock-1)의 반주기 시간(Tclock/2) 이상이고 총도파시간보다 작은 경우에 대한 것이다.
제2 지연선(132)의 도파시간(Tf2)이 제1 타이밍 클럭(clock-1)의 반주기 시간(Tclock/2) 이상이고 총도파시간보다 작으면, 도 7에 도시된 바와 같이, 입력신호(Hit)의 라이징 에지가 제1 타이밍 클럭(clock-1)의 L1 라이징 에지보다 앞서고 제2 타이밍 클럭(clock-2)의 L2 라이징 에지에 근접하여 앞서게 된다.
이 경우에 계수기(120)는 L1 라이징 에지에서 0에서 1로의 디지털값의 변화를 감지하고, 시작 펄스로부터 L1 라이징 에지까지의 펄스수를 계수하여 계수한 데이터를 디지털 값으로 출력한다.
계수기(120)의 동작에 대응하여, 정밀시간 보간기(130)는 제1 타이밍 클럭(clock-1)의 L1 라이징 에지와 입력신호(Hit)의 라이징 에지간의 시간(T2)을 측정하고, 제2 타이밍 클럭(clock-2)의 L2 라이징 에지와 입력신호(Hit)의 라이징 에지간의 시간(T3)을 측정하고, 이 중 하나의 시간(T2, T3 중 하나)에 해당하는 디지털값을 출력한다.
구체적으로, 제2 플립플롭부(134)는 제1 타이밍 클럭(clock-1)의 L1 라이징 에지를 래칭 시점으로 하여 제2 지연선(132)에서 지연한 입력 신호(Hit)에 대한 디지털 값인 "1"을 출력하는데, T2 시간까지 신호가 도파한 지연소자들을 입력으로 사용한 D 플립플롭들에 대해서만 "1"의 디지털값을 출력하고, 나머지 D 플립플롭들은 “0”의 디지털 값을 출력한다. 이러한 T2 시간은 입력신호(Hit)가 제2 지연선(132)을 도파한 시간이다. 결국, 제2 지연선(132)을 도파한 시간(Tf2)는 T2 시간이다.
그리고 제1 플립플롭부(133)는 제2 타이밍 클럭(clock-2)의 L2 라이징 에지를 래칭 시점으로 하여 제1 지연선(131)에서 지연한 입력 신호(Hit)에 대한 디지털 값인 "1"을 출력하는데, T3 시간까지 신호가 도파한 지연소자들을 입력으로 사용한 D 플립플롭들에 대해서만 “1”의 디지털 값을 출력하고 나머지 D 플립플롭들은 “0”의 디지털 값을 출력한다. 이러한 T3 시간은 입력신호(Hit)가 제1 지연선(131)을 도파한 시간이다. 결국, 제1 지연선(131)을 도파한 시간(Tf1)는 T3 시간이다.
이렇게 L1 라이징 에지를 래칭 시점으로 한 디지털 값과 L2 라이징 에지를 래칭 시점으로 한 디지털 값은 하나의 먹스의 입력(D1, D2)로 입력되고, 먹스는 입력된 2개의 디지털 값 중 하나를 선택한다.
이때 먹스로 입력되는 선택신호가 A, B이고, 제2 플립플롭부(134)을 구성하는 첫번째 D 플립플롭과 마지막번째 D 플립플롭의 출력이면, 먹스는 선택신호 A로 첫번째 D 플립플롭의 출력인 "1"의 값을 수신하고, 선택신호 B로 마지막번째 D 플립플롭의 출력인 "0"의 값을 수신한다.
여기서 첫번째 D 플립플롭의 출력이 "1"이고 마지막번째 D 플립플롭의 출력이 "0"이라는 것은 제2 지연선(132)의 도파시간(Tf2)이 총도파시간(Tp) 미만이라는 것이다. 그러므로 먹스는 선택신호 A가 "1"이고 선택신호 B가 "0"이면 입력(D1, D2) 중 제2 플립플롭부(134)의 출력인 D2 입력을 선택하여 출력한다.
한편, 먹스로 입력되는 선택신호가 A, B이고, 제1 및 2 플립플롭부(133, 134)을 구성하는 첫번째 D 플립플롭의 출력이면, 먹스는 선택신호 A와 B의 논리값이 동일하면 제1 플립플롭부(133)의 출력을 선택하고, 선택신호 A와 B의 논리값이 다르면 제2 플립플롭부(134)의 출력을 선택한다.
또 한편, 먹스가 3개의 선택신호(A, B, C)를 이용하는 경우에는 첫번째 D 플립플롭의 출력인 선택신호 A와 중간번째에 위치한 D 플립플롭의 출력인 선택신호 B는 "1"의 디지털값이 수신되고, 마지막번째의 D 플립플롭의 출력인 선택신호 C는 "0"의 디지털값이 수신된다. 이에 따라 먹스는 2개의 선택신호(A, B)를 이용하는 경우와 달리 입력(D1, D2) 중 제1 플립플롭부(133)의 출력인 D1 입력을 선택하여 출력한다. 물론 본 발명의 다른 실시 예는 먹스가 3개의 선택신호(A, B, C)를 이용하는 경우에도 제2 지연선(132)의 도파시간(Tf2)가 총도파시간 미만인 경우에 제2 플립플롭(134)의 출력인 D2 입력을 선택하여 출력하도록 할 수 있다.
세번째, Tp ≤ Tf2 < Tclock인 경우를 도 8을 참조로 하여 설명한다.
도 8은 본 발명의 제3 실시 예에 따른 지연선 기반 시간-디지털 변환기의 시간 측정 동작을 보인 도면으로, 제2 지연선(132)의 도파시간(Tf2)이 총도파시간(Tp) 이상이고 제1 타이밍 클럭(clock-1)의 한주기 시간(Tclock) 미만인 경우에 대한 것이다.
제2 지연선(132)의 도파시간(Tf2)이 총도파시간(Tp) 이상이고 제1 타이밍 클럭(clock-1)의 한주기 시간(Tclock) 미만이면, 도 8에 도시된 바와 같이, 입력신호(Hit)의 라이징 에지가 제1 타이밍 클럭(clock-1)의 L1 라이징 에지보다 앞서고 제2 타이밍 클럭(clock-2)의 L2 라이징 에지에 멀리 앞서게 된다.
이 경우에 계수기(120)는 L1 라이징 에지에서 0에서 1로의 디지털값의 변화를 감지하고, 시작 펄스로부터 L1 라이징 에지까지의 펄스수를 계수하여 계수한 데이터를 디지털 값으로 출력한다.
계수기(120)의 동작에 대응하여, 정밀시간 보간기(130)는 제1 타이밍 클럭(clock-1)의 L1 라이징 에지와 입력신호(Hit)의 라이징 에지간의 시간(T4)을 측정하고, 제2 타이밍 클럭(clock-2)의 L2 라이징 에지와 입력신호(Hit)의 라이징 에지간의 시간(T5)을 측정하고, 이 중 하나의 시간(T4, T5 중 하나)에 해당하는 디지털값을 출력한다.
구체적으로, 제2 플립플롭부(134)는 제1 타이밍 클럭(clock-1)의 L1 라이징 에지를 래칭 시점으로 하여 제2 지연선(132)에서 지연한 입력 신호(Hit)에 대한 디지털 값인 "1"을 출력하는데, T4 시간까지 신호가 도파한 지연소자들을 입력으로 사용한 D 플립플롭들에 대해서만 “1”의 디지털 값을 출력하고 나머지 D 플립플롭들은 “0”의 디지털 값을 출력한다. 이러한 T4 시간은 입력신호(Hit)가 제2 지연선(132)을 도파한 시간이다. 결국, 제2 지연선(132)을 도파한 시간(Tf2)는 T4 시간이다.
그리고 제1 플립플롭부(133)는 제2 타이밍 클럭(clock-2)의 L2 라이징 에지를 래칭 시점으로 하여 제1 지연선(131)에서 지연한 입력 신호(Hit)에 대한 디지털 값인 "1"을 출력하는데, T5 시간까지 신호가 도파한 지연소자들을 입력으로 사용한 D 플립플롭들에 대해서만 “1”의 디지털 값을 출력하고 나머지 D 플립플롭들은 “0”의 디지털 값을 출력한다. 이러한 T5 시간은 입력신호(Hit)가 제1 지연선(131)을 도파한 시간이다. 결국, 제1 지연선(131)을 도파한 시간(Tf1)는 T5 시간이다.
이렇게 L1 라이징 에지를 래칭 시점으로 한 디지털 값과 L2 라이징 에지를 래칭 시점으로 한 디지털 값은 하나의 먹스의 입력(D1, D2)로 입력되고, 먹스는 입력된 2개의 디지털 값 중 하나를 선택한다.
이때 먹스로 입력되는 선택신호가 A, B이고, 제2 플립플롭부(134)을 구성하는 첫번째 D 플립플롭과 마지막번째 D 플립플롭의 출력이면, 먹스는 선택신호 A로 첫번째 D 플립플롭의 출력인 "1"의 값을 수신하고, 선택신호 B로 마지막번째 D 플립플롭의 출력인 "1"의 값을 수신한다.
여기서 첫번째 D 플립플롭의 출력이 "1"이고 마지막번째 D 플립플롭의 출력이 "1"이라는 것은 제2 지연선(132)의 도파시간(Tf2)이 총도파시간(Tp) 이상이라는 것이다. 그러므로 먹스는 선택신호 A가 "1"이고 선택신호 B가 "1"이면 입력(D1, D2) 중 제1 플립플롭부(133)의 출력인 D1 입력을 선택하여 출력한다.
한편, 먹스로 입력되는 선택신호가 A, B이고, 제1 및 2 플립플롭부(133, 134)을 구성하는 첫번째 D 플립플롭의 출력이면, 먹스는 선택신호 A와 B의 논리값이 동일하면 제1 플립플롭부(133)의 출력을 선택하고, 선택신호 A와 B의 논리값이 다르면 제2 플립플롭부(134)의 출력을 선택한다.
또 한편, 먹스가 3개의 선택신호(A, B, C)를 이용하는 경우에는 첫번째, 중간번째와 마지막번째의 D 플립플롭의 출력인 선택신호 A, B, C 모두는 "1"의 값이 수신된다. 이에 따라 먹스는 2개의 선택신호(A, B)를 이용하는 경우와 마찬가지로 입력(D1, D2) 중 제1 플립플롭부(133)의 출력인 D1 입력을 선택하여 출력한다.
한편, 전술할 본 발명의 실시 예에서는 제2 플립플롭부(134)의 D 플립플롭의 출력을 먹스의 선택신호로 사용하는 경우에 대하여 설명하였지만, 본 발명의 다른 실시 예에서는 제1 플립플롭부(133)의 D 플립플롭의 출력을 먹스의 선택신호로 사용할 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (9)

  1. 제1 타이밍 클럭 및 상기 제1 타이밍 클럭과 위상이 반대인 제2 타이밍 클럭을 생성하는 PLL부,
    입력신호의 에지가 검출되는 시간을 상기 제1 타이밍 클럭의 펄스를 계수하여 측정하는 계수기,
    상기 입력신호를 동시에 하고 복수의 지연소자가 직렬로 배열된 제1 및 제2 지연선과, 상기 제1 지연선의 각 지연소자의 출력을 입력으로 하고 상기 제2 타이밍 클럭을 동작주파수로 하는 제1 플립플롭부, 상기 제2 지연선의 각 지연소자의 출력을 입력으로 하고 상기 제1 타이밍 클럭을 동작주파수로 하는 제2 플립플롭부와, 상기 제1 및 제2 플립플롭부의 출력 중 하나를 선택하여 출력하는 출력 논리부를 포함하는 정밀시간 보간기, 그리고
    상기 계수기와 상기 정밀시간 보간기로 측정한 시간에 대한 디지털값을 수신하고, 수신한 디지털값을 이용하여 상기 입력신호에 대한 타임스탬프를 만드는 타임스탬프 생성부를 포함하는,
    지연선 기반 시간-디지털 변환기.
  2. 제1항에서,
    상기 출력 논리부는 복수의 먹스로 구성되며, 상기 복수의 먹스 각각은 상기 제2 플립플롭부로부터 제공되는 제1 및 제2 신호를 선택신호로 하고, 상기 제1 및 제2 신호에 따라 상기 제1 및 제2 플립플롭부의 출력 중 하나를 선택하며,
    상기 제2 플립플롭부로부터 제공되는 제1 및 제2 신호는 상기 제2 지연선의 도파시간을 파악할 수 있게 하는 신호인 것을 특징으로 하는,
    지연선 기반 시간-디지털 변환기.
  3. 제1항에서,
    상기 출력 논리부는 복수의 먹스로 구성되며, 상기 복수의 먹스 각각은 제1 및 제2 신호를 선택신호로 하고, 상기 제1 및 제2 신호에 따라 상기 제1 및 제2 플립플롭부의 출력 중 하나를 선택하며,
    상기 제1 및 제2 플립플롭부는 복수의 D 플립플롭으로 구성되고, 상기 복수의 D 플립플롭 각각은 해당 지연선의 지연소자에 의해 지연된 상기 입력신호를 입력으로 하며,
    상기 제1 신호는 상기 제1 플립플롭부의 첫번째 D 플립플롭의 출력이고,
    상기 제2 신호는 상기 제2 플립플롭부의 첫번째 D 플립플롭의 출력인 것을 특징으로 하는,
    지연선 기반 시간-디지털 변환기.
  4. 제3항에서,
    상기 복수의 먹스 각각은 상기 제1 및 제2 신호가 동일하면 상기 제1 플립플롭부의 출력을 선택하고, 상기 제1 및 제2 신호가 다르면 상기 제2 플립플롭부의 출력을 선택하는 것을 특징으로 하는,
    지연선 기반 시간-디지털 변환기.
  5. 제2항에서,
    상기 제1 및 제2 플립플롭부는 복수의 D 플립플롭으로 구성되고, 상기 복수의 D 플립플롭 각각은 해당 지연선의 지연소자에 의해 지연된 상기 입력신호를 입력으로 하며,
    상기 제1 신호는 상기 제2 플립플롭부의 첫번째 D 플립플롭의 출력이고,
    상기 제2 신호는 상기 제2 플립플롭부의 마지막번째 D 플립플롭의 출력인 것을 특징으로 하는,
    지연선 기반 시간-디지털 변환기.
  6. 제5항에서,
    상기 복수의 먹스 각각은 상기 첫번째 D 플립플롭의 출력이 "1"이고 상기 마지막번째 D 플립플롭의 출력이 "1"이면 상기 제1 플립플롭부의 출력을 선택하고, 상기 첫번째 D 플립플롭의 출력이 "1"이고 상기 마지막번째 D 플립플롭의 출력이 "0"이면 상기 제2 플립플롭부의 출력을 선택하는 것을 특징으로 하는,
    지연선 기반 시간-디지털 변환기.
  7. 제1항에서,
    상기 출력 논리부는 복수의 먹스로 구성되며, 상기 출력 논리부의 각 먹스로부터 출력되는 디지털 신호의 비트 수를 설정된 비트 수만큼으로 줄이는 엔코더 기능을 수행하는 정밀시간정보 생성부를 더 포함하는,
    지연선 기반 시간-디지털 변환기.
  8. 제7항에서,
    상기 정밀시간정보 생성부는,
    각 지연소자(d)의 지연 시간을 통계적 방법 등을 이용해 추정하고 실시간으로 정밀시간을 보정하는 보정기 기능을 더 가지는 것을 특징으로 하는,
    지연선 기반 시간-디지털 변환기.
  9. 제1항에서,
    상기 지연소자는 버퍼(buffer), 게이트(gate), 반전기(inverter), 캐리 로직(carry chain) 중 하나인 것을 특징으로 하는,
    지연선 기반 시간-디지털 변환기.
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