KR101214976B1

KR101214976B1 - 델타-시그마 변조방식을 이용한 노이즈 세이핑 시간-디지털 변환기

Info

Publication number: KR101214976B1
Application number: KR1020110113003A
Authority: KR
Inventors: 지동우; 심재윤
Original assignee: 포항공과대학교 산학협력단
Priority date: 2011-11-01
Filing date: 2011-11-01
Publication date: 2012-12-24
Also published as: US8421661B1; US20130106633A1

Abstract

본 발명은 시간-디지털 변환기에 관한 것으로, 특히 델타-시그마 변조(Delta-Sigma Modulation) 방식을 이용한 1비트의 출력을 갖는 노이즈 세이핑(Noise Shaping) 시간-디지털 변환기(TDC)에 관한 것이다.
본 발명에 따른 델타-시그마 변조 방식을 이용한 1비트의 출력을 갖는 노이즈 세이핑 시간-디지털 변환기(TDC)는 반도체 공정에서 지연소자가 최소 지연시간 이해의 분해능을 갖도록 제조함으로써 종래의 시간-디지털 변환기와 달리 많은 D-플립플롭이나 카운터 그리고 직렬 연결된 지연소자가 불필요하다. 따라서 본발의 시간 디지털 변환기는 효율적인 회로구성은 물론적은 전력소모로 높은 선형성과 함께 초고해상도를 달성할 수 있는 장점이 있다.

Description

델타-시그마 변조방식을 이용한 노이즈 세이핑 시간-디지털 변환기{Noise shaping time digital converter using a delta sigma modulating method}

본 발명은 시간-디지털 변환기에 관한 것으로, 더욱 상세하게는 델타-시그마 변조(Delta-Sigma Modulation) 방식을 이용한 1비트의 출력을 갖는 노이즈 세이핑(Noise Shaping) 시간-디지털 변환기(이하, TDC라 칭함)에 관한 것이다.

통상적인 분수 분주형 위상 고정루프(Fractional-N PLL)는 델타-시그마 변조기(Delta-Sigma Modulator)를 이용하여 분수 분주기(Fractional-N Divider)를 구현한다. 이때, 델타-시그마 변조기의 출력은 많은 고주파 성분의 특성을 가지고 있기 때문에 분수 분주기(Fractional-N Divider)를 통해 위상고정루프로 고주파 성분의 잡음이 인가되어진다. 이 고주파 잡음을 제거하기 위해서는 별도의 잡음 제거 경로와 잡음 예측 경로가 필요하다. 종래의 TDC는 디지털로 제어되는 거의 모든 디지털 위상고정루프(Digital Phase-Locked Loop)에 사용된다. 다만, 종래의 TDC는 시간-디지털 변환기의 양자화 오차(Quantization error)를 최소화하기 위해 높은 해상도(resolution)가 요구되는 실정이다.

이와 같이 TDC가 디지털로 제어되는 분수 분주형 위상고정루프 (Digital Fractional-N Phase-Locked Loop)에 사용될 경우, 분수 분주기(Fractional Divider)에서 인가되는 잡음과 잡음 제거 경로로 예측된 잡음 제거 신호와의 부정합(mismatch)을 최소화시키기 위해, TDC의 높은 선형성(linearity)과 높은 해상도(resolution)가 요구된다. 하지만 상기 TDC의 선형성과 해상도가 낮을 때에는 위상고정루프의 출력에 스푸리어스 톤(spurious tone) 잡음이 발생하게 된다.

도 1은 종래의 버니어 시간지연(vernier delay line)을 이용한 시간-디지털 변환기를 나타낸 도면이다.

도 1에 도시된 바와 같이, 종래의 TDC는 반도체 공정에서 결정되는 최소 분해능 이하의 분해능을 구현할 수 있는 버니어 지연라인(vernier delay line)를 이용한다. 이 경우 각각 t1과 t2의 지연시간을 가지는 지연소자와 D플립플롭이 스티어링 구조로 이루어져 있다. 다시 말하면 제1 및 제2 지연소자(I1,I2)가 D플립플롭(D1)의 제어신호 입력단과 기준신호 입력단에 각각 접속되며 공통신호 출력단을 갖도록 구성되어 있다. 이러한 TDC는 한 쌍의 지연소자와 D플립플롭(Dn)에 의해 스티어링 구조로 구성된다. 여기서 지연소자는 반도체 공정에서 가장 작은 지연시간을 구현할 수 있는 인버터(inverter)로 구성됨이 일반적이다.

여기서 TDC가 기준위상차(Δt)를 가지는 start신호와 stop신호를 수신하고, 상기 start신호는 t2의 지연시간을 가지는 제2 지연소자(I2)로 이루어진 지연발생부에 입력되며, stop신호는 t1의 지연시간을 가지는 제1 지연소자(I1)로 이루어진 지연발생부에 입력된다. 이 경우 D플립플롭(D1)은 t1의 지연시간으로 지연된 복수의 지연신호들에 의하여 t2로 지연된 복수의 지연신호들을 래치하여 그 출력신호를 발생시킨다. 이 때 첫번째 D플립플롭(D1)의 출력신호가 1이 되기 위해서는 start신호는 t2만큼 지연되고 stop신호는 t1만큼 지연되었으므로, 기준 위상차(Δt)는 t2-t1 이상이 되어야 한다. 따라서 전체적인 D플립플롭들(D1-Dn)의 출력을 계산하면 start신호와 stop신호간의 위상차를 알 수 있다. 즉 n이 1의 출력을 가지는 D플립플롭의 개수라고 한다면 start신호와 stop신호간의 위상차는 n*(t2-t1)으로 계산될 것이다.

이 경우 위상차(t2-t1)가 TDC에 의해 분해될 수 있는 최소 지연시간이 된다. 이 경우 제1 및 제2 지연소자(I1,I2)의 지연시간의 차이에 의해서 분해될 수 있는 최소지연시간이 결정되므로 반도체 공정에서 지원하는 지연시간 보다 적은 최소 분해능을 가질 수 있다. 하지만 이 경우 많은 D플립플롭들(Dn)과 직렬 연결된 지연소자들(In)로 인해 반도체칩에서 큰 면적과 많은 전력소모가 요구되는 문제점이 있다. 또한 직렬 연결된 지연소자들(In)간의 부정합으로 인하여 TDC의 선형성이 떨어지게 되는 문제점이 있다.

도 2는 종래의 노이즈 세이핑(noise shaping) 방식을 이용한 시간-디지털 변환기를 나타낸 도면이다.

도 2에 도시된 바와 같이, 종래의 노이즈 세이핑(Noise shaping) 방식을 이용한 TDC는 양자화 잡음 처리 방식을 이용한 TDC라고도 한다.

이러한 종래의 TDC는 입력신호에 따라 소정 시간 간격 동안에 인에이블 되는 인에이블 신호를 생성하는 인에이블(enable) 신호 발생기(10)와, 상기 인에이블 신호 발생기(10)의 인에이블 신호에 응답하여 발진신호를 출력하는 개폐형 환형 발진기(Gated Ring Oscillator)(20)와, 그리고 상기 개폐형 환형 발진기(20)의 발진신호의 상승 또는 하강 에지의 개수에 해당하는 디지털 신호를 출력하는 카운터(counter)(30)로 이루어져 있다.

여기서 상기 개폐형 환형 발진기(20)는 상기 인에이블신호 발생기(10)의 신호 출력단과 카운터(30)의 신호 입력단에 병렬 접속된 다수개의 인버터들로 이루어져 있다. 또한 상기 인에이블신호 발생기(10)는 측정하고자 하는 기준 위상차(Δt)를 가진 두 start, stop신호를 받아들여 기준 위상차(Δt)의 길이에 해당하는 출력신호 로직 1을 발생시킨다. 상기 개폐형 환형 발진기(20)는 인에이블 신호발생기(10)의 출력신호가 로직 1인 기간동안만 발진을 하게 되며 각 인버터들의 출력은 상승 또는 하강하며 변화(transition)하게 된다.

또한 상기 카운터(30)는 이 변화의 개수를 계수한다. 이 경우 개폐형 환형 발진기(20)의 인버터의 지연 시간을 t라고 하고, 변화가 일어난 각 인버터들의 출력들의 개수를 n이라고 하면, 기준 위상차 Δt는 n*t로 계산될 것이다.

상기 인에이블신호 발생기(10)의 출력신호가 0이 되면 개폐형 환형 발진기(20)는 발진을 멈추고, 인버터들의 출력은 그 상태에 머무르게 된다. 즉, 다음 측정시 개폐형 환형발진기(20)의 인버터들의 출력은 이전 측정시 멈추었던 그 자리에서 다시 변화를 시작하게 된다. 따라서 이 경우 양자화 오차(quantization error)는 실질적으로(effectively) 인버터의의 지연시간 t보다 작게 된다.

따라서, 도 1의 개폐형 환형 발진기 방식의 시간-디지털 변환기는 1차의 노이즈 세이핑(Noise shaping)특성을 가지게 된다. 이 경우 반도체 공정에서 지원하는 지연시간 보다 실질적으로(effectively) 적은 최소분해능을 가질 수 있지만, 다수개의 인버터와 이 인버터들의 출력 변화를 계수하기 위한 카운터(30)가 필요하여 반도체 칩 제조공정에서 많은 면적과 소자 구동에 필요한 많은 전력소모가 요구되는 문제점들이 있다.

본 발명의 목적은 상기와 같은 문제점을 해결하기 위한 것으로, 해당되는 반도체 공정에서 얻을 수 있는 지연소자의 최소 지연시간 이해의 분해능과 1비트 출력을 가지는 델타-시그마 변조방식을 이용한 노이즈 세이핑(Noise shaping) 시간-디지털 변환기를 제공하는데 있다.

상기 목적을 달성하기 위한 본 발명에 따른 델타-시그마 변조방식을 이용한 노이즈 세이핑 시간-디지털 변환기는, 기준 위상차(Δt)와 1비트 출력과의 차이값을 생성하는 델타 생성기와, 상기 델타 생성기의 차이값을 적분하여 소정의 전압 형태로 저장하는 시간 적분기와, 상기 시간 적분기에 저장된 적분값에 따라 1비트를 출력하는 아날로그 디지털 변환기로 구성함을 특징으로 한다.

이때, 상기 시간-디지털 변환기는 1차 델타-시그마 변조방식을 사용하는 것을 특징으로 한다.

또한, 상기 아날로그-디지털 변환기는 외부에서 인가되는 샘플링 주파수로 동기되는 1비트 출력을 갖는 것을 특징으로 한다.

또한, 상기 델타 생성기는 단수개의 지연소자와 다수개의 개폐기들로 구성함을 특징으로 한다.

이때, 상기 델타 생성기는 기준 위상차 Δt를 가지는 start신호와 stop신호를 입력받아, 지연소자를 통해 제1 위상차(Δt-t) 또는 제2 위상차(Δt+t)를 출력함을 특징으로 한다.

아날로그 디지털 변환기의 출력이 1일 때 시간-디지털 변환기의 출력신호는 t가 되고, 그 디지털 출력이 0일 때 시간-디지털 변환기의 출력신호는 -t가 되는 것을 특징으로 한다.

상기 아날로그 디지털 변환기의 1비트 출력이 0이면 델타생성기내의 s1, s5, s3, s7 이 닫히게 되고 s2, s6, s4, s8 은 열리며, 반대로 상기 1비트 출력이 1이면 s1, s5, s3, s7 이 열리고 s2, s6, s4, s8 은 닫히게 되는 것을 특징으로 한다.

또한 상기 아날로그-디지털 변환기의 출력값이 0이면 제1 멀티플렉서(MUX1)의 출력은 start신호가 되고, 제2 멀티플렉서(MUX2)의 출력은 stop신호가 되는데, 이 경우 start신호는 t1 만큼 시간이 지연되고, stop신호는 t2만큼 시간이 지연되며, 제3 멀티플렉서(MUX3)의 출력은 t1만큼 지연이 된 start신호이고 제4 멀티플레서(MUX4)의 출력은 t2만큼 지연이된 stop신호가 되는 것을 특징으로 한다.

또한 상기 델타 생성기의 출력은 두 출력의 차이((start-t1)-(stop-t2))=Δt +t 가 되는 것을 특징으로 한다.

이때, 상기 제1 및 제2 지연소자의 출력은 각각 t1과 t2의 지연시간을 가지며 그 차이(t2-t1)는 지연시간 t가 되도록 함을 특징으로 한다.

또한 상기 시간 적분기는 입력되는 제1 및 제2 위상차(Δt-t, Δt+t)를 업/다운 신호로 바꾸는 위상 주파수 검출기와 상기 위상 주파수 검출기의 업/다운 신호를 차동 전하로 펌핑하는 차동 전하 펌프와 상기 차동 전하 펌프의 출력단에 접속된 제1 및 제2 커패시터로 구성함을 특징으로 한다.

본 발명에 따른 제안된 방법은 종래의 시간-디지털 변환기와 달리 많은 D플립플롭이나 카운터 그리고 직렬 연결된 복수의 지연소자가 불필요하다. 따라서 효율적인 회로구성과 작은 전력소모로 초고해상도를 달성할 수 있는 장점이 있다.

또한 본 발명에 따른 시간-디지털 변환기는 디지털로 제어되는 분수 분주형 위상 고정루프에서 사용할 경우, 기존의 시간-디지털 변환기를 사용했을 때 필요했던 잡음 제거 경로와 잡음 예측 경로 없이도 분수 분주기에서 인가되는 잡음을 필티링(filtering) 할 수 있는 장점이 있다.

도 1은 종래의 버니어 시간지연(vernier delay line)을 이용한 시간-디지털 변환기를 나타낸 도면이다.
도 2는 종래의 노이즈 세이핑(noise shaping) 방식을 이용한 시간-디지털 변환기를 나타낸 도면이다.
도 3은 본 발명에 따른 델타-시그마 변조방식을 이용한 노이즈 세이핑(Noise shaping) 시간-디지털 변환기를 나타낸 도면이다.
도 4는 도 3에서 도시된 델타 생성기의 동작 상태를 설명하기 위한 도면이다.
도 5는 도 4에 도시된 델타 생성기의 일실시예를 나타낸 도면이다.
도 6은 도 3에 도시된 시간 적분기와 아날로그-디지털 변환기를 나타낸 도면이다.

이하, 본 발명의 실시 예를 첨부 도면들을 참조하여 상세히 설명한다.

먼저, 도 3 내지 도 6을 참조하면, 본 발명에 따른 노이즈 세이핑(Noise shaping) 시간-디지털 변환기는 델타 생성기(40), 시간 적분기(50), 그리고 샘플링 주파수에 의해 동기되는 1비트 출력을 가지는 아날로그-디지털 변환기(60)를 포함하여 구성된다.

도 3에 도시된 바와 같이, 상기 델타 생성기(40)는 기준 위상차(Δt)와 1비트 출력과의 차이를 만들어내며, 시간 적분기(50)는 그 차이를 적분해서 전압의 형태로 저장한다. 상기 아날로그-디지털 변환기(60)는 시간 적분기(50)의 저장된 적분값에 따라 1비트 출력을 만들어낸다.

본 발명에 따른 시간-디지털 변환기는 1차 델타-시그마 변조방식을 사용하기 때문에 1차 노이즈 세이핑(Noise Shaping) 효과를 가진다.

또한 본 발명에서 적용되는 델타-시그마 변조방식은 입력 신호에 대해서 저역통과여파기(low pass filter)의 특성을 지니므로, 제안된 시간-디지털 변환기 또한 입력 신호에 대해 저역통과여파기의 특성을 지닌다.

또한, 디지털로 제어되는 분수 분주형 위상 고정루프에서 시간-디지털 변환기 입력으로 분수 분주기에서 인가되는 잡음은 고주파성분이 많은 특성을 지니므로, 제안된 시간-디지털 변환기가 사용될 경우 분수 분주기에서 인가되는 잡음을 필터링하는 효과를 가진다.

도 4에 도시된 바와 같이, 델타 생성기(40)는 단수개의 지연소자와(41)와 다수개의 스위치(switch)들로 이루어져 있다.

상기 델타 생성기(40)는 start신호 및 stop신호 입력단 각각 병렬 접속된 제1 내지 제4 스위치(S1-S4)와, 상기 제2 및 제3 스위치의 출력단에 접속된 지연소자(41)와 상기 제1 및 제4 스위치(S1,S4) 출력단과 상기 지연소자의 출력단에 각각 접속된 제5 내지 제8스위치로 구성된다.

상기 델타 생성기(40)는 기준 위상차(Δt)를 가지는 start신호와 stop신호를 입력받아, 제안된 시간-디지털 변환기의 1비트 출력에 따라 기준 위상차 Δt와 시간-디지털 변환기의 출력과의 차이인 제1 위상차(Δt-t) 혹은 제2 위상차(Δt+t)를 만들어낸다. 즉, 제안된 시간-디지털 변환기의 디지털 출력이 1일때 실질적인 출력은 t, 디지털 출력이 0일때 실질적인 출력은 -t가 된다. 따라서 제안된 시간-디지털 변환기의 최소분해능은 t가 된다.

도 3을 참조하면 상기 델타생성기(40)의 출력은 전체 시간-디지털 변환기의 입력과 출력의 차이이다. 여기서 시간-디지털 변환기(60)의 1비트 디지털 출력 값에 따라 입력 Δt 에 시간 t가 더해지거나 빼지거나 하게되므로 1비트 디지털 출력의 실질적인 값은 +t 혹은 -t 가 된다.

도 5는 도 4의 구체적인 회로도를 나타낸 것이다.

도 5를 참조하면, 개폐기(switch)들은 제1 내지 제4 멀티플렉서(MUX1~MUX4)로 이루어졌다. 상기 제1 및 제2 지연소자(I1,I2)는 각각 t1과 t2의 지연시간을 가지며 그 차이(t2-t1)는 지연시간 t=t2-t1가 된다.

따라서 종래의 버니어 지연소자(vernier delay line)처럼 반도체 공정에서 지원하는 최소 지연시간 이하의 지연시간을 만들어낼 수 있다. 이와 같이 본 발명에 따른 시간-디지털 변환기는 반도체 공정에서 지원하는 최소 지연시간 이하의 최소분해능을 가진다. 종래의 버니어 시간지연기와의 차이점은 직렬로 연결된 복수개의 지연소자가 아닌 단수개의 지연소자 즉, 두개의 지연소자만을 가지는 것이다.

본 발명에 따른 델타-시그마 변조방식에서 노이즈 세이핑(Noise Shaping) 효과에 의해 제안된 시간-디지털 변환기의 실질적인 최소분해능(effective resolution)은 상기 지연시간 t보다 작아지게 된다. 이와 같이 본 발명에 따른 시간-디지털 변환기에서는 단수개의 지연소자를 사용함으로서 높은 선형성을 가지며, 작은 면적과 적은 전력을 사용하면서도 초고해상도를 달성할 수 있다.

구체적으로 도 5의 동작을 예를 들어 설명하면 다음과 같다. 시간-디지털 변환기의 출력이 로직 1 이라고 하면 start신호는 제2 지연소자(I2)를 통과하며 t2만큼 지연되게 되고, stop신호는 제1 지연소자(I1)를 통과하며 t1만큼 지연되게 된다. 이때 t2-t1는 지연시간 t가 된다. 따라서 델타 생성기(40)를 통과한 기준 위상차(Δt)는 Δt-(t2-t1)=Δt-t로 되게 된다. 이때 Δt-t는 제1 위상차라 정의한다.

또한 시간-디지털 변환기의 출력이 로직 0이라고 하면 start신호는 제1 지연소자(I1)을 통과하며 t1만큼 지연되게 되고, stop신호는 제2 지연소자(I2) 통과하며 t2만큼 지연되게 된다. 따라서 이 경우 델타 생성기(40)를 통과한 기준 위상차(Δt)는 Δt+(t2-t1)=Δt+t 로 되게 된다. 이때 Δt+t는 제2 위상차라 정의한다.

도 6은 1비트 아날로그-디지털 변환기(60)와 시간 적분기(50)의 실시예를 나타낸 것이다.

도 6에 도시된 바와 같이, 시간 적분기(50)는 위상-주파수-검출기(Phase Frequency Detector: PFD)(51)와 차동 전하 펌프(Differential Charge Pump)(52)로 이루어지는 시간-전하 변환기와 이 시간-전하 변환기 출력단에 접속된 제1 및 제2 커패시터(Capacitor)(C1,C2)로 이루어져 있다.

따라서 도 4에 도시된 델타 생성기(40)에서 만들어진 기준 위상차와 시간-디지털 변환기의 출력과의 차이는 위상-주파수-검출기(51)와 차동전하펌프(52)를 통해 전하로 바뀌어지며 차동모드로 제1 및 제2 커패시터(C1,C2)에 저장된다. 즉, 예를 들어 제1 커패시터(C1)의 전압이 상승하면 제2 커패시터(C2)의 전압은 그만큼 하강하게 된다. 1비트를 출력하는 아날로그-디지털 변환기(60)는 제1 및 제2 커패시터의 전압의 극성(polarity)에 따라 1 또는 0의 로직을 출력한다. 즉, 제1 커패시터(C1)의 전압이 제2 커패시터(C2)의 전압보다 클 경우 로직 1을, 제2 커패시터(C2)의 전압이 제1 커패시터(C1)보다 클 경우 로직0을 출력하게 된다. 이때, 로직 1일 경우 제안된 시간-디지털 변환기의 출력값은 t가 되며, 로직 0일 경우 -t가 된다.

이상에서 상세히 설명한 바와 같이, 본 발명은 본 발명의 정신 및 필수적 특징을 벗어나지 않는 범위에서 다른 특정한 형태로 구체화될 수 있음은 당업자에게 자명하다.

전술한 본 발명은, 제안된 방법은 종래의 시간-디지털 변환기와 달리 많은 D플립플롭이나 카운터 그리고 직렬 연결된 지연소자가 불필요하다. 따라서 효율적인 회로구성과 작은 전력소모로 높은 선형성과 함께 초고해상도를 달성할 수 있는 장점이 있다.

또한, 제안된 시간-디지털 변환기를 분수 분주형 위상 고정루프에서 사용할 경우, 기존의 시간-디지털 변환기를 사용했을 때 필요했던 잡음 제거 경로와 잡음 예측 경로 없이도 분수 분주기에서 인가되는 잡음을 필티링(filtering) 할 수 있는 장점이 있다.

따라서 상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 본 발명의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 본 발명의 등가적 범위 내에서의 모든 변경은 본 발명의 범위에 포함된다.

상기와 같이 설명된 본 발명에 따른 델타-시그마 변조방식을 이용한 노이즈 세이핑(Noise shaping) 시간-디지털 변환기는 상기 설명된 실시예들의 구성과 방법이 한정되게 적용될 수 있는 것이 아니라, 상기 실시예들은 다양한 변형이 이루어질 수 있도록 각 실시예들의 전부 또는 일부가 선택적으로 조합되어 구성될 수도 있다.

10: 인에이블신호 발생기 20: 개폐형 환형 발진기
30: 카운터 40: 델타 생성기
41: 시간지연소자 50: 시간 적분기
51: 위상-주파수-검출기 52:차동전하펌프
60: 아날로그-디지털 변환기

Claims

입력되는 기준 위상차(Δt)와 출력된 1비트와의 차이값을 생성하는 델타 생성기(40)와;
상기 델타 생성기(40)의 차이값을 적분하여 전압 형태로 저장하는 시간 적분기(50)와; 그리고,
상기 시간 적분기(50)에 저장된 적분값에 따라 1비트를 출력하는 아날로그 디지털 변환기(60)로 구성함을 특징으로 하는 델타-시그마 변조방식을 이용한 노이즈 세이핑 시간-디지털 변환기.
제1 항에 있어서,
상기 아날로그-디지털 변환기(60)는 샘플링 주파수에 의해 동기되어 1비트를 출력하는 것을 특징으로 델타-시그마 변조방식을 이용한 노이즈 세이핑 시간-디지털 변환기.
제2 항에 있어서, 상기 델타 생성기(40)는
start신호 및 stop신호의 입력단에 각각 병렬 접속된 제1, 제2, 제3 및 제4 스위치(S1-S4);
상기 제2 및 제3 스위치(S2,S3)의 출력단에 접속된 지연소자(41); 및
상기 제1 및 제4 스위치(S1,S4) 출력단과 상기 지연소자의 출력단에 각각 접속된 제5 내지 제8스위치(S5-S8);로 구성함을 특징으로 하는 델타-시그마 변조방식을 이용한 노이즈 세이핑 시간-디지털 변환기.
제3 항에 있어서,
상기 델타 생성기(40)는 기준 위상차(Δt)를 가지는 start신호와 stop신호를 각각 입력받아, 내부 시간지연소자에 의해 지연시간 t에 따른 제1 위상차(Δt-t) 신호 또는 제2 위상차(Δt+t) 신호를 출력함을 특징으로 하는 델타-시그마 변조방식을 이용한 노이즈 세이핑 시간-디지털 변환기.
제2 항에 있어서, 상기 델타 생성기(40)는
상기 기준위상차(Δt)를 가지는 두 신호에 각각 병렬 연결된 제1 및 제2 다중선택기(MUX1,MUX2);
상기 제1 및 제2 다중선택기(MUX1,MUX2)의 출력단에 각각 접속되어 시간 지연 단계를 갖는 제1 및 제2 지연소자(I1,I2); 및
상기 제1 및 제2 지연소자(I1,I2)의 출력단에 접속되어 시간 지연된 두 신호를 출력하는 제3 및 제4 다중선택기(MUX3,MUX4)를 포함하여 구성되는 것을 특징으로 하는 델타-시그마 변조방식을 이용한 노이즈 세이핑 시간-디지털 변환기.
제5 항에 있어서,
상기 제1 및 제2 지연소자(I1,I2)의 출력은 각각 t1과 t2의 지연시간을 가지며 그 차이(t1-t2)는 지연시간 t가 되도록 함을 특징으로 하는 델타-시그마 변조방식을 이용한 노이즈 세이핑 시간-디지털 변환기.
제2 항에 있어서, 상기 시간 적분기(50)는
제1 및 제2 위상차(Δt-t, Δt+t)를 업/다운 신호로 바꾸는 위상 주파수 검출기(51);
상기 위상 주파수 검출기의(51)의 업/다운 신호를 차동 전하로 펌핑하는 차동 전하 펌프(52); 및
상기 차동 전하 펌프(52)의 출력단에 병렬 접속된 제1 및 제2 커패시터(C1,C2)로 구성되는 것을 특징으로 하는 델타-시그마 변조방식을 이용한 노이즈 세이핑 시간-디지털 변환기.