CN108092662B - 频率合成装置及其方法 - Google Patents

频率合成装置及其方法 Download PDF

Info

Publication number
CN108092662B
CN108092662B CN201710557389.3A CN201710557389A CN108092662B CN 108092662 B CN108092662 B CN 108092662B CN 201710557389 A CN201710557389 A CN 201710557389A CN 108092662 B CN108092662 B CN 108092662B
Authority
CN
China
Prior art keywords
clock
digital
signal
control signal
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710557389.3A
Other languages
English (en)
Other versions
CN108092662A (zh
Inventor
管继孔
赵煜
林嘉亮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Realtek Semiconductor Corp
Original Assignee
Realtek Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Realtek Semiconductor Corp filed Critical Realtek Semiconductor Corp
Publication of CN108092662A publication Critical patent/CN108092662A/zh
Application granted granted Critical
Publication of CN108092662B publication Critical patent/CN108092662B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H03L7/0895—Details of the current generators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H03L7/0895—Details of the current generators
    • H03L7/0898—Details of the current generators the source or sink current values being variable
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
    • H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
    • H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/22—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop
    • H03L7/23—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop with pulse counters or frequency dividers
    • H03L7/235—Nested phase locked loops
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本发明提供频率合成装置及其方法。数字时序调整电路接收第一与第二时脉，并根据噪声消除信号与增益控制信号输出第三与第四时脉。模拟相位检测器接收第三与第四时脉并输出模拟时序误差信号。滤波电路接收模拟时序误差信号并输出振荡器控制信号。可控制振荡器接收振荡器控制信号并输出第五时脉。时脉分割器接收第五时脉并根据分割因数输出第二时脉。调制器接收时脉乘法因数并输出分割因数与噪声消除信号。数字相位检测器接收第三与第四时脉，并输出数字时序误差信号。关联电路接收数字时序误差信号与噪声消除信号，并输出增益控制信号。

Description

频率合成装置及其方法
技术领域
本发明乃涉及一种相位锁定回路为架构的频率合成装置与其频率合成方法。
背景技术
相位锁定回路(Phase Locked Loop；PLL)能接收一第一时脉并输出一第二时脉，该第二时脉的频率取决于第一时脉的频率。传统的相位锁定回路包括相位/频率检测器、电荷帮浦、回路滤波器、压控震荡器与时脉分割电路。压控震荡器根据一控制电压输出第二时脉，使得第二时脉的频率能由控制电压决定。时脉分割电路接收第二时脉，并根据一分割比例来输出一第三时脉。相位/频率检测器接收第一时脉与第三时脉，并输出表示第一时脉与第三时脉间时序差的时序信号。电荷帮浦将此时序信号转换为电流信号，回路滤波器再将此电流信号进行滤波，以获得控制第二时脉的频率的控制电压。于是，通过追踪第一时脉的频率便能通过一回路架构来调整第二时脉的频率。于一稳定状态下，第二时脉的频率等于第一时脉的频率与一乘法因数N的乘积，并可表示如下式。
N＝Nint+α
其中，Nint为一正整数，α为小于1但不小于零的有理数。若α等于零，则时脉分割电路具有一固定的分割因数Nint(即，切割为Nint等分)。针对第二时脉的Nint个循环的每一个循环都会有一个第三时脉的一个循环输出。若α不等于零，则α必为一分数，于此情况下，此相位锁定回路便是一个分数倍分频相位锁定回路(fractional-N Phase Locked Loop；fractional-N PLL)，且时脉分割电路无法具有固定的分割因数。时脉分割电路的分割因数是由三角积分调制器来调制，且时脉分割电路的分割因数会在Nint与Nint+1之间动态地变动，以使得分割因数的平均值能等于Nint+α。由于分割因数的值会被调制，分割因数的瞬时值便不会等于分割因数的平均值(即，Nint与Nint+1不等于Nint+α)。于是，瞬时噪声便会产生于相位锁定回路。美国专利公告案(U.S.Patent US7,999,622,Galton et al)公开了一种可由分割因数的调制过程中消除瞬时噪声的方法。此种方法主要是使用数字模拟转换器输出一电流，此电流能够补偿电荷帮浦的输出中的噪声(此噪声是于分割因数的调制过程中产生)。然而，数字模拟转换器会产生噪声。为了要减少此部分的噪声，便需消耗较多的功率来提供较大的电流。此外，数字模拟转换器并非十分线性，其非线性的特性将会造成相位锁定回路中额外的噪声。为了要减少此部分噪声，电路的复杂度便会提高以达到动态地元件匹配效果。
发明内容
本发明所提供的频率合成装置及其方法能够消除分数倍分频相位锁定回路(fractional-N Phase Locked Loop；fractional-N PLL)中的噪声(即，调制分割因数所产生的噪声)，却不会产生高功率消耗，也无通过复杂电路来进行。
本发明所提供的频率合成装置及其方法的主要工作原理在于，利用数字时序调整电路来修正分数倍分频相位锁定回路中已知的时序误差。此时序差是由时脉分割器将时脉乘法因数调制为一分割因数所产生。根据数字时序调整电路的输出中已知的时序误差与其余的时序误差，数字时序调整电路的增益能通过封闭回路的架构被校正。
于本发明所提供的频率合成装置的一实施例中，此种频率合成装置包括数字时序调整电路、模拟相位检测器、滤波电路、可控制振荡器、时脉分割器、调制器、数字相位检测器与关联电路。数字时序调整电路设置以接收第一时脉与第二时脉，并根据噪声消除信号与增益控制信号输出第三时脉与第四时脉。模拟相位检测器设置以接收第三时脉与第四时脉，并输出模拟时序误差信号。滤波电路设置以接收模拟时序误差信号，并输出振荡器控制信号。可控制振荡器设置以接收振荡器控制信号，并输出第五时脉。时脉分割器设置以接收第五时脉，并根据一分割因数输出该第二时脉。调制器设置以接收时脉乘法因数，并输出分割因数与噪声消除信号，其中分割因数的平均值等于时脉乘法因数。数字相位检测器设置以接收第三时脉与第四时脉，并输出数字时序误差信号。数字相位检测器经自行校准以使得数字时序误差信号的平均值等于零。关联电路设置以接收数字时序误差信号与噪声消除信号，并输出增益控制信号。于本发明所提供的频率合成装置的另一实施例中，第四时脉与第三时脉之间的时序差等于第二时脉与第一时脉之间的时序差、与增益控制信号成比例的噪声消除信号以及时序补偿的总和。于本发明所提供的频率合成装置的另一实施例中，数字时序调整电路包括固定延迟电路与数字可变延迟电路。固定延迟电路设置以接收第二时脉并输出第四时脉。数字可变延迟电路设置以接收第一时脉，并根据噪声消除信号与增益控制信号输出第三时脉。于本发明所提供的频率合成装置的另一实施例中，数字可变延迟电路线性相关于该噪声消除信号与该增益控制信号。于本发明所提供的频率合成装置的另一实施例中，数字可变延迟电路包括可调式反相器，且此可调式反相器包括反相器与可变电容器。反相器接收由增益控制信号所控制的导轨电压。一可变电容器，该可变电容器由噪声消除信号所控制。
于本发明所提供的频率合成装置的一实施例中，数字相位检测器包括歪斜失真调整电路、时间数字转换器与积分器。歪斜失真调整电路设置以接收第三时脉与第四时脉，并根据延迟控制信号输出第一延迟时脉与第二延迟时脉。时间数字转换器设置以接收第一延迟时脉与第二延迟时脉，并输出数字时序误差信号。积分器设置以接收数字时序误差信号，并输出延迟控制信号。于本发明所提供的频率合成装置的一实施例中，关联电路包括数字信号处理单元。若噪声消除信号为正，数字信号处理单元以由数字时序误差信号决定的一数值来递减增益控制信号。再者，若噪声消除信号为负，数字信号处理单元以由数字时序误差信号决定的该数值来递增增益控制信号。另外，若噪声消除信号为零，数字信号处理单元不增减增益控制信号。于本发明所提供的频率合成装置的一实施例中，调制器包括三角积分调制器。于本发明所提供的频率合成装置的一实施例中，模拟相位检测器包括相位/频率检测器。于本发明所提供的频率合成装置的一实施例中，滤波电路包括电荷帮浦与负载电路，其中此负载电路包括有串联的一电容器与一电阻器。于本发明所提供的频率合成装置的一实施例中，可控制振荡器以压控振荡器来实现。于本发明所提供的频率合成装置的一实施例中，时脉分割器以计数器来实现。
于本发明所提供的频率合成方法的一实施例中，此种频率合成方法包括：接收第一时脉与一时脉乘法因数；将时脉乘法因数调制为一分割因数，其中该分割因数的平均值等于该时脉乘法因数；根据时脉乘法因数与分割因数之间的差值，产生噪声消除信号；通过数字时序调整电路，根据噪声消除信号与增益控制信号，由第一时脉与第二时脉来获得第三时脉与第四时脉；通过模拟相位检测器，检测第四时脉与第三时脉之间的时序差，以产生模拟时序误差信号；通过滤波电路，将模拟时序误差信号滤波以产生振荡器控制信号；通过可控制振荡器，根据振荡器控制信号，输出第五时脉；根据分割因数，将第五时脉降频以输出第二时脉；通过数字相位检测器，检测第四时脉与第三时脉之间的时序差，以产生数字时序误差信号，其中数字相位检测器经自行校准以使得数字时序误差信号的平均值等于零；以及根据数字时序误差信号与噪声消除信号，调整增益控制信号。于本发明所提供的频率合成方法的一实施例中，通过三角积分调制器将时脉乘法因数调制为一分割因数。于本发明所提供的频率合成方法的一实施例中，通过一阶三角积分调制器将时脉乘法因数调制为一分割因数。于本发明所提供的频率合成方法的一实施例中，模拟相位检测器包括相位/频率检测器。于本发明所提供的频率合成方法的一实施例中，滤波电路包括电荷帮浦与负载电路，其中此负载电路包括有串联的一电容器与一电阻器。于本发明所提供的频率合成方法的一实施例中，可控制振荡器以压控振荡器来实现。于本发明所提供的频率合成方法的一实施例中，通过计数器，根据分割因数将第五时脉降频。
为使能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，但是这些说明与说明书附图仅是用来说明本发明，而非对本发明的权利要求作任何的限制。
附图说明
图1A为根据本发明例示性实施例示出的分数倍分频相位锁定回路的方框图。
图1B为根据本发明例示性实施例示出的相位/频率检测器的示意图。
图1C为根据本发明例示性实施例示出的电荷帮浦的示意图。
图1D为根据本发明例示性实施例示出的回路滤波器的示意图。
图1E为根据本发明例示性实施例示出的压控振荡器的示意图。
图1F为根据本发明例示性实施例示出的数字时序调整电路的示意图。
图1G为根据本发明例示性实施例示出的数字可变延迟电路的示意图。
图2为根据本发明例示性实施例示出的可自我校正的时间数字转换器的示意图。
图3为根据本发明例示性实施例示出的调制器的示意图。
图4为根据本发明例示性实施例示出的频率合成方法的流程图。
附图标记说明：
100：分数倍分频相位锁定回路
110：相位/频率检测器
111、112：D型触发器
113：及闸
120：电荷帮浦
121：电流源
122：电流槽
123：第一开关
124：第二开关
125：输出节点
130：回路滤波器
131：电阻
132：第一电容
133：第二电容
140：压控振荡器
141：电压电流转换器
142：NMOS晶体管
143：电流镜
144、145：PMOS晶体管
146：环式振荡器
147、148、149：反相器
150：时脉分割器
160：数字时序调整电路
160_1：固定延迟电路
160_2：数字可变延迟电路
161：可调式反相器
162：输出反相器
163_0、163_1、163_2、163_3：电容器
164_0、164_1、164_2、164_3：开关
165：电路节点
166：可变电容
168：反相器
169：数字模拟转换器
170：调制器
180：关联电路
190：可自我校正的时间数字转换器
200：可自我校正的时间数字转换器
210：歪斜失真调整电路
211：可变延迟电路
212：固定延迟电路
220：时间数字转换器
221：D型触发器
230：积分器
300：调制器
301、303、305：和运算子
302：舍入运算子
304、306：延迟单位
400：频率合成方法
401～410：步骤
CK1：第一时脉
CK2：第二时脉
CK3：第三时脉
CK4：第四时脉
CK5：第五时脉
CK3D：第一延迟时脉
CK4D：第二延迟时脉
STE：模拟时序误差信号
DTE：数字时序误差信号
VCTL：控制电压
NC：噪声消除信号
NC[0]、NC[1]、NC[2]、NC[3]：位元
GC：增益控制信号
NMUL：时脉乘法因数
N’MUL：经修正的时脉乘法因数
NDIV：分割因数
NCNEXT：中间信号
D：输入脚位
Q：输出脚位
R：重置脚位
RST：重置信号
UP：第一逻辑信号
DN：第二逻辑信号
VDD：电源供应节点
IC：修正电流
IDN：放电电流
IUP：充电电流
ICTL：控制电流
IM：镜电流
MP：PMOS晶体管
MN：NMOS晶体管
VR：导轨电压
DCTL：延迟控制信号
e1：简化误差
e1d：延迟简化误差
具体实施方式
在下文将参看说明书附图更充分地描述各种例示性实施例，在说明书附图中展示一些例示性实施例。然而，本发明概念可能以许多不同形式来体现，且不应解释为限于本文中所阐述的例示性实施例。确切而言，提供这些例示性实施例使得本发明将为详尽且完整，且将向熟习此项技术者充分传达本发明概念的实施方式。在诸附图中，类似数字始终指示类似元件。
以下将以多个实施例说明本发明所提供的频率合成装置及其方法，然而，下述实施例并非用以限制本发明。
请参照图1A，图1A为根据本发明例示性实施例示出的分数倍分频相位锁定回路的方框图。分数倍分频相位锁定回路100包括数字时序调整电路160、相位/频率检测器(Phase/Frequency Detector；PFD)110、电荷帮浦(Charge Pump；CP)120、回路滤波器(LoopFilter；LF)130、压控振荡器(Voltage-Controlled Oscillator；VCO)140、时脉分割器150、调制器(modulator；MOD)、可自我校正的时间数字转换器(Time-to-Digital Converter；TDC)190以及关联电路180。数字时序调整电路160主要设置以接收第一时脉CK1与第二时脉CK2，并根据噪声消除信号Nc与增益控制信号Gc输出第三时脉CK3与第四时脉CK4。相位/频率检测器110主要设置以接收第三时脉CK3与第四时脉CK4，并输出模拟时序误差信号STE。模拟时序误差信号STE是表示第三时脉CK3与第四时脉CK4之间的时序差。电荷帮浦120主要设置以将模拟时序误差信号STE转换为一修正电流IC。回路滤波器130主要设置以接收修正电流IC并输出一控制电压VCTL。压控振荡器140主要设置以根据控制电压VCTL输出第五时脉CK5。时脉分割器150主要设置以接收第五时脉CK5，并根据分割因数NDIV输出第二时脉CK2。调制器170主要设置以根据时脉乘法因数NMUL输出分割因数NDIV与噪声消除信号NC。可自我校正的时间数字转换器190主要设置以接收第三时脉CK3与第四时脉CK4并输出数字时序误差信号DTE。关联电路180主要设置以根据数字时序误差信号DTE与噪声消除信号NC输出增益控制信号GC。为便于描述，于以下说明中第一时脉CK1、第二时脉CK2、第三时脉CK3、第四时脉CK4与第五时脉CK5简单以CK1、CK2、CK3、CK4与CK5表示，模拟时序误差信号STE简单以STE表示，数字时序误差信号DTE简单以DTE表示，修正电流IC简单以IC表示，控制电压VCTL简单以CTL表示，噪声消除信号NC简单以NC表示，增益控制信号GC简单以GC表示，时脉乘法因数NMUL简单以NMUL表示，以及分割因数NDIV简单以NDIV表示。
分数倍分频相位锁定回路100与传统的分数倍分频相位锁定回路之间的差异在于，分数倍分频相位锁定回路100多了数字时序调整电路160、可自我校正的时间数字转换器190与关联电路180的设置，且相位/频率检测器110所接收的是CK1与CK2，而非CK3与CK4。与传统的分数倍分频相位锁定回路类似之处在于，分数倍分频相位锁定回路100通过压控振荡器140接收CK1并输出CK5。压控振荡器140接收CK1并输出CK5的过程中是通过一个封闭回路的架构来做调整，使得CK5的频率等于CK1与NMUL(非纯整数)的乘积，此封闭回路是一个由时脉分割器150、相位/频率检测器110、电荷帮浦120与回路滤波器130所组成的回馈路径。既然NMUL非纯整数而NDIV(时脉分割器150的分割因数)须为一整数，NDIV便须被调制，以使得NDIV的平均值等于NMUL。调制器170接收NMUL并输出NDIV，使得NDIV经调制后其平均值等于NMUL。于前述调整过程中，需使得CK5的频率等于CK1与NMUL(非纯整数)的乘积。然而，CK2的瞬时时序可能会偏离虚拟的一时脉分割器的理想时序，其中此虚拟的时脉分割器的NMUL的分割因数可为非整数。会导致此种情况是因为在对NDIV调制时于CK1与CK2之间的时序差会产生的瞬时噪声，此种情况是能够预测到的，且此瞬时噪声(以NC表示)可由调制器170计算获得。数字时序调整电路160主要设置以修正此瞬时噪声，以使得瞬时噪声部会出现于CK4与CK3之间的时序差。NC于本质上系数字的数字形式，但CK1与CK2之间的时序差于本质上是模拟的时间形式。数字时序调整电路160能够执行数字模拟转换，已将NC转换为时序差的量，以将这些时序差的量被消除。GC则决定了前述数字模拟转换的增益因数。
可自我校正的时间数字转换器190检测CK4与C3之间的时序差，并输出DTE以表示此时序差。时间数字转换器190能自我校正使得DTE的平均值为零。
须说明的是，图1A中的相位/频率检测器110为模拟相位检测器的举例，且图1A中的而时间数字转换器190为数字相位检测器的举例。
于一实施例中，数字时序调整电路160的工作原理可由以下式(1)表示。
t4-t3＝t2-t1+NC·GC+tOS 式(1)
t1为CK1的上升缘出现的时间点，t2为CK2的上升缘出现的时间点，t3为CK3的上升缘出现的时间点，t4为CK4的上升缘出现的时间点，t0为一时序补偿。因此，t2-t1为CK2与CK1之间的时序差，且t4-t3为CK4与CK3之间的时序差。STE与DTE均表示了CK4与CK3之间相对的时序，STE与DTE即等于t4-t3。STE与DTE的差别在于STE是模拟信号而DTE系数字信号。NC表示了对NDIV调制时于t2-t1中所产生的瞬时噪声。若GC(用以将NC转换为时序差的转换增益)设定正确，对NDIV调制时于t2-t1中所产生的瞬时噪声便可被完全地修正以消除，且不会出现于t4-t3。然而若GC设定错误，前述的瞬时噪声可能会被过度修正或修正不足，导致t4-t3中产生其余的噪声，且这些噪声将成为DTE的一部分。若GC被设定过大或过小，前述的瞬时噪声可能会被过度修正或修正不足，导致t4-t3中包含有其余的噪声，且这些噪声是相关或负相关于NC。因此，当NC为正值，若前述的瞬时噪声被过度修正或修正不足，DTE便会为正值或负值；而当NC为负值，若前述的瞬时噪声被过度修正或修正不足，DTE便会为负值或正值。接着，关联电路180会根据NC与DTE之间的关系来调整GC。当DTE是正相关/负相关于NC，表示GC过大/过小，因此需增加/减少。
于图1B所示出的的实施例中，相位/频率检测器110包括了两个D型触发器(DataFlip-Flops；DFF)111与112，以及一个及(AND)闸113。每个D型触发器具有一输入脚位(以「D」标示)、一输出脚位(以「Q」标示)、一重置脚位(以「R」标示)与一时脉脚位(以「∧」标示)，所述标示应为该发明所属技术领域中技术人员所熟悉。D型触发器111输出第一逻辑信号UP，而D型触发器112输出第二逻辑信号DN。及(AND)闸113接收第一逻辑信号UP与第二逻辑信号DN，并输出重置信号RST。以波形和信号时序的角度来看，第一逻辑信号UP(/第二逻辑信号DN)是于CK3(/CK4)的上升缘时有效，且当重置信号RST有效时，第一逻辑信号UP(/第二逻辑信号DN)则无效。第一逻辑信号UP与第二逻辑信号DN组成了代表CK3和CK4之间的时序差的STE，关于第一逻辑信号UP与第二逻辑信号DN组成了代表CK3和CK4之间的时序差的STE的细节应为该发明所属技术领域中技术人员所能理解，于此便不赘述。
于图1C所示出的的实施例中，电荷帮浦120包括电流源121、电流槽122、第一开关123与第二开关124。电流源121主要设置以提供一个充电电流IUP。电流槽122主要设置以汲取放电电流IDN。第一开关123主要设置以当第一逻辑信号UP有效时，将充电电流IUP耦合至一个输出节点125。第二开关124主要设置以当第二逻辑信号DN有效时，将放电电流IDN耦合至输出节点125。经由输出节点125，修正电流IC被提供至图1A中的回路滤波器130。于此本公开说明书中，「VDD」为电源供应节点的标示。关于图1C所示出的的电荷帮浦120的其他细节应为该发明所属技术领域中技术人员所能理解，于此便不赘述。
于图1D所示出的的实施例中，回路滤波器130包括电阻131、第一电容132与第二电容133。回路滤波器130主要设置以接收由电荷帮浦120而来的修正电流IC，并输出控制电压VCTL至图1中的压控振荡器140。关于图1D所示出的的回路滤波器130的其他细节应为该发明所属技术领域中技术人员所能理解，于此便不赘述。
于图1E所示出的的实施例中，压控振荡器140包括电压电流转换器141、电流镜143与环式振荡器146。电压电流转换器141主要设置以将控制电压VCTL转换为控制电流ICTL。电流镜143主要设置以将控制电流ICTL镜射为一镜电流IM。环式振荡器146主要设置以根据镜电流IM输出CK5。电压电流转换器141包括一个NMOS晶体管142。电流镜143包括两个PMOS晶体管144与145。环式振荡器146包括三个反相器147、148与149，反相器147、1487与149构成一个环状架构，共同接收镜电流IM。当控制电压VCTL升高，也会控制电流ICTL增加，连带镜电流IM跟着增加。结果，反相器147、1487与149会因为接收到更多能量变得更快速，于是CK5便会具有较高的振荡频率。
时脉分割器150可以一计数器来实现。时脉分割器150由零开始，在每一个CK5的上升缘，计数器便增加一次计数。当计数到NDIV-1时,下一个CK5的上升缘会导致计数归零。如此一来，计数器会循环的由零计数到NDIV-1。每次当记数值为零时，CK2有效，但当记数值不为零时，CK2均有效。
数字时序调整电路160接收CK1与CK2并输出CK3与CK4，于是，根据式(1)所描述的关系，CK4与CK3之间的时序差涉及CK2与CK1之间的时序差。于图1F所示出的的实施例中，数字时序调整电路160包括固定延迟电路160_1与数字可变延迟电路160_2。根据GC与NC，固定延迟电路160_1主要设置以接收CK2并输出CK4，且数字可变延迟电路160_2主要设置以接收CK1并输出CK3。固定延迟电路160_1提供CK4与CK2之间的固定的时序差(即，t4-t2为定值)。另一方面，数字可变延迟电路160_2提供CK3与CK1之间的可变但是由GC与NC所控制的时序差(即，t3-t1可变动但是由GC与NC所控制)。于是，t4-t2不等于t3-t1，即两者相差一个由GC与NC所控制的变动量。尤其，CK3与CK1之间可电的时序差是线性相关于GC与NC。于一实施例中，固定延迟电路160_1单纯是一个短路架构，于此情况下，CK4与CK2之间的固定的时序差为零，且C3等于CK1。于另一实施例中，固定延迟电路160_1是由偶数个反相器形成的串接架构。
举例来说，NC具有四个位元(即，NC[0]、NC[1]、NC[2]、NC[3])。于图1G所示出的的实施例中，数字可变延迟电路160_2包括可调式反相器161、输出反相器162与可变电容166。可调式反相器161主要设置以接收CK1并根据GC由电路节点165输出一个中间时脉CKI。输出反相器162主要设置以接收中间时脉CKI并输出CK3。可变电容166主要设置以于电路节点165提供一个电容负载。可调式反相器161包括数字模拟转换器169与反相器168。数字模拟转换器169主要设置以接收GC并输出导轨电压VR。反相器168包括一PMOS晶体管MP与一NMOS晶体管，用以接收CK1并根据导轨电压VR输出CKI。可变电容166包括四个电容器163_0、163_1、163_2、163_3，用以根据NC[0]、NC[1]、NC[2]、NC[3]通过四个开关146_0、146_1、146_2、146_3有条件地将电路节点165接地。输出反相器162可视为一反相缓冲电路，输出反相器162与可调式反相器161的设置使得CK3与CK1为相同的时脉(两者之间仅相差有一个时脉延迟)。于一实施例中，可变电容166的电容值随着NC线性地增加。当CK1为低电位，CKI即为高电位并等于导轨电压VR，且CK3为低电位。须说明地是，由于数字模拟转换器169的作用，导轨电压VR是线性相关于GC。当CK1由低电位转高电位，将使得可调式反相器161通过NMOS晶体管MN将可变电容166放电，进而使得CKI由高电位转低电位且CK3由低电位转高电位。CKI反应CK1的转态而由高电位转低电位所花费的时间是线性相关于电路节点175的总电容值，亦线性相关于导轨电压VR。可变电容166的电容值是线性相关于NC，导轨电压VR则线性相关于GC。CKI转态所花费的时间大致上线性相关于NC与GC。于是，数字时序调整电路160的工作原理即可体现于式(1)。
根据DTE与NC之间的关系，关联电路180输出GC。于一实施例中，GC可根据一对应的运算以下式(2)表示。
Figure BDA0001346146540000131
其中，μ为对应常数，GC (old)为进行对应运算之前的GC值，GC (new)为进行对应运算之后的GC值。由于DTE与NC为数字信号，因此式(2)须由一数字信号处理单元来实现。于一实施例中，GC为数字信号，相关电路180包含有一个数字信号处理单元来根据DTE与NC通过式(2)来对GC进行对应运算。
可自我校正的时间数字转换器200的方框图如图2所示出的，其中可自我校正的时间数字转换器200即体现了图1A中的可自我校正的时间数字转换器190。可自我校正的时间数字转换器200包括歪斜失真调整电路210、时间数字转换器220与积分器230。歪斜失真调整电路210设置以接收CK3与CK4，并根据一延迟控制信号DCTL输出第一延迟时脉CK3D与第二延迟时脉CK4D。时间数字转换器220设置以接收第一延迟时脉CK3D与第二延迟时脉CK4D，并输出数字时序误差信号DTE。积分器230设置以接收数字时序误差信号DTE并输出延迟控制信号DCTL。歪斜失真调整电路210包括可变延迟电路211与固定延迟电路212。可变延迟电路211设置以接收CK3并根据DCTL输出CK3D。固定延迟电路212设置以CK4并输出CK4D。时间数字转换器220包括D型触发器221，D型触发器221根据CK4D来取样CK3D以输出DTE。于本实施例中，时间数字转换器220为一单位元时间数字转换器，其中DTE为一逻辑信号，若CK3D的上升缘早于CK4D的上升缘，则DTE为高电位，而若CK3D的上升缘晚于CK4D的上升缘，则DTE为低电位。然而于数字信号处理的描述中，DTE是描述为一二位源信号，即「1」或「-1」，用以表示CK3D与CK4D的时间关系。DTE的积分即为DCTL。固定延迟电路212包含有偶数个串接的反相器。可变延迟电路211为一数字时间转换器，其中CK3D即是将CK3加上一个时脉延迟所获得，且此时脉延迟是线性相关于DCTL。数字时间转换器的工作原理应为该发明所述技术领域中技术人员所熟悉，故于此不多叙述。就前述DTE的两个值而言，若「1」出现地较「-1」频繁，则DCTL的值增大，使得CK3的时脉延迟增大，于是CK3D的上升缘早于CK4D的上升缘的可能性降低，DTE为「1」的可能性也提高；若「-1」出现地较「1」频繁，则DCTL的值减小，使得CK3的时脉延迟减小，于是CK3D的上升缘早于CK4D的上升缘的可能性提高，DTE为「-1」的可能性也提高。如此一来，便可通过封闭回路的架构来调整。于稳定状态下，DTE的平均值为零，且因此DCTL的值不会有实质的变化。
图1A所示出的的调制器170可由图3所示出的的调制器300来实施。调制器300包括一个舍入运算子302(以表示round(·))、两个延迟单位304和306(以z-1表示)以及三个和运算子301、303与305。延迟单位304接收一简化误差e1，并输出一延迟简化误差e1d。和运算子301将NMUL与e1d相加以获得经修正的时脉乘法因数N’MUL。舍入运算子302将N’MUL简化为NDIV。和运算子303将N’MUL减去NDIV以获得e1。和运算子305将NC与NDIV相加后再扣除NMUL，以输出一中间信号NCNEXT。延迟单位306接收NCNEXT并输出NC。舍入运算子302、和运算子301与303以及延迟单位304形成一个一阶三角积分调制器，使得NDIV的平均值等于NMUL。和运算子305与延迟单位306形成一误差累积器，使得NC等于由多个NDIV与NMUL的差值所累积的总合。NDIV与NMUL的差值为一阶三角积分调制器的瞬时误差，实时脉分割器150的时脉分割运算的误差。NC为多个NDIV与NMUL的差值所累积的总合，表示时脉分割器150的时脉分割运算的累积误差，即CK2的时序误差。通过调整C2与CK1之间的时序差(调整的幅度取决于NC)，数字时序调整电路160便能修正时序误差。
请参照图1F，本发明的一可替代的实施例为，将固定延迟电路160_1与数字可变延迟电路160_2交换。数字可变延迟电路160_2由GC与-NC所控制，其中-NC即为NC的反运算。于此实施例中，CK3与C1之间的时序差固定，CK4与CK2之间的时序差可变且由GC与-NC所控制，且此实施例的工作原理依然符合式(1)。
请继续参照图1F，数字可变延迟电路160_2属于数字时间转换器，其中其输出时脉的时序是由一数字信号所控制。数字可变延迟电路160_2可由多种数字时间转换器来实施，只要CK3与C1之间的时序差是线性相关于GC与NC。
于图1A中，相位/频率检测器110为模拟相位检测器的举例，并不用以限制本发明，亦可以其他的相位/频率检测器来实现本发明，只要CK4与CK3之间的时序差可被检测且能正确地以相关的时序误差信号(如：STE)表示即可。另外，压控振荡器140为可控制震荡器的举例，亦可以其他的可控制震荡器来实现本发明，只要能产生一输出时脉(如：CK5)且此输出时脉的频率能由一控制信号(如：VCTL)控制即可。同样地，电荷帮浦120与回路滤波器130亦用以作例示说明如何对由模拟相位检测器(如：相位/频率检测器110)所产生的模拟时序误差信号(如：STE)进行滤波以产生控制信号(如：VCTL)，并不用以限制本发明。电荷帮浦120与回路滤波器130亦可被替换为其他功能电路，只要模拟时序误差信号能被滤波以产生用以控制可控制震荡器(如：压控振荡器140)的控制信号即可。
本发明所提供的频率合成方法可由前述实施例所提供的频率合成装置来执行。如图4所示出的流程图，本发明所提供的频率合成方法400主要包括以下步骤：接收第一时脉与时脉乘法因数(步骤401)；将时脉乘法因数调制为分割因数，其中分割因数的平值等于时脉乘法因数(步骤402)；根据时脉乘法因数与分割因数之间的差值，产生一噪声消除信号(步骤403)；通过数字时序调整电路，根据噪声消除信号与增益控制信号，由第一时脉与第二时脉获得一第三时脉与一第四时脉(步骤404)；通过模拟相位检测器，检测第四时脉与第三时脉之间的时序差，以产生模拟时序误差信号(步骤405)；通过滤波电路，将模拟时序误差信号滤波以产生振荡器控制信号(步骤406)；通过可控制振荡器，根据振荡器控制信号，输出第五时脉(步骤407)；根据分割因数，将第五时脉降频以输出第二时脉(步骤408)；通过数字相位检测器，检测第四时脉与第三时脉之间的时序差，以产生数字时序误差信号，其中数字相位检测器经自行校准以使得数字时序误差信号的平均值等于零(步骤409)；以及根据数字时序误差信号与噪声消除信号，调整增益控制信号(步骤410)。
以上所述仅为本发明的实施例，其并非用以局限本发明的权利要求。

Claims (10)

1.一种频率合成装置，包括：
一数字时序调整电路，设置以接收一第一时脉与一第二时脉，并根据一噪声消除信号与一增益控制信号输出一第三时脉与一第四时脉；
一模拟相位检测器，设置以接收该第三时脉与该第四时脉并输出一模拟时序误差信号；
一滤波电路，设置以接收该模拟时序误差信号并输出一振荡器控制信号；
一可控制振荡器，设置以接收该振荡器控制信号并输出一第五时脉；
一时脉分割器，设置以接收该第五时脉并根据一分割因数输出该第二时脉；
一调制器，设置以接收一时脉乘法因数并输出该分割因数与该噪声消除信号，其中该分割因数的一平均值等于该时脉乘法因数；
一数字相位检测器，设置以接收该第三时脉与该第四时脉，并输出一数字时序误差信号，其中该数字相位检测器经自行校准以使得该数字时序误差信号的一平均值等于零；以及
一关联电路，设置以接收该数字时序误差信号与该噪声消除信号，并输出该增益控制信号。
2.如权利要求1所述的频率合成装置，其中该第四时脉与该第三时脉之间的一时序差等于该第二时脉与该第一时脉之间的一时序差、与该增益控制信号成比例的该噪声消除信号以及一时序补偿的总和。
3.如权利要求1所述的频率合成装置，其中该数字时序调整电路包括：
一固定延迟电路，设置以接收该第二时脉并输出该第四时脉；以及
一数字可变延迟电路，设置以接收该第一时脉并根据该噪声消除信号与该增益控制信号输出该第三时脉。
4.如权利要求3所述的频率合成装置，其中该数字可变延迟电路线性相关于该噪声消除信号与该增益控制信号。
5.如权利要求3所述的频率合成装置，其中该数字可变延迟电路包括：
一可调式反相器，包括：
一反相器，接收一导轨电压，其中该导轨电压由该增益控制信号所控制以及
一可变电容器，该可变电容器由该噪声消除信号所控制。
6.如权利要求1所述的频率合成装置，其中该数字相位检测器包括：
一歪斜失真调整电路，设置以接收该第三时脉与该第四时脉，并根据一延迟控制信号输出一第一延迟时脉与一第二延迟时脉；
一时间数字转换器，设置以接收该第一延迟时脉与该第二延迟时脉，并输出该数字时序误差信号；以及
一积分器，设置以接收该数字时序误差信号并输出该延迟控制信号。
7.如权利要求1所述的频率合成装置，其中该关联电路包括：
一数字信号处理单元，其中若该噪声消除信号为正，该数字信号处理单元以由该数字时序误差信号决定的一数值来递减该增益控制信号，若该噪声消除信号为负，该数字信号处理单元以由该数字时序误差信号决定的该数值来递增该增益控制信号，若该噪声消除信号为零，该数字信号处理单元不增减该增益控制信号。
8.一种频率合成方法，包括：
接收一第一时脉与一时脉乘法因数；
将该时脉乘法因数调制为一分割因数，其中该分割因数的一平均值等于该时脉乘法因数；
根据该时脉乘法因数与该分割因数之间的一差值，产生一噪声消除信号；
通过一数字时序调整电路，根据该噪声消除信号与一增益控制信号，由该第一时脉与一第二时脉来获得一第三时脉与一第四时脉；
通过一模拟相位检测器，检测该第四时脉与该第三时脉之间的一时序差，以产生一模拟时序误差信号；
通过一滤波电路，将该模拟时序误差信号滤波以产生一振荡器控制信号；
通过一可控制振荡器，根据该振荡器控制信号，输出一第五时脉；
根据该分割因数，将该第五时脉降频以输出该第二时脉；
通过一数字相位检测器，检测该第四时脉与该第三时脉之间的一时序差，以产生一数字时序误差信号，其中该数字相位检测器经自行校准以使得该数字时序误差信号的一平均值等于零；以及
根据该数字时序误差信号与该噪声消除信号，调整该增益控制信号。
9.如权利要求8所述的频率合成方法，其中该第四时脉与该第三时脉之间的一时序差等于该第二时脉与该第一时脉之间的一时序差、与该增益控制信号成比例的该噪声消除信号以及一时序补偿的总和。
10.如权利要求8所述的频率合成方法，其中该数字时序调整电路包括：
一固定延迟电路，设置以接收该第二时脉并输出该第四时脉；以及
一数字可变延迟电路，设置以接收该第一时脉并根据该噪声消除信号与该增益控制信号输出该第三时脉。
CN201710557389.3A 2016-11-21 2017-07-10 频率合成装置及其方法 Active CN108092662B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/356,796 US9853650B1 (en) 2016-11-21 2016-11-21 Method and apparatus of frequency synthesis
US15/356,796 2016-11-21

Publications (2)

Publication Number Publication Date
CN108092662A CN108092662A (zh) 2018-05-29
CN108092662B true CN108092662B (zh) 2021-07-30

Family

ID=60674885

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710557389.3A Active CN108092662B (zh) 2016-11-21 2017-07-10 频率合成装置及其方法

Country Status (3)

Country Link
US (1) US9853650B1 (zh)
CN (1) CN108092662B (zh)
TW (1) TWI638526B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018160569A1 (en) 2017-03-01 2018-09-07 Analog Devices Global Unlimited Company Feedforward phase noise compensation
US9985644B1 (en) * 2018-01-16 2018-05-29 Realtek Semiconductor Corp. Digital to-time converter and method therof
US10291389B1 (en) * 2018-03-16 2019-05-14 Stmicroelectronics International N.V. Two-point modulator with matching gain calibration
TWI727274B (zh) * 2019-03-05 2021-05-11 瑞昱半導體股份有限公司 時脈產生電路以及產生時脈訊號的方法
CN112953516B (zh) * 2021-01-27 2022-09-09 浙江大学 一种低功耗小数分频锁相环电路

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1622466A (zh) * 2003-10-07 2005-06-01 三星电子株式会社 具有锁相检测功能的锁相环电路及其检测锁相的方法
CN101242184A (zh) * 2007-02-09 2008-08-13 联发科技股份有限公司 基于数字延迟线的频率合成器及相关方法
CN103814524A (zh) * 2011-08-05 2014-05-21 高通股份有限公司 在反馈环路中具有相位校正的锁相环
CN104506190A (zh) * 2014-12-18 2015-04-08 华为技术有限公司 数字小数分频锁相环控制方法及锁相环
CN105897259A (zh) * 2015-02-17 2016-08-24 恩智浦有限公司 时间数字转换器和锁相环

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19840241C1 (de) * 1998-09-03 2000-03-23 Siemens Ag Digitaler PLL (Phase Locked Loop)-Frequenzsynthesizer
US7065172B2 (en) * 2002-07-15 2006-06-20 Texas Instruments Incorporated Precision jitter-free frequency synthesis
US7356107B2 (en) * 2004-01-26 2008-04-08 Texas Instruments Incorporated Flying-adder frequency synthesizer-based digital-controlled oscillator and video decoder including the same
JP2009105651A (ja) * 2007-10-23 2009-05-14 Panasonic Corp Ｐｌｌ回路及び無線通信システム
US8253454B2 (en) * 2007-12-21 2012-08-28 Realtek Semiconductor Corp. Phase lock loop with phase interpolation by reference clock and method for the same
US7978111B2 (en) * 2008-03-03 2011-07-12 Qualcomm Incorporated High resolution time-to-digital converter
US8339165B2 (en) * 2009-12-07 2012-12-25 Qualcomm Incorporated Configurable digital-analog phase locked loop
US9225348B2 (en) * 2014-01-10 2015-12-29 International Business Machines Corporation Prediction based digital control for fractional-N PLLs
US9432025B1 (en) * 2014-11-28 2016-08-30 Altera Corporation Techniques for reducing skew between clock signals
US9705512B1 (en) * 2016-09-20 2017-07-11 Realtek Semiconductor Corporation Self-calibrating fractional-N phase lock loop and method thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1622466A (zh) * 2003-10-07 2005-06-01 三星电子株式会社 具有锁相检测功能的锁相环电路及其检测锁相的方法
CN101242184A (zh) * 2007-02-09 2008-08-13 联发科技股份有限公司 基于数字延迟线的频率合成器及相关方法
CN103814524A (zh) * 2011-08-05 2014-05-21 高通股份有限公司 在反馈环路中具有相位校正的锁相环
CN104506190A (zh) * 2014-12-18 2015-04-08 华为技术有限公司 数字小数分频锁相环控制方法及锁相环
CN105897259A (zh) * 2015-02-17 2016-08-24 恩智浦有限公司 时间数字转换器和锁相环

Also Published As

Publication number Publication date
CN108092662A (zh) 2018-05-29
TWI638526B (zh) 2018-10-11
TW201820790A (zh) 2018-06-01
US9853650B1 (en) 2017-12-26

Similar Documents

Publication Publication Date Title
CN108092662B (zh) 频率合成装置及其方法
US9461653B2 (en) Fractional-N phase-locked loop
USRE48275E1 (en) Digital-to-time converter
US9531394B1 (en) Calibration of digital-to-time converter
US9588497B1 (en) Differential voltage-controlled oscillator analog-to-digital converter using input-referred offset
CN107846217B (zh) 自我校正电路
US10831159B2 (en) Apparatus for time-to-digital converters and associated methods
US8193963B2 (en) Method and system for time to digital conversion with calibration and correction loops
US9705521B1 (en) Noise shaping signed digital-to-analog converter
US11817868B2 (en) Apparatus for digital frequency synthesizer with sigma-delta modulator and associated methods
US10763869B2 (en) Apparatus for digital frequency synthesizers and associated methods
US9941889B1 (en) Circuit and method for compensating noise
US10103740B2 (en) Method and apparatus for calibrating a digitally controlled oscillator
US9698807B1 (en) Time signal conversion using dual time-based digital-to-analog converters
US11437980B2 (en) Frequency to digital converter, asynchronous phase sampler and digitally controlled oscillator methods
US20240146311A1 (en) High Gain Detector Techniques for Low Bandwidth Low Noise Phase-Locked Loops
US8339206B2 (en) Pll
CN114301454A (zh) 小数分频器、数控振荡器和锁相环电路
US11316524B1 (en) Process independent spread spectrum clock generator utilizing a discrete-time capacitance multiplying loop filter
CN110289857B (zh) 一种时钟生成电路
CN116633349A (zh) 一种低时钟抖动的分数锁相环
Zhao et al. A novel all-digital fractional-N frequency synthesizer architecture with fast acquisition and low spur
WO2005099095A1 (en) Half-step phase-locked loop

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant