CN105897259A - 时间数字转换器和锁相环 - Google Patents

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Abstract

公开了一种具有频控振荡器(42)、反馈路径、时间数字转换器(10)和存储器的锁相环。频控振荡器(42)包括用于改变频控振荡器(42)的输出(106)的频率以跟踪参考频率(101)的第一控制输入(135，136)和用于调制输出信号(106)以产生啁啾的第二控制输入(139)。反馈路径配置为向时间数字转换器(10)提供输入信号(107)，并且包括可操作为从输出信号(106)中移除由第二控制输入(139)得到的频率调制的调制消除模块(14)。存储器存储第二控制输入值，每一个第二控制输入值对应于期望的啁啾频率并补偿频控振荡器对第二控制输入(139)的响应的非线性。锁相环可操作在啁啾模式中，在啁啾模式中，通过基于存储器中存储的第二控制输入值，确定与期望啁啾频率相对应的第二控制输入(139)的值，来产生第二控制输入(139)，并且在啁啾模式中，锁相环配置为基于反馈路径确定第一控制输入(135，136)，其中调制消除模块(14)已从反馈路径中移除了由第二控制输入(139)得到的频率调制。

Description

时间数字转换器和锁相环
技术领域
本公开涉及时间数字转换器和锁相环。具体地，本公开涉及数字锁相环中使用的时间数字转换器，还涉及适用于产生啁啾信号的锁相环。
背景技术
锁相环用于产生与输入参考信号具有定义的相位关系的输出信号。通过反馈回路将输出信号匹配到输入参考信号相位，在反馈回路中，通过相位检测器来确定输入参考信号和输出信号之间的相位差。在模拟锁相环中，相位检测器向模拟回路滤波器提供模拟输出，模拟回路滤波器继而向压控振荡器提供输入，压控振荡器通过保持振荡器的频率与参考信号之间的固定相位关系，使振荡器的频率跟踪参考信号。在数字锁相环中，时间数字转换器(TDC)可以用于确定来自频控振荡器的输出和参考信号之间的计时差。数字锁相环中的回路滤波器可以是数字回路滤波器。在一些数字锁相环中，可以使用数值控制振荡器。全数字锁相环包括用于确定相位差的数字检测器、数字回路滤波器和数值控制振荡器。
锁相环中使用的TDC的分辨率和噪声特性在确定锁相环的性能特性时具有重要意义。
现有技术的高性能锁相环中使用的时间数字转换器通常包括一连串延时元件(例如，门控环形振荡器，如C.-M.Hsu，M.Z.Straayer，and M.H.Perrott，“A Low-Noise Wide-BW 3.6-GHz Digital SDFractional-N Frequency Synthesizer With a Noise-ShapingTime-to-Digital Converter and QuantizationNoise Cancellation，”IEEEdournal of Solid-State Circuits，vol.43，no.12，pp.2776-2786，Dec.2008中所述)。在这种架构中，由于延时线的一元编码(温度计编码)本质，对TDC的触发器(flip-flop)进行采样通常产生问题地弹(groundbounce)。为提供足够的动态范围，通过使用对TDC的相位封装(phasewrapping)进行计数的计数器来扩展TDC的动态范围。如果停止信号与计数器时钟一致，则相位信息可能损坏。此外，每个延时元件特性的良好匹配是避免延时匹配中的误差所必需的。负载容量和每个延时元件的激活部分均对延时匹配来说至关重要。获得足够良好的匹配以便从TDC获得低噪声特性是挑战性的。
Zule Xu等人的Picosecond Resolution Time-to-Digital ConverterUsing Gm-C Integrator and SAR-ADC，IEEE Transactions onNuclearScience，vol.61，No.2，April 2014中公开了一种现有技术的包括连续近似寄存器模数转换器的时间数字转换器，但是该实现方式前景不佳，因为其消耗过多的功率且具有有限的动态范围(10MHz的转化率下消耗20mV且具有有限的动态范围)。
需要一种解决上文提到的问题中的至少一部分问题的时间数字转换器。
高性能锁相环的一个重要应用是调频连续波(FMCW)雷达。这种雷达设备的一个应用是车辆中的接近检测器，例如，用于保持距离障碍物的安全距离。在这样的应用中，必须产生频率相对于时间具有高线性变化的啁啾信号(因为检测到的返回信号的频率用于推测距离)。对于良好的距离分辨率而言，需要从啁啾发生器输出的频率的高精确度。此外，由于高频调谐范围和所要求的频率改变率，该应用具有挑战性。在锁相环中，通常在精度和改变率和/或动态范围之间存在折衷。已知的用于限制锁相环的输出噪声的策略(例如，限制锁相环的带宽)与大调谐范围和高啁啾速度的要求相冲突。
需要一种能够克服上文提到的问题中的至少一部分问题的锁相环。
发明内容
根据本发明的第一方面，提供了一种时间数字转换器，包括：
同步模块，配置为输出持续时间基于参考振荡信号与输入振荡信号之间的时间差的电压脉冲；
电荷泵，布置为接收电压脉冲并将电压脉冲转换为电流脉冲；
包括积分器电容器的积分器，所述积分器配置为接收电流脉冲并将电流脉冲积分为积分器电容器上的电荷，得到积分器输出电压；以及
连续近似寄存器，配置为通过调整积分器电容器上的电荷，使得经由连续近似将积分器输出电压降低至参考电压的最低有效位以内，来确定相对于参考电压的积分器输出电压，并且配置为输出确定的积分器输出电压作为数字信号。
对电流/电荷域中积分的同步信号进行操作的连续近似寄存器模数转换器(SAR ADC)的使用提供一种要求低功率且具有低噪声、高分辨率和高带宽的时间数字转换器。这与现有技术的包括SAR ADC的时间数字转换器的实现不同，现有技术教导使用Gm-C转换器在电压域中操作。
电荷泵可以配置为响应于电荷泵控制输入来改变电流脉冲的幅值。这通过允许改变SAR ADC的分辨率来允许更宽的动态范围。
时间数字转换器可以配置为，在积分器输出电压已降低至参考电压的最低有效位以内并且连续近似寄存器已被重置之后，保持积分器电容器上的残留剩余电荷。保持该残留电荷(对应于残留电压)引起SAR ADC的量化级抖动，这有利地提供量化噪声整形。
积分器可以包括跨导放大器。
积分器电容器可以是第一积分器电容器，并且积分器还可以包括第二积分器电容器。第一积分器电容器可以连接至跨导放大器的非反相输入，并且第二积分器电容器连接至跨导放大器的反相输入。
电荷泵可以包括第一和第二电流源，积分器配置为在第一积分器电容器上积分第一电流源的输出并在第二积分器电容器上积分第二电流源的输出。
积分器的这种差分布置可以通过提供各噪声源的共模抑制来减少噪声。
连续近似寄存器模数转换器可以包括数模转换器，所述模数转换器在连接至积分器的输入时可操作为调整积分器电容器上的电荷。
时间数字转换器可以包括第一开关和第二开关，所述第一开关可操作为将共模电压连接至数模转换器，所述第二开关可操作为将数模转换器连接至积分器的输入。
数模转换器可以可操作为在转换周期结束时切换第一开关，然后切换第二开关，以重置数模转换器。该切换顺序可以避免SAR ADC与积分器电容器(或第一和第二积分器电容器)之间的电荷共享。当第二开关关断时，第一开关的切换提供第一开关通道电荷的低阻抗路径。
可以提供共模反馈模块，以便对积分器的差分输出的共模电压进行采样。共模反馈模块可以调整第一和/或第二电流源中的一个的电流幅值，以消除积分器输出处的共模电压。这改善了电荷泵的电流源之间的匹配。
时间数字转换器还可以包括比较器，所述比较器被配置为测试积分器的输出并基于积分器的输出提供比较器输出信号，控制逻辑模块被配置为接收比较器输出信号并基于比较器输出切换数模转换器的位。
控制逻辑模块可以被配置为实现数模转换器的LSB(最低有效位)至MSB-1(最高有效位-1)的切换顺序，包括：切换当前位的状态，检查比较器输出信号，以及当比较器输出处于第一状态时，切换当前位和下一个位，或者当比较器输出处于第二状态时，保持当前位的值且切换下一个位；下一个位是从当前位起按照有效性降序的下一个位。第一状态可以是高比较器输出(例如，对应于正积分器电压输出)，并且第二状态可以是低比较器输出(例如，对应负积分器电压输出)。备选地，低输出可以是第一状态，高输出可以是第二状态。在更多的备选中，高比较器输出可以与预定阈值积分器输出电压的第一侧相对应，低比较器输出可以与阈值电压的第二(相对)侧相对应。
例如，当存在D7(MSB)至D0(LSB)的8位时，位D6至D0的切换顺序可以如上文所概述。对于MSB，切换顺序可以不同。控制逻辑模块可以配置为检查比较器的输出，并且当比较器输出为负时，切换MSB的输出。
在连续近似周期的单个步骤中的这种两位切换提高了SAR TDC的速度，并降低了每次转换的功耗。
控制逻辑模块可以配置为，在连续近似周期结束时：将积分器与数模转换器断开并设置MSB为0，将积分器重新连接至数模转换器并切换MSB，将积分器与数模转换器断开，以及重置数模转换器，准备下一个连续近似周期。这可以增大时间数字转换器的动态范围。
根据第二方面，提供一种锁相环，包括数字回路滤波器、数控振荡器和根据第一方面的时间数字转换器，其中所述时间数字转换器基于锁相环输出确定参考时钟与输入信号之间的计时差，并且所述数字回路滤波器基于时间数字转换器的输出向数控振荡器提供控制输入。
具有该架构的锁相环解决了现有技术的锁相环的多个问题，实现了低功率、高分辨率、低噪声和大带宽。
锁相环还可以包括接收锁相环的输出并向时间数字转换器输出输入信号的分频器。
锁相环还可以包括控制分频器的操作的频率控制模块，其中所述频率控制模块包括n分频率控制的sigma-delta调制器。
锁相环还可以包括量化噪声消除模块，所述量化噪声消除模块配置为接收基于时间数字转换器输出的信号并减少频率控制模块和/或时间数字转换器中由量化产生的量化噪声。
根据第三方面，提供一种具有频控振荡器、反馈路径、时间数字转换器和存储器的锁相环。频控振荡器包括第一控制输入和第二控制输入，第一控制输入用于改变频控振荡器的输出频率以跟踪参考频率，第二控制输入用于调制输出信号的频率以产生啁啾。反馈路径配置为向时间数字转换器提供输入信号，并且包括可操作为从输出信号中移除由第二控制输入得到的频率调制的调制消除模块。存储器存储第二控制输入值，其中每一个第二控制输入值对应于期望的啁啾频率并补偿频控振荡器对第二控制输入响应的非线性。锁相环可操作在啁啾模式中，在所述啁啾模式中，通过基于存储器中存储的第二控制输入值，确定与期望啁啾频率相对应的针对第二控制输入的值，来产生第二控制输入，并且在所述啁啾模式中，锁相环被配置为基于反馈路径确定第一控制输入，其中调制消除模块已从反馈路径中移除了由第二控制输入得到的频率调制。
可以包括存储器作为查找表模块的一部分，所述查找表通过以下至少一项确定第二控制输入的值：
找到存储器中与期望啁啾频率最接近对应的第二控制输入的值；以及
参考至少一个存储值，插值第二控制输入的值。
插值可以基于任何适合的方法，例如：线性插值、立方插值、基于样条的插值、移动平均插值等。
第一控制输入提供补偿温度变化的锁相环，并且第二控制输入提供啁啾频率的失真校正开环控制。开环频率调制和被移除开环频率调制的反馈回路的组合允许锁相环在频率快速改变时保持非常低的相位误差，而不折衷啁啾信号的线性度。
锁相环可以包括接收输出信号并向时间数字转换器输出输入信号的分频器和控制分频器的操作的控制模块。控制模块可以包括用于n分频控制的sigma-delta调制器。这实现相对较低的参考频率时钟的使用，并提供对锁相环的输出频率的高度控制。
锁相环还可以包括量化噪声消除模块，所述量化噪声消除模块配置为接收基于时间数字转换器输出的信号并减少控制模块中由量化产生的量化噪声。通过这种方式减少量化噪声实质上改善了锁相环的噪声性能。
调制消除模块可以包括分频器。分频器是移除第二控制信号效应的便利方式。第二控制信号对输出信号频率的效应是已知的(根据存储器中存储的关系)，因此，通过合适地修改被提供至分频器的分频值，可以数字地移除由第二控制信号得到的频率改变。
第二控制输入可以包括模拟输入。模拟输入的使用允许啁啾期间的平滑改变，并且而不存在在第二控制输入是数字的情况下产生的量化噪声。
第一控制输入可以包括数字控制输入。因此，反馈回路和锁相环的跟踪控制路径可以高效地是全数字的。
频控振荡器可以包括响应第一控制输入的切换式电容器可变电抗器和响应第二控制输入的模拟可变电抗器。
第一控制输入可以包括与跟踪切换式电容器组和获取切换式电容器组相对应的跟踪输入和获取输入，其中获取组可操作为相比于跟踪组产生更大的频控振荡器调谐范围。双范围可以提供更快的获取和锁定时的减少相位误差。在啁啾模式期间，获取调谐组可以可操作为当超出调谐组的范围时保持锁定。
锁相环可以包括数模转换器(DAC)，所述数模转换器配置为将存储器中存储的第二控制输入值转换为模拟信号。由此，DAC允许将存储器中存储的数字值转换为用作频控振荡器的第二控制输入的模拟信号。
锁相环可以包括位于DAC的输出与第二控制输入之间的低通滤波器。低通滤波器可以减少DAC产生的量化噪声。
锁相环可以包括接收基于时间数字转换器输出的相位误差信号的回路滤波器。回路滤波器可以配置为向频控振荡器提供第一控制信号。锁相环可以可操作在校准模式中，所述校准模式中：调制消除模块不移除反馈路径中由第二控制输入得到的频率调制，并且第二控制输入基于回路滤波器的输出。
校准模式可以允许锁相环确定第二控制输入值，所述第二控制输入值用于定义第二控制输入与由第二控制输入产生的输出信号的频率调制量之间的关系。
锁相环可操作在校准模式中，通过使用第二控制输入将锁相环连续锁定于每个啁啾频率并在实现每次锁定之后在存储器中存储基于第二控制输入的值，确定每个存储的第二控制输入值。
锁相环可以包括温度传感器。锁相环可以配置为使用温度传感器的输出以补偿频控振荡器对第二控制输入响应的温度改变。
例如，存储器可以存储与每个存储的第二控制输入相关联的温度。可以存储用于每个期望频率的多个第二控制输入，每个第二控制输入对应于不同温度。该信息可以用于基于期望啁啾频率和当前温度二者，来确定合适的控制值。
时间数字转换器可以根据第一方面，并包括其任意可选特征。
根据第四方面，提供一种接近雷达，包括根据第二或第三方面的锁相环。
根据第五方面，提供一种车辆，包括根据第四方面的接近雷达。
参考以下描述的实施例，本公开的上述以及其它方面将是显而易见和清楚的。
附图说明
将仅以示例的形式参考附图来描述实施例，其中
图1是根据实施例的TDC的概要电路图；
图2是根据另一实施例的TDC的电路图；
图3是图2的TDC的DAC的电路图；
图4示出了工作期间图2的TDC中各位置处的电压；
图5更详细地示出了从根据图2的实施例的TDC的积分器输出的电压；
图6示出了从根据实施例的TDC的积分器输出的电压的一对周期；
图7是根据实施例的包括TDC的锁相环的框图；
图8示出了根据实施例的时间数字转换器在锁相中模式和已锁相模式中的操作；
图9是根据实施例的锁相环的各位置处的电压的图，示出了从时间数字转换器的电荷泵输出第一电流幅值的第一模式和从电荷泵输出较小的电流幅值的第二模式之间的切换；
图10是根据实施例的时间数字转换器的量化噪声的图，其中电荷泵电流lcp＝30μA，参考频率Fref＝40MHz，时间数字转换器TDC的全刻度(full scale)输出TDC_FS＝3.6ns，TDC的时间分辨率tres＝11.4ps，并且噪声带宽NBW＝0.00292；
图11是针对输出频率为4.665GHz且分辨率带宽为38.35dB，将锁相环中的源自TDC和源自压控振荡器的噪声相比较的曲线。
图12是根据另一个实施例的锁相环的框图；以及
图13是根据另一个实施例的锁相环中各位置处的电压的图，示出了锁相环在前反馈控制啁啾模式中的操作。
应当注意，附图是示意性的而非按比例绘制。在附图中为了清楚和便利，已经在尺寸上放大或者缩小地示出了这些图的一部分的相对尺寸和比例。通常使用相同的附图标记在修改实施例和不同实施例中表示对应或类似的特征。
具体实施方式
参考图1，示出了时间数字转换器10，包括同步模块20、电荷泵41、积分器50和连续近似模数转换器(SAR ADC)40。
向同步模块20提供时钟参考信号101和输入信号107。同步模块20将时钟参考信号101的周期和输入信号107的周期之间的时间差转换为输出脉冲110，输出脉冲10的持续时间基于时钟参考信号的各周期和输入信号的各周期之间的时间差。当时钟参考信号101和输入信号107是数字信号时，同步模块20可以提供输出脉冲110，输出脉冲110的持续时间基于时钟参考信号101的上升沿和输入信号107的上升沿之间的计时差。
将输出脉冲110提供至电荷泵41。电荷泵41将输出脉冲110转换为输出电流脉冲111，输出电流脉冲111的持续时间与时间延时实质上成比例。将来自电荷泵41的输出电流脉冲输入至积分器50，积分器50对电容器24上的电荷进行积分。积分器50包括具有反馈电容的跨导放大器25。来自跨导放大器的输出电压取决于从电荷泵41输出的电流的积分(即，从电荷泵输出的总电荷)。
将来自积分器50的输出提供至SAR ADC 40，所述SAR ADC 40通过连续近似(即，使用二分搜索法，先确定最高有效位，然后按照有效顺序连续近似每一位)将电容器24上的积分电荷转换为数字输出值125。
参考图2，示出了TDC 10的更详细的示例，其中积分器50包括差分装置，并示出了SAR ADC 40的示例性架构的更多细节。本领域技术人员将认识到，SAR ADC 40和积分器50的其他实现是可能的并且该示例仅是示意性的。
与图1共同地，时间数字转换器10包括同步模块20、电荷泵41、积分器50和连续近似模数转换器(SAR ADC)40。
电荷泵41包括被配置为输出电流脉冲111的第一电流源22和被配置为输出电流脉冲112的第二电流源21。当来自同步模块20的输出脉冲110为高时，电流源21、22提供电流输出，并且当输出脉冲110为低时，不提供电流输出。电荷泵41的电流输出111、112分别连接至积分器50的跨导放大器25的非反相输入和反相输入。电荷泵41可操作为使来自每个单独电流源21、22的电流脉冲111、112的输出的幅值能够响应于输入电荷泵控制信号113而改变。这允许TDC 10的分辨率变为可选择，以下将参考图8更详细地进行说明。电荷泵控制信号113可以是数字信号。
跨导放大器25包括反相输出115a和非反相输出115b。反相与非反相输出115a、115b之间的差是积分器输出电压115。第一积分电容器24连接在跨到放大器25的反相输出115a与非反相输入之间，并且第二积分电容器23连接在跨导放大器25的非反相输出115b与反相输入之间。
跨导放大器25将电流脉冲111和112分别积分为积分电容器23和24上的电荷。由积分电容器23上的电荷得到的输出电压115b与由积分电容器24上的电荷得到的输出电压115a具有相反极性的输出电压115a。来自跨导放大器的积分器输出电压输出115是输出电压115a和115b的差。
积分器输出115a、115b处的共模电压114由共模反馈模块26来控制。共模反馈模块26确定在跨导放大器的差分输出115a、115b处是否存在共模电压。共模电压指示来自电流源22、21(和/或电容器23、24之间)的电荷输出的幅值的不平衡。基于积分器50的差分输出处的共模电压，通过改变来自电流源22、21中的一个的输出电流，共模反馈模块26起到消除任意不平衡的作用。在该示例中，共模反馈模块26改变第一电流源22的输出的幅值，但是在其他实施例中，可以改变第二电流源21的输出以抑制积分器50的差分输出处的共模电压(从而平衡积分器50的负侧和正侧)。
SAR ADC 40包括：比较器31、与(AND)门35、控制逻辑模块30、触发器(flip-flop)33、异或(XOR)门33、DAC 29以及移位寄存器32。提供第二开关27，第二开关27配置为控制DAC 29与跨导放大器25的输入的连接。提供第一开关28，第一开关28配置为在重置期间向跨导放大器25的输入和DAC 29提供共模电压116。
将积分器输出电压115提供至连续近似寄存器40的比较器21(即，1位比较器)。具体地，将反相输出115a提供至比较器31的反相输入，并且将非反相输出115b提供至比较器31的非反相输入。当电压115b低于电压115a时(即，输出电压115为正)，比较器31提供来自非反相输出122的高输出，并且当电压115a低于电压115b时(即，输出电压115为负)，比较器31提供来自非反相输出的低输出。
比较器31的反相和非反相输出124、122连接至与门35，与门35输出比较器准备信号123(激活低)。由于比较器31是时钟控制的比较器，因此当提供至比较器的时钟信号121为低时，两个输出都为高。当比较器准备信号123为高时，比较器不激活。将非反相输出122提供至控制逻辑模块30。
控制逻辑模块30控制DAC 29，向比较器31提供时钟信号121，并控制第一和第二开关28、27的切换。控制逻辑模块30可以与时钟参考信号101和输入信号107异步。控制逻辑模块30向DAC 29提供数字输入155。DAC 29包括基于数字输入115提供电流118的第一开关式电容器组(图1中未示出)和基于数字输入155提供电流117的第二开关式电容器组。
来自第一DAC组的输出118经由第二开关27连接至跨导放大器25的反相输入，并且来自第二DAC组的输出117经由第二开关27连接至跨导放大器25的非反相输入。第一和第二DAC组与积分器电容器24、23的连接将第二积分器电容器24和第二积分器电容器23上的电压改变了基于到DAC 29的数字输入155的量。
从积分器电容器24、23到各开关式电容器DAC组的电荷再分布分别引起了电流117和118。控制逻辑模块30被配置为搜索引起刚好足够的电流从积分器电容器23、24流出(或流入)以将积分器的输出115降低至不到为零的最低有效位的每个DAC组的配置。下文将参考图4、5和6更详细地描述切换DAC组的电容器的顺序。
参考图3，示出了第一DAC 29组的示意图(省略第二开关27)。第二DAC 29组类似，如图1所示。每一DAC 29组包括并联电容的开关式电容器网络。在该示例性实施例中，DAC具有10位的分辨率(可以想到其他分辨率，例如，从2位到24位)。网络的每个有效电容的一个电极的一端连接至输出轨118，并另一端连接至与数字输入155的一位相对应的输入。可以使用缓冲器来驱动较大的电容器(例如，C256)。与数字输入(D0至D9)的每一位相连的有效电容按照每一位加倍，使得与最低有效位(LSB)D0连接的有效电容小于与最高有效位(MSB)D9相连的有效电容的512分之一。在该实施例中，与最低有效位相连的电容包括电容等于一个标称单位电容的电容器C1的串联组合，从而提供有效电容C0.5。与最高有效位D9相连的电容器C256的电容是标称单位电容的256倍。因此，从积分器电容器23流向(或流出)DAC的电流由数字输入155控制，所述数字输入155将每个电容器C1至C256的一个电极上的电压设置为高或低。
回到图2，移位寄存器32配置为读取和存储SAR ADC的输出125。移位寄存器32接收来自比较器31的输出(在该实施例中，反相输出124)。在其他实施例中，移位寄存器32可以接收来自比较器31的非反相输出122。比较器31的输出值对应于被测当前位应当是SARADC 40的输出中的0还是1(下文将参考图5和6更详细地说明)。移位寄存器32存储当前位(0或1)的值，然后响应基于准备接收下一个位值的比较器准备信号123的时钟输入，将寄存器32中的值移位。
触发器33和异或门34被配置为，基于来自同步模块20的输出脉冲和来自控制逻辑模块30指示当前周期的连续近似周期已完成的准备信号143，控制第一开关28和第二开关27。输入信号110连接至触发器33(D型)的重置输入，并且来自触发器33的Q输出连接至异或门34的输入。触发器的D输入被设置为1。异或门34的另一个输入连接至来自同步模块20的输出脉冲110。异或门34的开关控制输出120控制第一和第二开关28、27的操作，并用于重置控制逻辑模块30。当来自异或门34的输出变为低时，控制逻辑模块30被触发以重置SAR ADC 40。因此，开关控制120控制DAC 29与积分器电容器24、25之间的连接，以及DAC 29与共模电压输入116之间的连接。
当开关控制120为高时，DAC组连接至积分器50的电容器24、25。当开关控制120为低时，通过将DAC组连接至共模电压输入116，对DAC组重置。由此，SAR ADC 40被配置为，如果电流脉冲110为低，在连续近似周期结束时重置DAC 29。在周期结束时，开关的时序如下：
-第一开关28接通，将跨导放大器25的输入连接至共模供应源116，当第二开关关断时创建针对来自第一开关的通道电荷的低阻抗路径；
-第二开关27关断，DAC 29与积分器断开；
-重置DAC 29。
TDC 10可以配置为使得遵循连续近似周期的积分器50上的电荷不被重置，而是保持在原处。这样在积分器50上留下小于最低有效位的电荷量(具有使SAR ADC 40的量化级抖动的效应)，从而提供有利的量化噪声整形并有助于以后的量化噪声消除(例如，通过低通滤波器)。由此，根据实施例，连续近似后在积分器50上残留残余电荷可以提高包括SAR TDC 10的锁相环的性能。
通过图4中示出的波形来说明SAR TDC 10的操作。图4示出了(从上到下)时钟参考输入101、输入信号107、重时钟控制(re-clocked)参考信号108、输出脉冲110(来自电荷泵41)、开关控制120、积分器电压输出115、比较器时钟121、(控制逻辑模块)准备143和SARADC输出值125。
时钟参考信号输入101是方波，并且与输入信号107不同相。在该示例中，输入信号107的频率是时钟参考频率的倍数。重时钟控制参考信号108与时钟参考输入的频率相同，但同步模块20使用输入信号107对其边缘重时钟控制。在时钟参考输入101的前沿与输入信号107的下一个前沿之间的时间期间，来自同步模块20的输出脉冲110为高。因此，来自同步模块20的每个脉冲110的电压积分对应于在时钟参考101和输入107的对应周期之间的时间延时(相位差)。电荷泵41将该电压脉冲转换为对积分器电容器23、24进行充电的电流脉冲，从而对电流脉冲积分。在积分器电压输出115波形中，可以看出对积分器电容器23、24的该充电。当输出脉冲波形110为高时，在电容器23、24上积分电流，增加了来自积分器的电压输出115(与电荷泵41提供的电流的幅值和脉冲持续时间成比例)。改变来自电荷泵31的电流输出的幅值会改变积分器50的电容器23、24的充电速率，该充电速率具有改变与DAC 30的每一位相关联的计时值的效果。因此，改变来自充电泵41的电流幅值提供了SAR TDC 10的可选择分辨率，与此同时，牺牲了DAC 30的全刻度范围，这将影响SAR ADC 40在单个转换周期中近似的最大时间延时。
SAR TDC 10可以包括增益归一化模块(未示出)，所述增益归一化模块将来自SAR TDC 10的数字输出125归一化，以提供与时间延时相对应的归一化SAR TDC输出。增益归一化模块可以补偿来自电荷泵41的输出电流幅值的改变。
一旦积分器电容器23、24完成充电时(当输出脉冲110变低时)，开关控制120将DAC组连接至积分器50的输入，并且控制逻辑模块30确定将来自积分器50的电压输出降低至为零的最低有效位以内(或更低)的DAC 29的数字设置。
在每个转换周期中，当DAC 29通过第二开关27连接至积分器输入时，控制逻辑模块30在MSB D9为高时开始，以便将电容器23、24上的电荷减少与MSB相对应的量。
图5中更清楚地示出了图4的第一转换周期(约32至45ns)。在第二开关27将DAC 29连接至积分器输入的切换后，积分器50的输出稳定(35mV左右)。向比较器31提供时钟信号120，由此，积分器31向控制逻辑模块30提供指示来自积分器的输出115是否为正的信号122。在第一转换周期的情形中，此后的输出115仍然为正，因此，控制逻辑模块30将下一个最高有效位D8切换为高。在第一转换周期的情形中，这引起了使积分器输出115摇摆到负(约-65mV)的足够电流流动。在接下来的步骤中，控制逻辑模块30将位D8切换为低，同时将D7切换为高。这样节省了转换周期中的一个步骤(否则，如果将D8切换为低但同时不将D7切换为高，则将引入一个步骤)。尽管有提高转换速度的优点，但是在切换当前位同时将前一个位返回并不是主要的。控制逻辑模块30被配置为针对积分器电容器24、23上的电荷，连续测试DAC 29的每一位(D9至D0)，该电荷将积分器50的输出减小到表示DAC 29的最低有效位的量(或更少)。当控制逻辑模块30完成连续近似循环时，被配置为输出准备信号143，准备信号143指示开关控制120可以切换第一和第二开关28、27，以便重置DAC 29准备用于另一个转换周期。来自SAR ADC寄存器125的用于在前转换周期的值在重时钟控制参考信号108的下一个边沿上可用。
参考图6，示出了增加SAR ADC 40的动态范围的方法。控制逻辑模块30可以被配置为实现该方法。根据实施例，在转换周期结束时，积分器50可以与DAC 29断开(例如，使用第二开关27)，并且DAC29的MSB重置为0。然后，积分器50可以重新连接至DAC 29(例如，经由开关27)，并且MSB位被切换为1，从而在转换周期开始之前，将来自积分器50的输出减小与MSB相关联的量。由此，积分器50有效地被负预充电(相对来自电荷泵41的电荷输入)。图6中，在第一转换周期T1结束时，已施加该MSB负预充电。
SAR TDC 10的实施例在锁相环中尤其有用。图7示出了根据实施例的包括SAR TDC 10的全数字锁相环(ADPLL)。
ADPLL包括SAR TDC 10、量化噪声消除模块11、数字回路滤波器12、数控振荡器13(DCO)、分频器14、分频控制器15。
将时钟参考输入101和输入信号107提供至SAR TDC 10。SARTDC确定时钟参考输入101与输入信号107之间的时间差。输入信号107是来自分频器14的输出。分频器14接收DCO 13的输出106(即锁相环的输出)并对其进行分频，使得相对较低的频率参考时钟输入101可以用于精确产生相对较高的频率输出信号106。分频控制模块15控制分频器14，并且可以包括sigma-delta调制器，使得分频器和控制模块15一起提供分数型分频(已知的现有技术)。
分频控制模块15向分频器模块14提供分频值105，并向量化噪声消除模块11提供累积的sigma-delta误差104。分频器控制模块15被配置为接收归一化调谐字(NTW)103，然后控制分频器模块14提供来自ADPLL的所需输出频率(参考参考时钟101)。分频器控制模块15接收来自SAR TDC 10的重时钟控制参考信号108和分频器模块14输出的分频DCO信号。
在添加相位偏移信号102后，将来自SAR TDC 10的归一化SARTDC输出109提供至量化噪声消除模块11。量化噪声消除模块11被配置为减少分频器量化噪声。量化噪声消除模块11可以被配置为消除或减少数字域中的噪声。
量化噪声消除模块11的输出132是被提供至数字回路滤波器12的相位误差132。数字回路滤波器12被配置为将相位误差输入信号132转换为用于控制DCO 13的数字输出，以便最小化相位误差132。
参考电荷泵41的操作的可变电流幅值模式，图8示出了图7的ADPLL的操作。在一些实施例中，SAR TDC 10可以在第一模式(跟踪模式)和第二模式(获取模式)中操作，第一模式具有第一电流源电流输出幅值，第二模式具有较小的第二电荷泵输出电流幅值。在第一模式中，SAR TDC 10的计时分辨率较大，因为ADC 29移动的每一位电荷对应于较小的时间增量。这伴随着SAR TDC 10的全刻度时间差值的对应减小。当跟踪模式期间的相位误差较小时，SAR ADC 40不饱和(能够消除积分电流)。在第二模式中，SAR TDC 10的计时分辨率较低，但可以被SAR TDC 40量化的全刻度时间差较大。因此，第二模式更适合于获取锁相，并且第一模式更适合于一旦实现了锁相就进行跟踪。
参考图9，示出了根据图7和8的锁相环中的该双模SAR ADC操作。图9示出了相位误差132、量化噪声消除滤波值133、SAR TDC输出值125(未进行用于补偿电荷泵输出电流改变的归一化)、电荷泵控制信号113和SAR缩放因子值134。SAR缩放因子值134用于归一化SAR TDC 10的输出，以提供指示时间延时的信号(与电荷泵电流无关)。
图9中，当t＝0时，ADPLL获取参考信号上的锁相，并且SAR TDC10相应地在电荷泵电流相对较低的第二模式(获取模式)中操作。当t＝6μs时，在相位误差132稳定后，通过改变电荷泵控制信号113的值，SAR TDC 10切换至第一模式(跟踪模式)，从而增加电荷泵电流。由此，引起来自SAR TDC 125的原始输出的阶梯式改变，这通过SAR缩放因子值134来补偿。ADPLL在第一模式中稳定后，第一模式中的SAR TDC 10的增加分辨率引起t＝10ms以前的减少相位误差132。调谐SAR TDC 10的操作以优化跟踪速度和分辨率的能力允许产生具有较低的噪声和较大的带宽的ADPLL。尽管上文通过示例方式描述了两个模式，但是由于根据算术规则的充电电流的连续改变，更多模式也可以。
图10示出了根据实施例的来自SAR TDC 10的量化噪声的示例。该噪声以相对于每噪声段(每噪声分辨率带宽(NBW))全刻度的dB来绘制。该图的NBW是0.00293。在该示例中，电荷泵电流是30μA，参考频率输入是40MHz，来自SAR TDC的全刻度输出对应于3.6ns时间延时，并且SAR TDC的分辨率是11.4ps。通过合适的数字回路滤波器，可以将高偏移频率的SAR TDC量化噪声128抑制在典型频控振荡器热噪声以下。根据实施例，因此提供了具有低噪声的高分辨率TDC。
图11示出了根据图7的锁相环中的根据实施例的SAR TDC 10的相位噪声性能。示出了SAR TDC量化噪声130、期望的压控振荡器噪声131以及对包括闪烁噪声的VCO相位噪声129的仿真。图11中，VCO频率是4.665GHz，并且分辨率带宽是38.35dB(具有以dBc/Hz绘制的噪声)。在所示出的整个频率偏移范围内，SAR TDC量化130完全在VCO 129、131的噪声的下方。
图12示出了根据实施例的锁相环，包括时间数字转换器(TDC)10、量化噪声消除模块11、数字回路滤波器12、频控振荡器42、分频器14、分频器控制15、啁啾控制模块45、查找表43以及数模转换器(DAC)44。
与图7的PLL架构共同地，将时钟参考输入101和输入信号107提供至TDC 10。TDC 10可以是上文所述的SAR TDC，但这不是主要的，并且可以使用任何TDC架构。TDC 10确定时钟参考输入101与输入信号107之间的时间差。输入信号107是来自分频器14的输出。分频器14接收频控振荡器42的输出106(即锁相环的输出)并对其进行分频，使得相对较低的频率参考时钟输入101可以用于精确产生相对较高的频率输出信号106。分频控制模块15控制分频器14，并且可以包括sigma-delta调制器，使得分频器和控制模块15一起提供分数型分频(已知的现有技术)。
分频控制模块15向分频器模块14提供分频值105，并向量化噪声消除模块11提供累积的sigma-delta误差104。分频器控制模块15被配置为从啁啾控制模块45接收分频值。分频器控制模块15接收来自SAR TDC 10的重时钟控制参考信号108和分频器模块14输出的分频DCO信号。
啁啾控制模块45接收归一化调谐字(NTW)103，并控制分频器控制模块15的操作和锁相环的操作模式，下文将更详细地说明。
在添加相位偏移信号102之后，将来自TDC 10的归一化TDC输出109提供至量化噪声消除模块11。量化噪声消除模块11配置为减少分频器量化噪声。量化噪声消除模块11可以配置为消除或减少数字域中的噪声。
量化噪声消除模块11的输出132是被提供至数字回路滤波器12的相位误差132。数字回路滤波器12配置为将相位误差输入信号132转换为用于控制频控振荡器42的数字输出，以便最小化相位误差132。
频控振荡器42具有第一控制输入(包括跟踪输入135和获取输入136)和第二控制输入139(或频率调制输入)。第一控制输入包括数字输入。跟踪输入135和获取输入136中的每一个可以与用于改变振荡器42的频率的切换式电容器可变电抗器组相关联。第二控制输入139是模拟输入，并且与模拟可变电抗器相关联。模拟可变电抗器的使用允许在该控制输入之前对量化噪声进行滤波，这提高了使用锁相环产生的啁啾的线性度。
DAC 44连接至频控振荡器42的第二控制输入139。DAC从查找表43或数字回路滤波器12接收数字输入142、138。
啁啾发生器45被配置为控制锁相环的操作，以便向分频器控制模块15提供分频值105，向查找表提供频率调制控制信号140，并且提供啁啾窗口输出信号141。啁啾发生器45配置为响应于归一化调谐字103输入来控制锁相环。
查找表(LUT)43配置为从啁啾发生器45接收频率调制控制信号140。LUT 43还配置为从回路滤波器12接收输出138并向DAC 44提供数字输出142，以便向频控振荡器42提供第二控制输入139。LUT43包括存储器，所述存储器存储数字控制值并可选地存储关联的啁啾频率值。
在第一(校准)模式中，锁相环配置为不移除第二控制输入139对来自到TDC 10的反馈路径中的频控振荡器的输出106的效应。在该模式中，DAC 44响应回路滤波器12的输出138。由此，锁相环可操作为通过改变第二控制输入139，锁定至啁啾的每个期望频率。啁啾控制模块45改变分频器值105以设置期望频率，并且在获得期望频率之前(当相位被锁定时)，通过反馈路径来改变第二控制输入139。在校准模式中，锁相环具有较大带宽，从而减小了每个校准值的锁定时间。
LUT 43接收与每个期望啁啾频率相对应的数字控制值138，并存储该值。由此，LUT 32在存储器中存储与每个期望啁啾频率相对应的数字控制值的列表。数字控制值补偿频控振荡器42对第二控制输入139响应的任何非线性。
在第二(啁啾)模式中，DAC 44响应来自LUT 43的数字输出142。LUT 43从啁啾控制模块45接收与期望啁啾频率相对应的频率调制控制信号140，并输出参考存储器中的数字内容值的列表来确定的数字信号142。例如，如果期望频率恰好与校准频率中的一个相对应，则可以直接使用存储值。可以使用插值(例如，线性、立方、样条、多项式等)来确定不恰好与LUT存储器中存储的控制值的校准频率相对应的中间期望频率140的数字控制值142。
在第二模式中，啁啾控制模块45向分频器控制模块15提供分频值105，所述分频器控制模块15移除频控振荡器42的第二控制输入139的效应。通过这种方式，在补偿非线性引起的任何失真时，频控振荡器42的第一控制输入135、136保持快速频扫期间的锁定。基于来自振荡器42对第二控制输入139进行响应的校准的存储值的正反馈控制，意味着频率啁啾是高度线性的和精确的。
在啁啾模式期间，锁相环的带宽较小(相对于校准模式期间)。然而，由于锁相环的反馈路径此时仅负责跟踪温度改变，因此不需要大带宽。该温度改变的频率由热时间常数确定，热时间常数可以是秒量级，因此，在啁啾模式期间，较低的锁相环带宽足够。在啁啾模式中的操作期间，如果超过跟踪输入135的调谐范围，则获取输入136可以用于保持锁定。
低通滤波器(未示出)可以设置在DAC 44的输出上。因为低通滤波器在回路中，所以在校准模式中考虑低通滤波器的阶梯响应。低通滤波器可以减少热噪声和来自DAC 44的量化噪声。
图13示出了根据实施例的锁相环(如图12所示)在啁啾模式中的操作。图13示出了操作期间的TDC路径校准增益144、啁啾窗口141、锁相环控制电压145、DAC输出139、分频值105和相位误差。在获取的初始时间段(-16μs)之后，锁相环锁定到参考信号101，并且相位误差132下降为实质零。从锁相环中输出两个啁啾循环。第一啁啾在约t＝26μs开始并在约t＝55μs结束，如啁啾窗口信号141所示。在啁啾期间，DAC 44从LUT 43接收与来自振荡器42的频率输出的线性增加相对应的数字信号序列142。在啁啾期间，DAC输出139以实质线性的方式增加。如上所述，分频值105移除反馈回路中的这种效应，所以分频值105实质跟踪DAC输出139。分频值105可以是数字值，使得在数字域中移除第二控制输入(或DAC输出)139对频控振荡器42的效应。
在啁啾窗口期间和啁啾的重置时段期间，锁相环都保持锁定并具有极低的相位误差132。TDC的增益校准144不受锁相环的输出频率的快速改变的影响，因为已使用分频器14将这些改变从反馈回路中移除。类似地，分频器噪声消除(通过量化噪声消除模块11)不受啁啾操作的影响：在整个啁啾窗口和重置时段中，相位误差保持被极好地控制。
将针对频控振荡器42对第二控制输入139响应的失真所进行的正向反馈校正与移除第二控制输入139的效应的反馈回路相结合，得到可操作为在整个啁啾循环中产生具有低相位误差的高线性啁啾信号的锁相环。
根据阅读本公开，本领域普通技术人员将会理解其他变化和修改。这些变型和修改可以涉及已经在时间数字转换器和锁相环领域已知的并且可以替代于或附加于本文已经描述的特征使用的等价物或其他特征。
虽然所附的权利要求针对特征的特定组合，但是应该理解的是，本公开的范围还包括这里明确或隐含公开的或由此归纳的任何新特征或特征的任何新组合，不管其是否涉及与任何权利要求中当前所要求保护的相同主题或是否解决了部分或全部的相同技术问题。
还可以结合单个实施例提供分离的实施例中的上下文中描述的特征。相反的，为简洁起见而在单个实施例的上下文中描述的各特征也可以分离地或在任何合适的子组合中提供。申请人应当注意，在本申请或从其导出的任意申请的实施期间，可以为这些特征和/或这些特征的组合构想出新权利要求。
为了完整性，还陈述了术语“包括”不排除其他单元或步骤，术“一个”不排除多个，并且权利要求中的附图标记将不应该解释为对权利要求范围的限制。

Claims (15)

1.一种锁相环，具有频控振荡器、反馈路径、时间数字转换器和存储器，其中：
频控振荡器包括第一控制输入和第二控制输入，所述第一控制输入用于改变频控振荡器的输出信号的频率以跟踪参考频率，所述第二控制输入用于调制输出信号以产生啁啾；
反馈路径配置为向时间数字转换器提供基于频控振荡器的输出信号的输入信号，并且包括可操作为从输出信号中移除由第二控制输入得到的频率调制的调制消除模块；
存储器存储第二控制输入值，第二控制输入值中的每一个对应于期望的啁啾频率并补偿频控振荡器对第二控制输入的响应的非线性；以及
其中，锁相环可操作在啁啾模式中，在所述啁啾模式中，通过基于存储器中存储的第二控制输入值，确定与期望啁啾频率相对应的针对第二控制输入的值，来产生第二控制输入，并且在所述啁啾模式中，锁相环配置为基于反馈路径确定第一控制输入，其中调制消除模块已从该反馈路径中移除了由第二控制输入得到的频率调制。
2.根据权利要求1所述的锁相环，其中锁相环包括：接收所述输出信号并向时间数字转换器输出所述输入信号的分频器；和控制分频器的操作的控制模块，其中所述控制模块包括用于n分频控制的sigma-delta调制器。
3.根据权利要求2所述的锁相环，还包括：量化噪声消除模块，配置为接收基于时间数字转换器的输出的信号并减少控制模块中由量化产生的量化噪声。
4.根据权利要求2或3所述的锁相环，其中调制消除模块包括所述分频器。
5.根据前述任一项权利要求所述的锁相环，其中第二控制输入包括模拟输入。
6.根据前述任一项权利要求所述的锁相环，其中第一控制输入包括数字控制输入。
7.根据前述任一项权利要求所述的锁相环，其中频控振荡器包括响应第一控制输入的切换式电容器可变电抗器和响应第二控制输入的模拟可变电抗器。
8.根据权利要求7所述的锁相环，其中第一控制输入包括与跟踪切换式电容器组和获取切换式电容器组相对应的跟踪输入和获取输入，其中获取组可操作为相比于跟踪组产生更大的频控振荡器调谐范围。
9.根据权利要求8所述的锁相环，其中在啁啾模式期间，获取调谐组可操作为当已超过调谐组的范围时保持锁定。
10.根据权利要求5至9中任一项所述的锁相环，还包括：数模转换器，配置为将存储器中存储的第二控制输入值转换为模拟信号。
11.根据权利要求10所述的锁相环，还包括：位于数模转换器的输出与第二控制输入之间的低通滤波器。
12.根据前述任一项权利要求所述的锁相环，其中：
锁相环还包括：回路滤波器，接收基于时间数字转换器的输出的相位误差信号并配置为向频控振荡器提供第一控制信号；以及
锁相环可操作在校准模式中，在所述校准模式中：
调制消除模块不从反馈路径中移除由第二控制输入得到的频率调制，以及
第二控制输入基于回路滤波器的输出。
13.根据权利要求12所述的锁相环，其中锁相环可操作在校准模式中，以通过使用第二控制输入将锁相环连续锁定于每个啁啾频率并在实现了每次锁定之后在存储器中存储基于第二控制输入的值，来确定每个存储的第二控制输入值。
14.根据前述任一项权利要求所述的锁相环，其中时间数字转换器包括：
同步模块，配置为输出电压脉冲，所述电压脉冲的持续时间基于参考振荡信号与输入振荡信号之间的时间差；
电荷泵，布置为接收电压脉冲并将电压脉冲转换为电流脉冲；
包括积分器电容器的积分器，所述积分器配置为接收电流脉冲并将电流脉冲积分为积分器电容器上的电荷，以得到积分器输出电压；以及
连续近似寄存器，配置为通过调整积分器电容器上的电荷，使得经由连续近似将积分器输出电压降低至参考电压的最低有效位以内，来相对于参考电压确定积分器输出电压，并且配置为输出确定的积分器输出电压作为数字信号。
15.一种接近雷达，包括前述任一项权利要求所述的锁相环。
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