CN109964410A - Δ-σ模/数转换中的过载检测和校正 - Google Patents

Δ-σ模/数转换中的过载检测和校正 Download PDF

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Abstract

在描述的实例中，一种基于压控振荡器的Δ‑Σ模/数转换器基于VCO的ΔΣADC(1)包含基于VCO的量化器(3)，其包含用于基于模拟输入信号(2)来提供VCO输出(5)的延迟元件和用于组合所述VCO输出(5)以提供量化输出(7)的组合逻辑(12)。检测逻辑(22)基于所述量化输出(7)和至少一部分所述VCO输出(5)来检测所述基于VCO的量化器(3)的饱和。所述基于VCO的ΔΣADC(1)还包含校正逻辑(58)，其用于响应于所述检测逻辑(22)检测到所述基于VCO的量化器(3)的饱和而修改所述量化输出(7)并提供修改的量化输出(14)，并且用于在没有检测到饱和的情况下提供未修改的所述量化输出(7)。

Description

Δ-Σ模/数转换中的过载检测和校正
技术领域
这涉及用于模拟信号和数字信号之间的转换的电子电路，更特别地涉及Δ-Σ模/数转换中的过载检测和校正。
背景技术
模/数转换器(ADC)将模拟信号转换为数字信号。例如，ADC以采样频率对模拟信号进行积分或采样，并在多级量化器中进行量化，以实现相应的数字信号。本过程引入量化噪声。
ADC可以采用Δ-Σ(ΔΣ)调制来提供超出其它ADC架构可能的动态范围。作为一个实例，ΔΣADC使用过采样调制器(其后有数字/抽取滤波器)以高于奈奎斯特频率的速率对输入信号进行采样。过采样调制器和数字/抽取滤波器一起产生高分辨率数据流输出。
发明内容
在一个实例中，基于压控振荡器的Δ-Σ模/数转换器(基于VCO的ΔΣADC)可以包含基于VCO的量化器，用于基于模拟输入信号来提供VCO输出和量化输出。量化器包含用于提供VCO输出的延迟元件和用于组合VCO输出以提供量化输出的组合逻辑。ADC进一步包含检测逻辑，用于基于量化输出和至少一部分VCO输出来检测基于VCO的量化器的饱和。ADC还包含校正逻辑，用于响应于检测逻辑检测到基于VCO的量化器的饱和而修改量化输出并提供修改的量化输出，并且用于在没有检测到饱和的情况下提供未修改的量化输出。
在另一个实例中，用于将模拟信号转换为相应的数字信号的方法包含基于量化输出和至少一部分基于VCO的量化器的VCO输出来检测基于VCO的量化器中的VCO环回。量化输出通过组合VCO输出而生成。所述方法包含响应于检测到基于VCO的量化器的饱和而修改量化输出以强制执行恒定的最小或最大输出。
在又一个实例中，模/数转换器(ADC)包含量化器，其包括以伪差分方式布置的至少两个环形振荡器，每个环形振荡器包括多个延迟元件。量化器包含高饱和状态和低饱和状态，其由两个振荡器之间的相位差表征。ADC还包含异或门阵列，阵列中的每个异或门用于基于来自每个环形振荡器中的相应延迟元件的输入来提供输出。反馈环路包含数/模转换器(DAC)。ADC还包含饱和校正逻辑，其布置在异或门和DAC之间，以响应于检测到量化器中的至少两个环形振荡器之间的VCO环回，分别对于高饱和状态和低饱和状态强制执行恒定的最大输出信号或恒定的最小输出信号。
附图说明
图1示出了基于VCO的ΔΣADC的一个实例。
图2示出了基于VCO的ΔΣADC的另一个实例。
图3示出了图1的ADC中的两个VCO之间的量化器操作和相位差。
图4示出了图1的ADC的示范性组合逻辑及其输入。
图5是示出了在不同饱和状况下的示范性量化器输出和相应量化器转变状态的量化器相位图的曲线图。
图6示出了包含过载检测和校正逻辑的基于VCO的ADC的示范性框图。
图7是示范性饱和检测器的框图。
图8和9各自示出了各个NVCO和PVCO元件输出的异或门输出的实例，其中处于转变的元件被突出显示。
图10-13是量化器相位图的实例，其示出了导致量化器进入不同饱和状态的转变。
图14示出了图6中所示的饱和校正逻辑中的单个校正控制器的示范性逻辑。
图15示出了缺少饱和检测和校正逻辑的图1的ADC的输出谱的一个实例。
图16示出了具有饱和检测和校正逻辑的图1的ADC的输出谱的一个实例。
图17示出了当其缺少和包含饱和检测和校正逻辑时SINAD随图1的ADC的输入幅度的变化的示范性曲线图。
图18示出了可以用于进一步修改图1的ADC的示范性通用差分积分器。
图19示出了当图1的ADC由饱和检测和校正逻辑修改时可以构造的示范性高阶ADC。
图20是示出了基于双VCO积分器/量化器来在ΔΣADC中生成可预测行为的示范性方法的流程图。
图21是示出了基于双VCO积分器/量化器来在ΔΣADC中生成可预测行为的示范性方法的流程图。
图22是示出了确定双VCO量化器高饱和的示范性方法的流程图。
图23是示出了确定双VCO量化器低饱和的示范性方法的流程图。
具体实施方式
本说明书描述了模/数转换，包含基于VCO的量化器的饱和的检测和校正(例如，在Δ-Σ模/数转换器中实现)。基于VCO的量化器可以包含多个环形振荡器，每个环形振荡器包含一系列延迟元件，其被布置成提供相应的VCO输出。组合逻辑组合VCO输出以为基于VCO的量化器提供量化输出。检测逻辑基于量化输出和至少一部分VCO输出来检测基于VCO的量化器的饱和。例如，检测逻辑可以包含转变检测器，用于确定一个环形振荡器中的哪个延迟元件处于转变，并且用于提供与处于转变的确定延迟元件相对应的来自组合逻辑的输出；高值元件计数器，用于确定组合逻辑的输出的比例；和饱和检测器，用于基于来自转变检测器和高值元件计数器的信号来检测基于VCO的量化器是处于高饱和状态还是低饱和状态。
ADC还可以包含校正逻辑，用于响应于检测逻辑检测到基于VCO的量化器的饱和而修改量化输出并提供修改的量化输出，并且用于在没有检测到饱和的情况下提供未修改的量化输出。例如，校正逻辑可以基于所述确定基于VCO的量化器高饱和来修改量化输出以强制执行恒定的最大输出，或基于所述确定基于VCO的量化器低饱和来修改量化输出以强制执行恒定的最小输出。
所描述的转换可以解决在输入过载期间由于VCO环回造成的不稳定的转换器行为。转换器电路可以包含转变检测器、高值元件计数器和用于检测何时发生饱和的饱和检测器，以检测输出在过载情况下是否应该是最大值或最小值，并且每当转换器饱和时用正确值覆盖输出。所描述的转换器和方法提升了无线电接收器中的架构简单性和经济性、可扩展性、线性、低噪声操作、低功率消耗、增强的有用性，并且允许架构修改，包含扩展到更高阶架构。
图1示出了示范性Δ-Σ模/数转换器(ΔΣADC)1。时变模拟输入信号VIN(t)2可以由基于压控振荡器(基于VCO)的量化器3量化。基于压控振荡器的量化器可以包含用于提供VCO输出5的一或多个压控振荡器(VCO)4、6和用于提供量化输出7的相关组合逻辑12。例如，组合逻辑12可以由异或门阵列组成，但不限于此实施方式，并且可以由有意义地组合多个VCO的输出的任何电路组成。ADC 1可以提供从模拟输入信号2转换的数字输出信号14。
基于VCO的量化器3可以包含任何数量的VCO。例如，基于VCO的量化器3可以包含可以两个RO-VCO 4、6，其以伪差分方式操作。在此伪差分方式中，RO-VCO是具有独立拓扑并且可以完全独立地工作的电路，但是其以此方式使用或布置，使其好像在对例如差分输入信号VIN(t)2的互补分量进行差分操作一样工作。
VCO 4、6可以是电子振荡器，其振荡频率由它们相应的输入电压VctrlP和VctrlN控制。用于控制VCO 4、6的振荡频率的信号可以由模拟输入信号2和由多位数/模转换器(DAC)18输出的负反馈信号生成。对每个VCO施加的输入电压可以确定VCO的瞬时振荡频率。在一些实例中，VCO 4、6可以是环形振荡器VCO(RO-VCO)，其包含多个延迟元件(例如，其数量为奇整数三或更大)，所述延迟元件被布置在反馈环路中以提供频率为1/(2nτ)的振荡，其中n是环路中延迟元件的数量，τ是归因于每个元件的延迟。VCO可以被称为“正”VCO(PVCO)4和“负”(NVCO)6。输入VIN(t)2可以提供每个延迟元件的供电轨，以根据输入时钟信号(未示出)调谐每个反相器的状态变化。
VCO 4、6可以被布置成既作为积分器(执行幅度-时间域转换)又作为基于时间的量化器而工作。由双VCO架构1产生的振荡可以生成固有的时钟平均(CLA)过程16，从而减少由DAC 18中的元件失配引起的任何性能限制。当如此布置时，ADC 1不需要任何模拟滤波器H(s)20、外部动态元件匹配(DEM)或校准。因此，ADC 1可以仅由VCO 4、6、组合逻辑12和DAC元件18构成，从而提升了简单性和可扩展性。尽管图1中未示出，但是ADC 1还可以包含用于隔离踢回噪声和/或用于以采样率fs提供VCO输出5和/或量化输出7的采样的电路，所述采样率大于延迟元件的输入时钟频率(例如，两倍或更多)。
ADC 1可以进一步包含检测逻辑22和校正逻辑58，以检测和校正基于VCO的量化器的过载状况，例如饱和。因此，逻辑22和58可以减轻由ADC 1产生的谐波的影响，并从而改善ADC 1的整体性能。在没有检测逻辑22和校正逻辑58的情况下，ADC 1的输出由量化输出7组成，并且ADC 1可以表现出过载(例如，饱和)状况，这可能导致正负DAC反馈交替。例如，在没有逻辑22和58的情况下，ADC 1的一阶版本的过载可能会使转换的输入信号失真，因为它的一部分将被反相(通常使正弦波的频率加倍)，并且可能使ADC 1的噪声整形严重失真。缺少逻辑22和58的ADC 1的高阶版本可能需要在检测到不稳定时可以触发的重置机制，因为过载状况的可能性随着更积极的噪声整形而增大。然而，任何此些重置机制的重复触发会使输出不连续。
例如，检测和校正逻辑22和58可以在ADC 1中实现，以：(a)检测ADC 1的基于VCO的量化器已进入饱和；(b)确定基于VCO的量化器是否已进入高饱和状态(其中VCO表现出大于每个VCO环中的反相延迟元件的数量的相位差)或低饱和状态(如由负相位差(即PVCO 4的相位落后于NVCO 6的相位)所指示)；(c)旁路量化器输出7，以分别对于高饱和状态和低饱和状态生成恒定的最大输出信号(例如，全部为一)或恒定的最小输出信号(例如，全部为零)。最终，这可以迫使基于双VCO的量化器退出饱和。
例如，如图2中所示，检测逻辑22可以提供给ADC 1以检测过载状况，使得可以在过载期间覆盖量化器输出。检测逻辑22可以有助于强制执行有意义的反馈，直到过载状况得到解决，并且即使对于高阶架构也不需要另外的重置电路。检测逻辑22可以包含转变检测器34、高值元件计数器36和饱和检测器38。饱和检测器38的输出72、73可以有助于确定是否覆盖输出(即，ADC 1是否饱和)以及应该用什么值覆盖输出。图2将逻辑22示出为相对于双VCO量化器的每个单独的“切片(slice)”40操作，每个切片40由来自两个VCO 4、6中的每一个的一个延迟元件24、26和连接延迟元件24、26的相应组合逻辑子单元52组成。例如，组合逻辑子单元52可以是异或门，如图2中所示，但不限于此，并且可以是有意义地组合来自不同VCO的切片的输出以提供相应的量化输出的任何电路。
当缺少逻辑22和58时，可以根据ADC 1的功能来理解逻辑22和58的功能和优点，如以下描述中所阐述。
图3示出了示范性基于VCO的量化器的操作以及构成示范性基于VCO的量化器的两个VCO 4、6之间的相位差。每个VCO 4、6可以包含多个反相延迟元件的环50，每个反相延迟元件具有输入和输出，其中输入上的变化和输出上的相应变化之间存在一些时间延迟，所述变化因此沿环50传播并绕环50循环。VCO 4、6的环具有相同数量的元件，并且环可以各自具有任意数量的元件，例如奇数为三或更大。尽管在一些实例中，VCO 4、6可以具有不同数量的元件，其中一个VCO中的一或多个元件对应于另一个VCO中的不同数量的元件以形成切片，在所示实例中，为了简单起见，VCO 4、6具有相同数量的元件。在图3的实例中，VCO 4、6中的振荡环各自具有二十五个元件，因此在示出的示范性环50中有二十五个切片。
在图3中，在环50的圆周周围示出了二十五位(即，零和一)，对应于环50中的各个反相延迟元件的逻辑状态(即，逻辑“低值”或“高值”输出)。内圆周上的位示出PVCO 4的元件的逻辑状态，而外圆周上的位示出NVCO 6的元件的逻辑状态。在每个环中，转变以顺时针方向绕环传播，所述转变被定义为落在当前具有相同逻辑状态的两个延迟元件之间。
两个指针54、56对应于两个VCO 4、6中的每一个的当前处于转变的元件。落在都处于逻辑“低值”状态的两个元件(两个零)之间的指针54描绘了PVCO 4的转变，而落在都处于逻辑“高值”状态的两个元件(两个一)之间的指针56描绘了NVCO 6的转变。两个VCO 4、6之间的相位差可以被定义为两个转变指针56、54之间的元件的数量，并且当延迟元件被可视化为沿圆环等距布置时也可以用弧度或度来表示，从而认识到可以使用的此表示的精度与环50中的元件的数量有关。
可以通过将来自每个VCO 4、6中的相应延迟元件的输出连接到组合逻辑12中的子单元52(例如，此些门的阵列12中的异或门52)来测量两个VCO之间的相位差，如图4中所示。因此，例如，在每个VCO 4、6具有二十五个反相延迟元件的环50的情况下，二十五个异或门的阵列12可以具有来自每个环中的延迟元件的相应输出作为输入，如图所示。阵列12中的每个异或门可以以PVCO 4的环中的单个反相元件的输出作为一个输入，并且可以以NVCO 6的环中的相应反相元件的输出作为另一个输入。总的来说，组合逻辑(例如，异或门阵列)12的输出7可以形成温度计编码的量化器，其在零和每个环50中的延迟元件的数量之间操作(在所示实例中为二十五)。因此，在所示的实例中，零个一的量化器输出7指示VCO 4、6之间没有相位差，而二十五个一的输出7指示VCO 4、6彼此完全异相，即，其中一个VCO领先另一个整整一轮(2π弧度)。
因此，组合逻辑12中的“高值”元件的数量可以指示两个VCO 4、6之间的相位差。量子化器3由此可以将模拟输入信号2转换为两个VCO 4、6之间的相应相位差。大幅度输入信号2可能导致VCO 4、6之间的较大相位差，这继而可能导致组合逻辑(例如，异或阵列中的大量异或门)12的大量子单元具有“高值”输出。组合逻辑12的输出中的每一个可以连接到电流舵多位DAC 18中的相应元件。以此方式，每个“高值”组合逻辑输出可以对反馈信号做出贡献，所述反馈信号可以控制VCO频率。
增大幅度的输入信号2可以在两个VCO 4、6之间产生相位差。如果输入信号2的幅度太高，则量化器3可以进入高饱和模式。本高饱和状况可以被图形可视化为图3中的PVCO指针54延伸领先NVCO指针56超过2π弧度。本饱和将导致量化输出7减小，即使预期输出(图5中的62)仍是量化器3的最大值。当PVCO指针54减小到NVCO指针56以下时，也可能发生低饱和，从而导致输出开始增大(图5中的64)，即使应该预期量化器3递送恒定的最小输出(图5中的66)。无论采用两种形式中的哪一种，任一量化器饱和状况的根本原因都可以被称为“VCO环回”。
上述两种饱和问题都在图5中示出，其示出了当量化器3依次经历高饱和状况60和低饱和状况64时ADC输出相对于时间的曲线图。示出了ADC 1的预期行为62、66，即当ADC 1包含逻辑22、58时的行为(“没有环回的输出”)和当ADC 1缺少逻辑22、58时ADC 1的实际行为60、64(“具有环回的输出”)。图表下方的转变矢量图指示了VCO元件转变54、56。
在图5中的时间(a)，在0.37微秒标记附近，量化器输出上升但没有过载，因为PVCO4环转变54领先NVCO 6环转变56稍小于2π弧度。此时，PVCO转变54可以被设想为顺时针传播。然而，在时间(b)，刚好在0.41微秒标记之后，PVCO 4的转变领先NVCO 6的转变一圈(即，PVCO 4环转变54进一步顺时针传播以领先NVCO 6环转变56稍大于2π弧度)，并且反馈标志被错误地环回。这导致一阶饱和。在时间(c)，0.52微秒附近，PVCO 4转变54在另一个2π弧度顺时针传播之后再次经过NVCO 6转变56并再次环回反馈标志，从而引起有效的负反馈60。这是二阶饱和。
在图5中的时间(d)，刚好在1.1微秒之后，PVCO 4的转变54已改变方向，并且在时间(e)，刚好在1.2微秒之后，PVCO 4转变54已以逆时针方向经过NVCO 6转变56，从而导致不正确的反馈标志。量化器3再次处于一阶饱和。在时间(f)，接近1.3微秒，PVCO 4转变54已再次以逆时针方向经过NVCO 6转变56，从而提供正确的反馈，因为VCO 4、6已变为未环回。在1.4到1.9微秒范围内的环回量化器输出中的凸起64示出了上述“低饱和”，其中PVCO 4转变54以相同的方向(即，逆时针方向)继续，并再次经过NVCO 6转变56。
当量化器3处于饱和模式时，预期ADC 1递送在62处示出的恒定输出。逻辑22、58可以确保ADC 1按预期操作，即使量化器3处于饱和。可以以饱和检测器38为顶点的检测逻辑22可以检测是否已发生饱和。校正逻辑58可以通过在饱和期间基于检测逻辑22(例如，饱和检测器38)的输出强制执行适当的量化器输出来确保正确的量化器操作。当已发生高饱和62时，量化器的输出14以及因此反馈信号可以被迫使达到其最大值以降低PVCO 4的频率。这可以导致PVCO 4的指针54逆时针传播并最终退出饱和状态。当已发生低饱和时，逻辑可以生成恒定的低值输出66。逻辑22还可以确定量化器3何时已离开饱和，以便然后使ADC 1输出14开始循照当时的量化输出7。
如图2中所示，量化器饱和检测逻辑22可以包含转变检测器34。转变检测器34可以包含逻辑，用于(a)确定PVCO 4中哪个延迟元件当前处于转变，和(b)读取与处于转变的所述特定元件相对应的组合逻辑12的输出7。
图6示出了饱和检测逻辑22和校正逻辑58的布置的一个实例。为了简化说明，图6中的实例将仅3元件RO-VCO描绘为VCO 4、6，但是所述实例可以被扩展为具有任意数量的延迟元件的环的VCO，所述元件在图中由具有圆角的虚线框表示。PVCO 4的延迟元件被示出为包含标记为PNOT1、PNOT2和PNOT3的反相器，它们被布置成环形。类似地，NVCO 6的延迟元件被示出为反相器NNOT1、NNOT2和NNOT3，它们同样被布置成环形。来自每个元件的相应反相器的输出馈送到组合逻辑12的相应子单元(在图6中被示出为异或阵列中的异或门)中。
与NVCO 6相比，PVCO 4可以包含另外的逻辑，其与或门68一起可以形成来自图2的转变检测器34的一部分。例如，PVCO 4中的每个延迟元件可以具有一个另外的异或非门和一个另外的与门，而不仅仅是反相器。如果相应的元件处于转变并且对应于所述元件的异或门(或更一般地说，组合逻辑子单元)的输出为“高值”，则每个元件中的与门可以生成逻辑“高值”输出。
每个PVCO延迟元件中的这些另外的门可以提供另外的输出，所述另外的输出可以连接到具有与切片数量相等(例如，与每个环的延迟元件的数量相等)的多个输入的公共或门68。因此，或门68在图6中所示的简化实例中仅具有三个输入，但是在VCO 4、6各自具有二十五个延迟元件(如图3中所示)的一个实例中将具有二十五个输入。如果与PVCO延迟元件相关的任何与门生成“高值”输出，则或门68可以生成“高值”输出。或门68的输出70由此可以提供转变检测器34的输出70(来自图2)，其可以由饱和检测器38使用来检测饱和。
尽管为了简化说明而从图6中省略，但是图1中的输入信号2可以被示出为VCO 4、6的环中的每个反相器的轨输入。任何用于隔离踢回噪声和/或用于以采样率fs提供VCO输出5和/或量化输出7的采样的电路也从图6的说明中省略。此电路可以包含在组合逻辑12的子单元(被示出为阵列12中的异或门)之前和/或之后。而且，尽管图6示出了仅一个VCO 4包含用于提供转变检测的另外的逻辑的一个实例，但是在一些实例中，转变检测器34可以囊括到多个VCO的逻辑和/或连接。例如，到多个VCO的连接可以为饱和检测逻辑22提供改进的时序。
图6中还示出了来自图2的高值元件计数器36。高值元件计数器36的目的是提供用于确定VCO环回的特定实例是否可能导致进入高饱和或低饱和的信号。例如，高值元件计数器36可以利用二进制分辨率确定具有逻辑“高值”输出的组合逻辑12中的子单元与具有逻辑“低值”输出的组合逻辑12中的子单元(例如，阵列中的门)的比例(例如，异或门阵列中的异或门的比例)。高值元件计数器36可以具有与切片数量相等(例如，与组合逻辑12中的子单元的数量(例如，异或阵列12中的门)相等)的多个输入。例如，高值元件计数器36的输入可以直接连接到阵列12中的异或门的输出，如图6中所示。
高值元件计数器36可以包含用于确定“高值”元件的数量并提供适当输出的逻辑。例如，如果异或阵列12中超过一半的门递送“高值”输出，则高值元件计数器可以递送输出1，否则为0。因此，例如，在每个VCO 4、6具有二十五个延迟元件的情况下，如果“高值”异或阵列12门输出的数量大于十二，则高值元件计数器可以提供“高值”输出，或者如果“高值”异或阵列12门输出的数量小于十三，则提供“低值”输出。例如，为了实现其输出，高值元件计数器36可以包含计数器或比较器，并且许多布置可以能够实现高值元件计数器36的期望结果。另外，例如，高值元件计数器36可以包含多个与门，其数量等于切片数量的二进制对数。
来自图2的饱和检测器38同样在图6中示出。饱和检测器38可以使用来自转变检测器34和高值元件计数器36的输出来确定量化器的状态。饱和检测器38的输出可以是两个信号72、73的形式，在本文分别表示为HIGH_SAT和LOW_SAT。饱和检测器38可以接收转变检测器34和高值元件计数器36的输出70、71，以检测量化器的四个不同状态，它们是：(a)当量化器已进入高饱和状态时；(b)当量化器已离开高饱和状态时；(c)当量化器已进入低饱和状态时；或(d)当量化器已离开低饱和状态时。
都读取为“低值”的HIGH_SAT 72和LOW_SAT 73可以表示量化器3未饱和并且按预期操作。在此情况下，不需要强制执行替代的量化器输出，并且校正逻辑58可以将量化输出7作为多位数字输出14传递。读取为“高值”的HIGH_SAT 72可以表示量化器3处于高饱和状态，在这种情况下，校正逻辑58可以旁路量化输出7，从而迫使ADC 1在输出14处递送恒定的最大输出，直到饱和检测器38感测到量化器3已离开高饱和。读取为“高值”的LOW_SAT 73可以表示量化器3处于低饱和，在这种情况下，校正逻辑58可以旁路量化输出7，从而迫使ADC1在输出14处输出恒定的最小输出，直到饱和检测器38感测到量化器3已离开低饱和。
与转变检测器34和高值元件计数器36一样，饱和检测器38可以采用多种不同形式。考虑到所描述的输入，饱和检测器38可以具有多种不同的配置或架构，以提供预期的HIGH_SAT 72和LOW_SAT 73输出信号。本文的描述仅提供一个实例。
在图7的示范性框图中，饱和检测器38可以包含来自高值元件计数器36的输入70、来自转变检测器34的输入71、HIGH_SAT信号输出72、LOW_SAT信号输出73、序列检测器74、75和四个饱和状态检测器82(由虚线框表示，其主要包括与门76、77、78、79)。如上所述，高值元件计数器输入70确定来自组合逻辑12(例如，来自异或阵列)的逻辑“高值”输出的数量是否大于来自组合逻辑12(例如，异或阵列)的输出总数的一半。序列检测器74、75可以从转变检测器34感测模式，所述转变检测器的输出作为饱和检测器38的输入70提供。一个序列检测器74可以输出“低值-高值”序列的“高值”脉冲，即如果转变检测器34的输出71从零切换到一。另一个序列检测器75可以输出“高值-低值”序列的“高值”脉冲，即如果转变检测器34的输出71从一切换到零。
饱和状态检测器82可以用于感测基于VCO的量化器3的状态。每个可能的状态(例如，进入高饱和、离开高饱和、进入低饱和、离开低饱和)可以由与门76、77、78、79中的一个的输出来表示。与门76、77、78、79的输出可以连接到SR锁存器80、81(如图7中所示)以设置/重置每个状态。
例如，如果高值元件计数器36的输出70指示阵列12中超过一半的异或门为逻辑“高值”，并且转变检测器输出71从“低值”切换到“高值”，并且量化器先前未处于低饱和，则“进入高饱和”状态可以由为逻辑“高值”的与门76的输出指示。如果这些条件都满足，则与门76将设置SR锁存器80并在HIGH_SAT输出信号72上提供“高值”输出，从而指示量化器处于高饱和状态。
如果高值元件计数器36的输出70指示阵列12中超过一半的异或门为逻辑“高值”，并且转变检测器输出71从“高值”切换到“低值”，并且量化器先前处于高饱和，则“离开高饱和”状态可以由为逻辑“高值”的与门77的输出指示。如果这些条件都满足，则与门77将重置SR锁存器80并在HIGH_SAT输出信号72上提供“低值”输出，从而指示量化器不处于高饱和状态，因此可以处于操作状态(假如LOW_SAT也为“低值”)。
如果高值元件计数器36的输出70指示阵列12中一半或更少的异或门为逻辑“高值”，并且转变检测器输出71从“低值”切换到“高值”，并且量化器先前未处于高饱和，则“进入低饱和”状态可以由为逻辑“高值”与门78的输出指示。如果这些条件都满足，则与门78将设置SR锁存器81并在LOW_SAT输出信号73上提供“高值”输出，从而指示量化器处于低饱和状态。
如果高值元件计数器36的输出70指示阵列12中一半或更少的异或门为逻辑“高值”，并且转变检测器输出71从“高值”切换到“低值”，并且量化器先前处于低饱和，则“离开低饱和”状态可以由为逻辑“高值”的与门79的输出指示。如果这些条件都满足，则与门79将重置SR锁存器81并在LOW_SAT输出信号73上提供“低值”输出，从而指示量化器不处于低饱和状态，因此可以处于操作状态(假如HIGH_SAT也为“低值”)。
当HIGH_SAT输出信号72为“高值”时，量化器3处于高饱和状态，并且其输出7可被校正逻辑58旁路，以在输出14处给出恒定的最大输出。当LOW_SAT输出信号73为“高值”时，量化器3处于低饱和状态，并且其输出7可以被校正逻辑58旁路，以在输出14处给出恒定的最小输出。
参考图6，与高饱和输出或低饱和输出的强制执行相对应的所述旁路可以由校正逻辑58控制，所述校正逻辑可以由多个校正控制器组成，校正控制器的数量至少与VCO切片的数量相等。校正逻辑58中的每个校正控制器(例如，如图6中所示的第一元件控制器59)可以接收相应的组合逻辑子单元(例如，来自阵列12的异或门)的输出以及由饱和检测器38递送的HIGH_SAT和LOW_SAT信号72、73作为输入。校正逻辑58中的每个校正控制器的输出取代每个相应的组合逻辑子单元(例如，异或阵列12中的每个门)的输出，并且可以被馈送到如图1中所示的多位DAC 18的相应元件。总的来说，校正逻辑58的输出可以形成多位数字输出14，如图1中所示。每个校正控制器可以包含图14中所示的逻辑。
量化器饱和检测逻辑22和校正逻辑58的功能可以总结如下。逻辑22可以分析组合逻辑12的输出模式，或者更确切地说，例如处于转变54的PVCO 4元件的异或输出。本输出在本文中被称为XOR_state。对于图8和9中的每个状态，XOR_state由框84、94表示。图8示出了在没有量化器饱和的情况下的组合逻辑输出，而图9示出了当量化器3饱和时的组合逻辑输出。如图8和9所示，当处于饱和时，XOR_state将为逻辑“高值”，而当不处于饱和时，为逻辑“低值”。然而，这仅对一阶饱和有效。如果饱和超过整整一轮，则XOR_state将被反相，并且因此当量化输出5在实际上饱和时将指示未饱和。因此，单独参考XOR_state可能不足以检测饱和。
导致量化器3进入高饱和的转变由图10给出。当量化器3进入高饱和时，XOR_state将从0切换到1。如果在组合逻辑子单元的输出之和接近其最大值且量化器3未处于低饱和时发生这种情况，则可以确定量化器3已进入高饱和。用于指示进入高饱和的参数由下表给出：
导致量化器3离开高饱和的转变由图11给出。如果量化器3已进入高饱和并且XOR_state从1变为0，而组合逻辑子单元的输出之和接近最大值，则可以确定量化器3已离开高饱和。指示量化器3已离开高饱和的参数由下表给出：
导致量化器3进入低饱和的转变由图12给出。如果XOR_state从0变为1而组合逻辑子单元的输出之和接近最小值并且量化器3不处于高饱和，则可以确定量化器3已进入低饱和。指示量化器3已进入低饱和的参数由下表给出：
导致量化器3离开低饱和的转变由图13给出。如果量化器3已进入低饱和并且XOR_state从1变为0，而组合逻辑子单元的输出之和接近最小值，则可以确定量化器3已离开低饱和。指示量化器3已离开低饱和的参数由下表给出：
由饱和检测器38中的逻辑生成的控制信号HIGH_SAT 72和LOW_SAT 73可以分别指示高饱和和低饱和。这些信号可以被馈送到校正逻辑58，以通过适当地覆盖异或阵列12的输出来确保量化器操作。
因此，当量化器3处于高饱和时，ADC 1可以递送最大输出，而当量化器3处于低饱和时，递送最小输出，并且可以使其以其它方式循照组合逻辑(例如，异或阵列)12的输出。提供两个控制信号HIGH_SAT 72、LOW_SAT 73，以便不同时为逻辑“高值”。这得出以下真值表：
本真值表得出逻辑等式Out＝HIGH_SAT∨(XOR_out∧LOW_SAT)。可以使用图14中的等效逻辑140来为每个VCO元件生成适当的输出，以防止量化器饱和。例如，来自图14的逻辑140可以用在图6中所示的校正逻辑58中的多个校正控制器中的每一个中。在每个校正控制器中，组合逻辑子单元(标记为XOR_out)的输出可以与来自饱和检测器38的两个控制信号HIGH_SAT 72和LOW_SAT 73的输出一起提供作为输入。对于每个校正控制器，饱和检测器输出HIGH_SAT 72和LOW_SAT 73可以分别提供给输入wrap_H、wrap_L，如图6和14中所示。
鉴于逻辑140，并再次参考图5，ADC 1可以提供没有环回的正确的输出。在状态(b)中，忽略组合逻辑输出7，并且ADC输出14是恒定的最大值62。在状态(c)和(e)之间，PVCO 4转变54改变方向并逆时针传播以离开饱和。在状态(f)中，量化器3已离开饱和，并且ADC输出14循照组合逻辑输出7。在如1.4微秒之后所示的低饱和的情况下，在输出14处递送恒定的最小输出66。
所描述的饱和检测逻辑22和校正逻辑58可以使得当量化器3处于若干饱和状态中的任何一个时，ADC 1可以在不表现出不期望的过载行为的情况下操作。当在接收器(Rx)链中使用ADC 1时，本优点降低了对链中其它框的增益调整要求，因为确保了适当的ADC操作，从而无需降低预量化器增益以避免饱和。特别是当使用ADC作为无线电接收器ADC(Rx-ADC)时，可能会发生量化器饱和。因此，逻辑22、58可以确保ADC 1从饱和状态恢复的能力。
设有逻辑22、58的ADC 1表现出优于缺少逻辑22、58时的ADC 1的性能益处。信噪比(SNR)是信号功率与噪声功率相比的量度。示范性Rx-ADC仅需要具有超过约10dB的SNR以准确地区分接收信号，例如以在相邻信道上存在较强的不期望信号时解调较弱的期望信号。然而，接收信号的幅度不容易控制，因为接收信号通常在依赖于应用的距离上传输。可以使用ADC前面的可变增益放大器(VGA)调整不同的输入信号功率，但是低ADC动态范围可能会使VGA复杂化，因为可能需要更多的增益步长。
因此，Rx-ADC必须能够接收强输入信号并且仍然能够检测正确的频率输入。然而，如果Rx-ADC缺少逻辑22、58，则ADC 1的设计在以超过某一限值的幅度转换信号时会受到限制。如图15的示范性功率谱密度(PSD)曲线图所示，示出了没有逻辑22、58的ADC 1的输出，其中输入信号2具有足够的幅度，由于二次谐波154而超过输入频率处的信号功率水平152，ADC 1的量化器3未能检测到正确的输入信号(在所示的实例中，输入频率为300kHz)。这是由于上文描述的量化器饱和。
图15示出了没有上述饱和检测和校正逻辑22、58的一阶ADC 1的输出谱，而图16示出了设有上述饱和检测和校正逻辑22、58的一阶ADC 1的输出谱。如比较图15和16所示，逻辑22、58可以去除由量化器饱和引起的二次谐波154。如图16中所示，逻辑22、58导致约20dB的二次谐波减少164和本底噪声降低。
饱和检测和校正逻辑22、58使得ADC 1更可用作无线电接收器ADC(Rx-ADC)。此外，即使以较低的幅度，在原始ADC可以检测到输出频率的情况下，逻辑22、58也可以改善动态度量性能。图17示出了两个信纳比(SINAD)曲线图，每个曲线图都是过载输入的结果，一个对应于具有逻辑22、58的如图1中所示的ADC 1，一个对应于当未设置用于适当地覆盖量化器饱和的逻辑22、58时的ADC 1。SINAD被定义为信号功率与噪声和所有谐波分量之和的比例。输入幅度轴的单位被示出为标准化单位。
在图17中的所示曲线图中，量化器3以3.8个单位的输入幅度进入饱和状态。如由曲线图所示，对于更高幅度的输入，使用逻辑22、58的ADC 1比不使用相应逻辑的ADC表现更好。例如，在5个单位的输入处，二次谐波超过信号频率功率，并且没有逻辑22、58的ADC 1的SINAD 172低于谐波抑制限值。相比之下，具有逻辑22、58的ADC 1对于所有输入水平以正SINAD 174(～10dB)表现。
饱和检测和校正逻辑22、58因此从ADC输出14的功率谱密度中去除二次谐波。这改善了ADC 1的性能并使得ADC 1更适用于作为无线电接收器ADC，其中接收频率需要甚至针对高幅度来检测并以约10到15dB的SNR与噪声分离。
具有逻辑22、58的ADC 1可以提供高性能多位反馈ADC，其允许更简单的前端和更少的增益调整，因为ADC的动态范围更大。由于ADC 1的架构基于VCO的，因此与其它ADC操作架构相比，它可以具有更高的面积和功率效率，可以在低功率供应下良好操作，并且可以以更小的CMOS级别改善性能，因为更小级别的晶体管速度的提高使得反相器延迟更短并因此使时序分辨率更高。
基于VCO的ADC 1可以在时间域中编码输入信息，而其它ADC架构可以在幅度域中编码输入信息，其中饱和可能限制高输入信号的精度和低输入信号的本底噪声。在此些架构中，随着供应的减少，最大信号幅度减小，这也会缩小可用的动态范围。当输入信息在时间域中编码时，与基于VCO的ADC 1一样，在供应和最大输入信号之间不存在直接绑定。
逻辑22、58的提供进一步允许修改ADC 1以具有更高的环阶。如上所述，ADC 1的架构可以使用双VCO作为积分器和量化器。通过使用基于VCO的积分器，在不使用环路滤波器20中的任何专用积分器的情况下实现一阶噪声整形。通过在环路滤波器20中引入另外的积分器，可以实现二阶积分。这可以生成二阶40dB/十进噪声整形。图18示出了具有良好噪声性能和线性的示范性通用差分积分器180，其可以用于修改ADC 1。积分器180的增益理想地取决于电容器C和电阻器Ri的大小。来自增加的积分器的增益可以增大ADC 1的环路增益。
除了提供二阶或更高阶噪声整形之外，由环路滤波器中的另外的积分器180修改的积分器的输入阻抗可以由输入电阻决定，所述输入电阻可以远低于VCO的输入阻抗。由于多种原因，较低的阻抗可能是有益的。首先，输入阻抗可以是受控且线性的，在ADC 1中并不是这样的。其次，在ADC 1中，DAC 18直接连接到VCO 4、6的输入。通过在环路滤波器中增加另外的积分器，由于积分器输入处的虚拟接地，可以降低DAC 18输出处的电压摆动。在DAC18输出处具有大的电压摆动可能引入符号间干扰(ISI)，这意味着当前样本的状态可能受先前状态的影响。此外，由于相较于ADC 1中变化更小的较低输入阻抗，可以减少ADC输入2处的信号源的踢回。
上述对ADC 1的修改解决了过载状况中的不稳定行为的问题，并且还允许实现更高阶的ADC(即，具有高于一的阶数的ADC)，其具有更加稳健且可制造的ADC输入级。图19示出了当双VCO积分器/量化器包含本文所述的检测逻辑22和校正58逻辑时可以构造的此高阶ADC 190的一个实例。
与具有可比性能的不同设计相比，本架构的益处进一步包含降低成本和缩小芯片占用面积。当制造时，如本文所述的基于VCO的ADC可能占用0.06mm2芯片面积或更小，而具有可比性能的设计可能占用约0.2mm2。
本说明书提供了基于基于VCO的量化器来在ΔΣADC中生成可预测行为的各种方法。在图20-21的流程图中示出了此些方法的实例。在图20所示的实例中，方法2000可以包含检测2010双VCO积分器量化器中的VCO环回，并基于所述检测来强制执行2020ΔΣADC的最大或零输出。例如，可以使用检测逻辑22(如图1、6和7中所示)来实施所述检测2010，而可以使用校正逻辑58(如图6和14中所示)来实施所述强制执行2020。
在图21所示的实例中，方法2100可以包含确定2110ADC中的基于VCO的量化器中的第一VCO中的多个延迟元件中的哪个延迟元件当前处于转变，然后读取2120与被确定当前处于转变的延迟元件相对应的组合逻辑输出(例如，异或输出)。例如，可以使用转变检测器34来实施所述确定2210和读取2120，如图2和6中所示。方法2100可以继续利用二进制分辨确定2130ADC中处于逻辑“高值”状态的组合逻辑输出(例如，异或门阵列中的门的输出)与处于逻辑“低值”状态的此些输出的比例。例如，本确定2130可以由以下组成：如果超过一半的组合逻辑的子单元(例如，如果异或阵列中超过一半的门)读取为逻辑“高值”，则将信号设置为逻辑“高值”；并且如果一半或更少的组合逻辑的子单元(例如，如果异或阵列中一半或更少的门)读取为逻辑“高值”，则将信号设置为逻辑“低值”。而且，例如，可以使用高值元件计数器36来进行确定2130，例如图2和6中所示。
方法2100可以继续确定2140ADC中的基于VCO的量化器处于高饱和状态或确定2150ADC中的基于VCO的量化器处于低饱和状态，这些状态如参考图3、5、10-14及其在上文中的描述来定义。例如，可以使用饱和检测器38来实施确定2140、2150，如图2和6中所示。方法2100可以继续：基于基于VCO的量化器高饱和的确定来以恒定的最大值覆盖2160ADC输出，或基于基于VCO的量化器低饱和的确定来以恒定的最小值(例如，零信号)覆盖2170ADC输出。例如，可以使用校正逻辑58来实施覆盖2160、2170，如图6和14中所示。
方法2000和2100还可以包含不覆盖ADC输出，即，基于确定量化器未饱和来将量化输出作为ADC输出传递。
图22中所示的另一个示范性方法是确定基于VCO的量化器高饱和的方法2200。方法2200可以以此开始：确定2210基于VCO的量化器中的VCO的环中的检测到的转变是否已从“高值”逻辑状态变为“低值”逻辑状态，或者相反地已从“低值”逻辑状态变为“高值”逻辑状态。本确定2210可以被称为转变方向的确定。例如，可以使用如图7中所示的序列检测器74、75来完成确定2210。方法2200可以进一步包含确定2220超过一半的连接到基于VCO的量化器的组合逻辑(例如，异或门阵列中的异或门)的输出为逻辑“高值”。例如，可以使用图2和6中所示的高值元件计数器36来实施本确定2220。
方法2200可以进一步包含确定2230量化器先前没有处于低饱和状态。例如，可以使用图7中所示的逻辑来进行本确定。三个确定2210、2220、2230可以以任何顺序或同时进行，但是应该在量化器的转变时间内进行，即在基于VCO的量化器中的延迟元件的延迟时间τ内进行。当所有三个确定都为肯定时，则可以确定2240基于VCO的量化器高饱和。例如，可以使用图2、6和7中所示的饱和检测器来进行本确定2240。
图23中所示的另一个示范性方法是确定基于VCO的量化器低饱和方法2300。方法2300可以以此开始：确定2310基于VCO的量化器中的VCO的环中的检测到的转变是否已从“高值”逻辑状态变为“低值”逻辑状态，或者相反地已从“低值”逻辑状态变为“高值”逻辑状态。本确定2310可以被称为转变方向的确定。例如，可以使用如图7中所示的序列检测器74、75来进行确定2310。方法2300可以进一步包含确定2320一半或更少的连接到基于VCO的量化器的组合逻辑(例如，异或门阵列中的异或门)的输出为逻辑“高值”。例如，可以使用图2和6中所示的高值元件计数器36来进行本确定2320。
方法2300可以进一步包含确定2330量化器先前没有处于高饱和状态。例如，可以使用图7中所示的逻辑来进行本确定。三个确定2310、2320、2330可以以任何顺序或同时进行，但是应该在量化器的转变时间内进行，即在基于VCO的量化器中的延迟元件的延迟时间τ内进行。当所有三个确定都为肯定时，则可以确定2340基于VCO的量化器低饱和。例如，可以使用图2、6和图7中所示的饱和检测器来进行本确定2340。
在所描述的实施例中可以进行修改，并且在权利要求的范围内，其它实施例也是可能的。

Claims (20)

1.一种基于压控振荡器的Δ-Σ模/数转换器基于VCO的ΔΣADC，其包括：
基于VCO的量化器，其包括
延迟元件，用于基于模拟输入信号来提供VCO输出；和
组合逻辑，用于组合所述VCO输出，以提供量化输出；
检测逻辑，用于基于所述量化输出和至少一部分所述VCO输出来检测所述基于VCO的量化器的饱和；和
校正逻辑，用于响应于所述检测逻辑检测到所述基于VCO的量化器的饱和而修改所述量化输出并提供修改的量化输出，并且用于在没有检测到饱和的情况下提供未修改的所述量化输出。
2.根据权利要求1所述的转换器，其中
所述基于VCO的量化器包括多个N级环形振荡器，每个环形振荡器包括一系列所述延迟元件，其中N是表示所述延迟元件数量的正奇数，
所述输入信号是差分信号，其为所述环形振荡器中的每一个提供互补信号，和
所述检测逻辑被配置成将所述基于VCO的量化器的饱和作为所述环形振荡器中的VCO环回检测。
3.根据权利要求2所述的转换器，其中所述检测逻辑包括：
转变检测器，用于确定一个所述环形振荡器中的哪个延迟元件处于转变，并且用于提供与处于转变的所述确定延迟元件相对应的来自所述组合逻辑的输出；
高值元件计数器，用于确定处于转变的所述组合逻辑的输出的比例；和
饱和检测器，用于基于来自所述转变检测器和所述高值元件计数器的信号来检测所述基于VCO的量化器是处于高饱和状态还是低饱和状态。
4.根据权利要求3所述的转换器，其中对于所述一个环形振荡器中的每个延迟元件，所述转变检测器包括异或非门和与门。
5.根据权利要求3所述的转换器，其中所述饱和检测器包括饱和状态检测器，所述饱和状态检测器的所述输出表示进入高饱和、离开高饱和、进入低饱和或离开低饱和的量化器状态。
6.根据权利要求3所述的转换器，其中所述饱和检测器包括序列检测器逻辑，其基于所述转变检测器的所述输出来提供表示所述转变检测器已检测到“低值-高值”转变序列或“高值-低值”转变序列的输出。
7.根据权利要求1所述的转换器，其中对于每个所述量化输出，所述校正逻辑包括反相器、与门和或门。
8.根据权利要求1所述的转换器，其进一步包括连接在所述校正逻辑的输出和所述转换器的输入之间的反馈环路，所述反馈环路包含多位数/模转换器DAC，所述反馈环路用于将未修改的或修改的量化输出中的一个从所述校正逻辑输出提供到所述DAC，这取决于是否检测到所述基于VCO的量化器的饱和。
9.根据权利要求8所述的转换器，其中所述反馈环路具有环路增益，所述转换器进一步包括所述反馈环路内的差分积分器以实现二阶积分。
10.根据权利要求1所述的转换器，其中所述转换器具有高于一的阶数。
11.一种集成电路芯片，其包括根据权利要求1所述的转换器，被制造在衬底上不大于0.06mm2的区域内。
12.一种将模拟信号转换为相应的数字信号的方法，所述方法包括：
基于量化输出和至少一部分基于VCO的量化器的VCO输出来检测在所述基于VCO的量化器中的VCO环回，所述量化输出通过组合所述VCO输出而生成；
响应于检测到所述基于VCO的量化器的饱和而修改所述量化输出以强制执行恒定的最小或最大输出。
13.根据权利要求12所述的方法，其中所述基于VCO的量化器包括第一VCO和第二VCO，每个VCO包括多个延迟元件；
其中对于所述VCO输出中的每一对，所述组合进一步包括组合所述第一VCO中的给定延迟元件的输出和所述第二VCO中的相关延迟元件的输出，以提供所述量化输出中的相应一个；和
其中所述检测VCO环回包括：
确定所述第一VCO中的所述多个延迟元件中的哪个延迟元件当前处于转变；和
读取与当前处于转变的所述确定延迟元件相对应的所述量化输出。
14.根据权利要求13所述的方法，其中所述检测VCO环回进一步包括：
确定逻辑“高值”组合逻辑输出与逻辑“低值”组合逻辑输出的比例。
15.根据权利要求14所述的方法，其中所述检测VCO环回进一步包括：
基于与所述确定当前转变延迟元件相对应的所述读取组合逻辑输出并基于组合逻辑输出的所述确定比例来确定所述基于VCO的量化器高饱和；或
基于与所述确定当前转变延迟元件相对应的所述读取组合逻辑输出并基于组合逻辑输出的所述确定比例来确定所述基于VCO的量化器低饱和。
16.根据权利要求15所述的方法，其中所述修改包括：
基于所述确定所述基于VCO的量化器高饱和来修改所述量化输出以强制执行恒定的最大输出；或
基于所述确定所述基于VCO的量化器低饱和来修改所述量化输出以强制执行恒定的最小输出。
17.一种模/数转换器ADC，其包括：
量化器，其包括以伪差分方式布置的至少两个环形振荡器，每个环形振荡器包括多个延迟元件，所述量化器具有高饱和状态和低饱和状态，其由每个所述环形振荡器之间的相位差表征；
异或门阵列，所述阵列中的每个异或门用于基于来自每个环形振荡器中的相应延迟元件的输入来提供输出；
反馈环路，其包含数/模转换器DAC；和
饱和校正逻辑，其布置在所述异或门和所述DAC之间，以响应于检测到所述量化器中的所述至少两个环形振荡器之间的VCO环回，分别对于高饱和状态和低饱和状态强制执行恒定的最大输出信号或恒定的最小输出信号。
18.根据权利要求17所述的转换器，其中所述转换器不包含用于DAC元件的动态元件匹配DEM的组件。
19.根据权利要求17所述的转换器，其进一步包括用于检测所述VCO环回的检测逻辑，所述检测逻辑包括：
转变检测器，用于确定所述至少两个环形振荡器中的一个中的哪个延迟元件处于转变，并且用于提供与处于转变的所述确定延迟元件相对应的来自所述异或门阵列的输出；
高值元件计数器，用于确定处于转变的所述组合逻辑的输出的比例；和
饱和检测器，用于基于来自所述转变检测器和所述高值元件计数器的信号来检测所述基于VCO的量化器是处于高饱和状态还是低饱和状态。
20.根据权利要求17所述的转换器，其进一步包括在所述反馈环路中的差分积分器，以提供二阶或更高阶的噪声整形。
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