JP2006502626A - パルス幅変調アナログデジタル変換 - Google Patents

Abstract

アナログ信号を精度良く確実に変換するためにパルス幅変調を使用するアナログデジタル変換方法及び装置が提供される。この方法及び装置によれば、最も厳しい環境における要求を満たすアナログデジタル変換器(ＡＤＣ)が実現可能である。さらに、多くの用途で求められる高精度を満たすＡＤＣが実現可能である。この方法及び装置に係るＡＤＣは、受け取ったアナログ入力をアナログ信号入力に応じたデューティサイクルのパルス幅変調信号に変換する。パルス幅変調信号はデューティサイクル機構に送られてパルス幅変調信号のデューティサイクルが決定される。決定されたデューティサイクルにより、アナログ信号に比例したデジタル値が生成される。この好適な方法及び装置により、広範囲の環境で使用可能な正確且つ高信頼性のＡＤＣが得られる。

Description

本発明は概して電子システムに関し、詳細にはアナログデジタル変換技術に関する。

現代の暮らしは電子システムに益々依存するようになっている。電子機器は非常に洗練された装置へと変貌を遂げ、様々な用途で利用されている。電子機器が日常生活に不可欠なものとなっていくなかで、電子機器の信頼性や正確さに対する要求は高まり続けている。

信頼性や精度が重要な条件になる電子部品の一種としてアナログデジタル変換器(ＡＤＣ)がある。ＡＤＣはアナログ信号を受け取り、受け取ったアナログ信号を何らかの方法でそれに比例するデジタル値に変換する装置である。デジタル計算装置が益々一般化するなかで、高精度、高信頼性ＡＤＣ装置に対するニーズは増加している。

既存のＡＤＣ装置は回路が複雑化し、アプリケーションの要求する堅牢さと精度を備えていない。例えば、宇宙飛行体における用途において、宇宙の使用で増加する放射線に十分な精度をもつＡＤＣ装置は入手困難である。

したがって、求められているものは、アナログ信号からデジタル信号への変換において、現代のシステムが要求する高信頼性、高精度の条件を満たすように改良した装置及び方法である。

本発明は、アナログ信号を精度よく確実に変換するためにパルス幅変調を使用するアナログデジタル変換方法及び装置を提供する。このアナログデジタル変換方法及び装置は、最も厳しい環境の要求を満たすアナログデジタル変換器(ＡＤＣ)で実現することができる。さらに、様々な用途で求められる高精度を満たすＡＤＣを実現することができる。

このアナログデジタル変換方法及び装置に係るＡＤＣは、受け取ったアナログ入力をアナログ入力に応じたデューティサイクルのパルス幅変調信号に変換する。パルス幅変調信号はデューティサイクル機構に送られてパルス幅変調信号のデューティサイクルが決定される。決定されたデューティサイクルに基づいて、アナログ入力に比例したデジタル値が生成される。このような方法及び装置により、広範囲の環境で使用可能な正確で信頼性のあるＡＤＣが得られる。

本発明の前記及び他の目的、特徴及び効果は、添付図面に示されるような発明を実施するための最良の形態に関する以下の説明から明らかになろう。

以下、添付図面を参照して本発明の好適な実施形態について説明する。図面中、同様な要素には同様な参照符号が付されている。
本発明は、アナログ信号を精度良く確実に変換するためにパルス幅変調を使用するアナログデジタル変換方法及び装置を提供する。この方法及び装置は、最も厳しいな環境の要求に適合できるアナログデジタル変換器(ＡＤＣ)を実現可能である。さらに、多くの用途で必要とされる高精度を与えるＡＤＣを実現可能である。

この方法及び装置は、受け取ったアナログ入力をアナログ入力に応じたデューティサイクルのパルス幅変調信号に変換するＡＤＣを提供する。パルス幅変調信号はデューティサイクル機構に送られてパルス幅変調信号のデューティサイクルが決定される。決定されたデューティサイクルから、アナログ入力に比例したデジタル値が生成される。この好適な方法及び装置により、広範囲の環境で使用可能な正確で信頼性のあるＡＤＣが得られる。

図１に、好適な実施形態のパルス幅変調ＡＤＣ１００の概略図を示す。パルス幅変調ＡＤＣ１００はアナログ入力を受けるとそれをパルス幅変調器に渡す。パルス幅変調器はアナログ入力をそれに応じたパルス幅変調信号に変換する。パルス幅変調信号はデューティサイクル機構に送られ、デューティサイクル機構はパルス幅変調信号のデューティサイクルを決定し、アナログ入力信号に比例したデジタル値を出力する。図示の実施形態において、デューティサイクル機構はアクティブカウンタと周期カウンタを備える。アクティブカウンタはパルス幅変調信号がイネーブルなる部分の時間を測定する。周期カウンタはパルス幅変調信号の周期を決定する。パルス幅変調信号のデューティサイクルはイネーブル時間と周期時間の比によって決定される。デューティサイクル機構は、決定されたデューティサイクルに基づいて、原アナログ入力信号に比例したデジタル出力を発生する。

図２にパルス幅変調器２００の概略図を示す。パルス幅変調器２００はパルス幅変調ＡＤＣ１００に使用可能な種類の変調器の例である。パルス幅変調器２００はアナログ入力信号を受け取り、アナログ入力信号に応じたパルス幅を有するパルス幅変調信号を出力する。パルス幅変調器２００は、演算増幅器２０１、フリップフロップ２０３、インバータ２０５、コンデンサ２１１、２１３、及び抵抗２２１、２２３、２２５、２２７、２２９、２３１、２３３、２３５を備える。さらにパルス幅変調器２００は、オフセット入力、試験入力、及びクロック入力を受け取る。第１のフィードバック経路として、フリップフロップ２０３の出力はインバータ２０５及び抵抗２２１を介して演算増幅器２０１の入力にフィードバックされる。第２のフィードバック経路として、フリップフロップ２０３の出力は抵抗２３５を介してフリップフロップ２０３のＤ入力にフィードバックされる。数値例として、コンデンサ２１１、２１３は２２０ピコファラド、抵抗２２１、２２５、２２７、２３１は５００キロオーム、抵抗２２３、２２９は２５０キロオーム、抵抗２３５は５０キロオーム、抵抗２３３は１０キロオームであってよい。

アナログ入力はデジタル値に変換すべきアナログ信号を受け取る。アナログ入力は、コモンモード電圧との差分信号からなる入力信号を受け取るように構成されてよく、あるいは、他入力をグランドとしたシングルエンド入力信号を受け取るようにしてもよい。

オフセット入力から演算増幅器入力にオフセット電圧が加えられる。全入力電圧をゼロボルトにならないようにオフセット電圧が与えられる、さもなければ無数のまたは一定デューティサイクルの出力に潜在的になるであろう。オフセット電圧入力の値は、アナログ入力に入力される電圧範囲に依存する。例えば、アナログ入力が０．０から４．５Ｖの電圧で受け取られる場合、適切なオフセット電圧は１５０ｍＶである。また、アナログ入力に負の電圧入力を受ける場合、オフセットはアナログ入力が正の範囲に移行するのに十分であるように一般に選ばれる。

試験入力からパルス幅変調器２００に試験信号が入力され、この試験信号はパルス幅変調ＡＤＣ２００が正常に動作しているかを決定するために使用される。通常動作中、試験信号は実質的にゼロボルトでディスイネーブルされ、ＡＤＣは通常に動作する。試験中、試験信号はイネーブルされ、制限された方法でＡＤＣの出力を変化させる。この変化監視されてＡＤＣが正常に動作しているかを決定する。デジタル出力が正常に変化しなければ、ＡＤＣは正常に動作していないと知らされる。試験信号は制御されたデューティサイクルを有するパルス列信号であるのが好ましい。パルス幅変調器２００出力を異なるデューティサイクルを有する異なる試験信号で評価することにより、パルス幅変調器２００の動作を十分に評価できる。フリップフロップ２０３と同一のクロック入力で動作するカウンタにより適切な試験信号を生成し、インバータ２０５と同種のインバータを使用してこの試験信号を試験入力に入力できる。試験信号はＤＣ電圧レベル信号であってもよく、その場合、通常動作中は、ディスイネーブルされて実質的にゼロボルトになり、試験中は、イネーブルされて出力デューティサイクルを既知の変化を与える。

クロック入力からは、フリップフロップ２０３の出力とフィードバックのタイミングを制御するクロック信号が与えられる。クロックレートはパルス幅変調器１００に要求される分解能に依存し、一般にクロックレートが高いほど分解能も高くなる。一実施例において、クロック入力は３２ＭＨｚクロックである。

パルス幅変調器２００はフリップフロップ２０３をコンパレータとして用い、これによる非線形フィードバックによりパルス幅変調信号を生成する。後で詳述するように、例えば論理インバータのような他のコンパレータ装置を用いてもよい。一般に、コンパレータ出力は演算増幅器出力に応じて遷移する。この遷移出力は演算増幅器２０１の入力にフィードバックされ、これにより第２の遷移がコンパレータ出力に発生する。コンパレータ出力に第１と第２の遷移が発生することにより、アナログ信号に応じたデューティサイクルを有するパルス幅変調信号が発生することになる。

図１の実施形態において、コンパレータはフリップフロップ２０３で構成される。演算増幅器２０１はアナログ信号を受け取り、信号をフリップフロップ２０３のＤ入力に出力する。フリップフロップ２０３出力遷移状態は、演算増幅器２０１出力によりＤ入力が閾値電圧を交差した後のクロックのエッジで示す。反転出力Ｑバーはインバータ２０５と抵抗２２１を介してフィードバックされる。インバータ２０５は基準電圧ＶＲＥＦで電力がオフし、入力電圧に応じてゼロ電圧または基準電圧になる精密振幅フィードバックを与える。出力Ｑは抵抗２３５を介してフィードバックされ、フリップフロップ２０３のスイッチング動作にヒステリシスを与える。

パルス幅変調器２００はＥＳＤ保護用に入力コンデンサ２４１を備える。入力抵抗２２５と２２７は高入力インピーダンスを与え、ＰＷＭ信号のデューティサイクルは、フィードバック抵抗２２１に対する抵抗２２５、２２７の比に反比例する。抵抗２２３、２２９、２３１は、抵抗２２５、２２７、２２１と結合して、前記数値例のような適切な数値を取る場合、アナログ入力信号の同相モード成分を除去する。コンデンサ２１１、２１３により、演算増幅器２０１の出力に発生する「のこぎり」波形は演算増幅器のスルーレート以下に抑えられる。

フリップフロップ２０３の入力での抵抗２３３、２３５はヒステリシスのレベルを設定するものである。さらに抵抗２３３、２３５は、コンデンサ２１３、抵抗２２１と共に、ＰＷＭ信号の周波数を制御する。特に、フリップフロップ２０３のＱ出力から抵抗２３５を通るフィードバック経路は制御されたヒステリシスを与え、高周波信号を制限する。演算増幅器２０１の出力がローレベルで、その結果フリップフロップ２０３のＱ出力がローレベルになるとき、入力抵抗２３３、２３５は電圧分割器になるため、フリップフロップ入力の論理ハイは検知される前に演算増幅器２０１の出力はレベルＶＨに立ち上がらなければならない。ここに、ＶＨ＝（Ｒ１＋Ｒ２）＊ＶＴＨ／Ｒ２である（ここに、Ｒ１は抵抗２３３の抵抗値、Ｒ２は抵抗２３５の抵抗値、ＶＴＨはＤ入力の閾値電圧である）。演算増幅器２０１の出力がこの値を超えると、次のクロックの立上りエッジで出力Ｑ、Ｑバーの状態が変化し、Ｑは論理ハイに、Ｑバーは論理ローになる。抵抗２３５を通る正フィードバックによりＤ入力は引き上げらえる一方、Ｑバーからインバータ２０５を通る主フィードバックにより演算増幅器２０１の出力は下降する。演算増幅器２０１の出力変化率はコンデンサ２１３により制御される。演算増幅器２０１の出力が下降していくにつれ、Ｄ入力電圧は、抵抗２３５がＶＲＥＦに引き上げられるため、演算増幅器２０１の出力電圧より高くなる。そして抵抗２３５により演算増幅器２０１の出力は強制的にレベルＶＬに下降していく。ここに、ＶＬ＝（Ｒ２−Ｒ１）＊ＶＴＨ／Ｒ２である。演算増幅器２０１の出力がこの値より低くなると、次のクロックの立上りエッジでフリップフロップ２０３の出力は変化し、Ｑ出力はローになる。このとき、抵抗２３５の正フィードバックによりＤ入力は引き下げられる。このように、抵抗２３３、２３５によりヒステリシスが与えられて、コンデンサ２１３、抵抗２２１とともにＰＷＭ信号の周波数が制御されるとともに、Ｄ入力電圧は全時間に閾値レベルにないことを確かにする。

さらに抵抗２３３は、電源投入により演算増幅器２０３が最初に飽和する際に、演算増幅器２０３の出力電流を制限する。
アナログからＰＷＭへの変換を説明するため、インバータ２０５の出力が論理ハイＶＲＥＦである場合を考えてみる。この条件下では、抵抗２２１を通る過大なフィードバックにより演算増幅器２０１の出力はローに駆動される。フリップフロップ２０３のＤ入力電圧が閾値より小さくなると、次のクロックサイクルでＱバー出力はハイになる。このハイの信号はインバータ２０５、抵抗２２１を経由して演算増幅器２０１の負入力にフィードバックされる。負入力に与えられる負信号により演算増幅器２０１の出力はハイになる。フリップフロップ２０３のＤ入力電圧が閾値より高くなると、次のクロックサイクルでＱバー出力はローになる。このようなプロセスが繰り返される結果、アナログ入力に比例したデューティサイクルを有する出力信号がＱバーから発生する。演算増幅器２０１の出力からフリップフロップ２０３を経由したフィードバックにより、インバータ２０５出力の平均電圧はアナログ入力電圧に比例することになる。したがって、ＰＷＭ信号のデューティサイクルはインバータ２０５出力の平均電圧に比例する。

明らかなように、多くの様々な変更をパルス幅変調器１００に施すことが可能である。例えば、フリップフロップ４０３のＱバー出力の代わりにＱ出力を演算増幅器２０１にフィーバックすればインバータ２０５の必要性は不要になる。この実施例の場合、利点として構成が簡単になる反面、精度が若干低下する可能性が高い。また、ケースによっては、Ｑバー出力の代わりにＱ出力をＰＷＭ信号として使用するのが望ましい場合もある。どちらを選択するかは、主として、デューティサイクル機構側で余分の反転が必要になるかどうかに依存する。

上述したように、パルス幅変調器２００は、フリップフロップ２０３以外のコンパレータでも実現可能である。例えば、図３に示す第２のパルス幅変調器３００では、コンパレータとしてインバータ３０１を使用している。この実施形態は、装置が簡単になる反面、ＰＷＭ信号の周波数と繰返し精度を制御するヒステリシスの精度と繰返し精度については概ね劣ることになる。

図４にデューティサイクル機構４００の概略図を示す。デューティサイクル機構４００は、図１のパルス幅変調ＡＤＣで使用可能な種類の機構の一例である。後で詳述するように、他のデバイス、例えばプログラムＦＰＧＡデバイスなどを用いてデューティサイクル機構を実現することができる。デューティサイクル機構４００はパルス幅変調信号のデューティサイクルを決定し、２つのデジタル値を出力する。一方のデジタル値はＰＷＭ信号の周期に比例し、他方のデジタル値はＰＷＭ信号がアクティブになる時間に比例する。図示の実施形態において、ＰＷＭ信号は論理ローのとき「アクティブ」である。他の実施形態では、ＰＷＭ信号は論理ハイのとき「アクティブ」になってよい。２つのデジタル値の比はアナログ入力信号に比例する。図示の実施形態において、デューティサイクル機構は反転マルチプレクサ（ＭＵＸ）スイッチ４０１、フリップフロップ４０３、ＡＮＤゲート４０５、４０７、アクティブカウンタ４１１、周期カウンタ４１３、アクティブラッチ４１５、周期ラッチ４１７、及び比算出器４１９を備える。

リセット入力によりデューティサイクル機構は開始時または他の適当なタイミングでリセットされ、ＰＷＭからデジタルへの変換の演算結果はその時点でクリアされる。図示の実施形態の場合、リセット入力が論理ローのときデューティサイクル機構はクリアされ、論理ハイのときＰＷＭからデジタルへの変換が行われる通常状態になる。

反転マルチプレクサスイッチ４０１により異なるＰＷＭ入力信号をデューティサイクル機構４００に送り込むことが可能になる。すなわち、単一のデューティサイクル機構４００は複数のパルス幅変調器からのＰＷＭ入力信号に結合し、受け取る。反転マルチプレクサスイッチ４０１は複数のＰＷＭ入力信号（図４に図示せず）のなかから１つを選択し、それがデューティサイクル機構に渡されてデジタル値に変換される。

選択されたＰＷＭ入力信号は反転マルチプレクサスイッチ４０１から出力されてフリップフロップ４０３とＡＮＤゲート４０７に送られる。フリップフロップ４０３のＱバー出力は論理ハイ時に周期カウンタ４１３をイネーブルする。ＡＮＤゲート４０７は、ＰＷＭ入力がローで、周期カウンタ４１３がイネーブルされているときにアクティブカウンタ４１１をイネーブルする。リセット入力あるいはフリップフロップ４０３のＱバー出力がローになるとＡＮＤゲート４０５の出力はローになって、アクティブカウンタと周期カウンタの双方がクリアされる。説明の便宜上、カウンタがクリアされている状態から始めると、フリップフロップ４０３のＤ入力にフィードバックされる周期カウンタ４１３の出力は論理ローである。フリップフロップ４０３のＤ入力が論理ローになると、フリップフロップ４０３に入力される反転ＰＷＭ信号の次の立上りエッジでフリップフロップ４０３のＱバー出力は論理ハイになり、これにより、周期カウンタ４１３は、リセット入力が論理ハイであれば、すなわちリセット状態でなければイネーブルされてカウント動作する。周期カウンタ４１３はクロック入力パルスをカウントし、所定のカウント値に達すると、フリップフロップ４０３のＤ入力にフィードバックされる出力が論理ハイに切り替わる。反転ＰＷＭ入力の次の立上りエッジでフリップフロップ４０３のＱバー出力は論理ローに変化して、アクティブカウンタと周期カウンタの双方をディスイネーブルする。同時に、フリップフロップ４０３のＱ出力は論理ハイになって、アクティブラッチ４１５と周期ラッチ４１７の出力をそれぞれの入力の論理値にラッチする。周期カウンタ４１３の出力に続き周期ラッチ４１７の出力は、周期カウンタ４１３のイネーブル期間中に発生したクロック入力パルスの個数になる。フリップフロップ４０３のＤ入力へのフィードバックにより、カウント動作は反転ＰＷＭ入力の立上りエッジから開始して、所定の個数のクロック入力パルスのカウント終了後、次の反転ＰＷＭ入力の立上りエッジになるまでカウント動作は継続するので、ＰＷＭ信号の全期間についてカウント動作が行われる。アクティブカウンタ４０７の出力に続きアクティブラッチ４１５の出力は、反転ＰＷＭ入力が論理ハイでかつ周期カウンタがイネーブルされている期間中に発生したクロック入力パルスの個数になる。アクティブラッチ４１５の出力と周期ラッチ４１７の出力は比算出器４１９に送られる。比算出器４１９は、アクティブラッチ４１５出力のデジタル値と周期ラッチ４１７出力のデジタル値の比を求める。この比はＰＷＭ入力信号のデューティサイクルであり、アナログ入力信号に比例するものである。また、フリップフロップ４０３のＱバー出力が論理ローになると、ＡＮＤゲート４０５出力が論理ローに切り替わり、アクティブカウンタと周期カウンタは共にクリアされる。両カウンタはクリア状態になり、反転マルチプレクサ４０１出力の次の立上りエッジからカウント動作を再開する。

クロック入力から、アクティブカウンタ４１１と周期カウンタ４１３のカウントするパルス列が与えられる。すなわち、アクティブカウンタ４１１はＰＷＭ信号がアクティブである期間中に発生したクロックサイクル数をカウントする。同様に、周期カウンタ４１３はＰＷＭ信号の１以上の周期で発生したクロックサイクル数をカウントする。カウント結果はアクティブラッチ４１５と周期ラッチ４１７にラッチされる。ラッチ値は除算されてＰＷＭのデューティサイクルが求められ、アナログ入力に比例するデジタル値として出力される。

アクティブカウンタ４１１と周期カウンタ４１３は、任意の適当なカウンティングデバイスで実現可能である。例えば、両者はディスクリートなカウンタの列で実現可能である。例えば、直列構成の４個の４ビットカウンタにより２^１５分解能が得られる。アクティブラッチ４１５と周期ラッチ４１７も同様にラッチの列で実現可能である。８ビットラッチのデバイス２個で各カウンタの１６ビット出力をラッチできる。この実施例において、アクティブカウンタ４１１とアクティブラッチ４１５はＰＷＭ信号のアクティブ期間をカウントし、保持する能力を有する。同様に、周期カウンタ４１３と周期ラッチ４１７は２^１５の分解能でＰＷＭ信号の周期をカウントし、保持する能力を有する。このような高分解能の値の比により、正確なＰＷＭのデューティサイクルの決定が与えられる結果、アナログ入力信号に対する正確なアナログデジタル変換が行われることになる。

比算出器４１９は任意の適当な演算デバイスで実現可能である。例えば、ＦＰＧＡを用いたハードウェアで実現可能である。あるいは、マイクロプロセッサまたは他の計算装置を含むシステムの一部としてパルス幅変調ＡＤＣを使用するような場合、ソフトウェアで比算出を実現可能である。また、アクティブラッチ４１５出力および周期ラッチ４１７出力はアナログ入力信号電圧を表すデジタル値としてそれ自体使用可能なので、実施形態によっては、比算出器４１９は不要になる。

上述したように、これはデューティサイクル機構を実現するための一実施形態にすぎない。他の実施形態として、標準化デバイス設計技法によるフィールドプログラマブルゲートアレー(ＦＰＧＡ)を使用してデューティサイクル機構を実現することができる。このような実施形態の場合、比算出器４１９を実現するのに用いたＦＰＧＡでデューティサイクル機構の残部を、同時に実現することができる。

このように本発明によれば、アナログ信号を精度良く確実に変換するためにパルス幅変調を使用するアナログデジタル変換方法及び装置が提供される。このアナログデジタル変換方法及び装置は、最も厳しい環境における要求を満たすアナログデジタル変換器(ＡＤＣ)を実現可能である。さらに、多くの用途で求められる高精度を満たすＡＤＣを実現可能である。

以上、本発明及びその特定の応用を明らかにするとともに、それによって当業者が本発明を実施できるように実施形態について述べた。しかしながら、当業者には明らかなように、以上の記載及び実施形態は専ら例示を目的として提示されたものである。記載事項は包括的ではなく、本発明は開示した形態そのものに限定されないものである。したがって特許請求の範囲の趣旨から逸脱することなく、開示内容に照らして様々な変形、変更が可能である。

好適な実施形態に基づいたパルス幅変調アナログデジタル変換器の概略図である。 好適な実施形態に基づいたパルス幅変調器の概略図である。 第２の実施形態に基づいたパルス幅変調器の概略図である。 デューティサイクル機構の概略図である。

Claims (20)

1. ａ）アナログ信号を受け取り、前記アナログ信号に応じたデューティサイクルを有するパルス幅変調信号を出力するパルス幅変調器と、
   ｂ）前記パルス幅変調信号を受け取り、前記パルス幅変調信号のデューティサイクルに基づいて前記アナログ信号に比例したデジタル値を決定するデューティサイクル機構と、
   を備えるアナログデジタル変換器。
2. 前記パルス幅変調器は、入力及び出力を有するコンパレータと、第１の入力、第２の入力、及び出力を有する演算増幅器を備え、前記演算増幅器の出力は前記コンパレータの入力に接続され、前記コンパレータの出力は前記演算増幅器の第１の入力にフィードバックされる、請求項１に記載のアナログデジタル変換器。
3. 前記コンパレータはフリップフロップを備える、請求項２に記載のアナログデジタル変換器。
4. 前記コンパレータはインバータを備える、請求項２に記載のアナログデジタル変換器。
5. 前記コンパレータの出力は第１のインバータを介して前記演算増幅器入力にフィードバックされる、請求項２に記載のアナログデジタル変換器。
6. さらに前記コンパレータの出力はフィードバック経路により前記コンパレータの入力にもフィードバックされる、請求項２に記載のアナログデジタル変換器。
7. さらに、前記演算増幅器の出力と前記コンパレータの入力間に接続される第１の抵抗と、前記フィードバック経路内において前記コンパレータの出力と前記コンパレータの入力間に接続される第２の抵抗を備え、前記第１及び第２の抵抗は前記コンパレータの出力にヒステリシスを与えるように選択される、請求項６に記載のアナログデジタル変換器。
8. 前記デューティサイクル機構は、前記パルス幅変調信号のアクティブな部分をカウントするアクティブカウンタを備える、請求項１に記載のアナログデジタル変換器。
9. さらに前記デューティサイクル機構は、前記パルス幅変調信号の１以上の周期をカウントする周期カウンタを備える、請求項８に記載のアナログデジタル変換器。
10. 前記デューティサイクル機構は前記アクティブカウンタをラッチするラッチを備える、請求項８に記載のアナログデジタル変換器。
11. 前記デューティサイクル機構はＦＰＧＡで構成される、請求項１に記載のアナログデジタル変換器。
12. ａ）パルス幅変調器と、
    該パルス幅変調器は、
    ｉ）第１の入力、第２の入力、及び出力を有し、第１の入力でアナログ信号を受け取る演算増幅器と、
    ii）コンパレータ入力及びコンパレータ出力を有し、コンパレータ入力で前記演算増幅器の出力を受け取り、コンパレータ出力は前記演算増幅器の第１の入力に接続され、コンパレータ出力は前記演算増幅器の出力に応じて遷移し、遷移したコンパレータ出力は前記演算増幅器の第１の入力にフィードバックされてコンパレータ出力に第２の遷移を生じさせ、第１及び第２の遷移により前記アナログ信号に応じたデューティサイクルを有するパルス幅変調信号が生成されるようにしたコンパレータと、を含み、
    ｂ）前記パルス幅変調信号を受け取り、前記パルス幅変調信号のデューティサイクルから前記アナログ信号に比例したデジタル値を決定するデューティサイクル機構と、
    備えるアナログデジタル変換器。
13. 前記コンパレータはフリップフロップを備える、請求項１２に記載のアナログデジタル変換器。
14. さらに当該アナログデジタル変換器は、前記演算増幅器の出力と前記コンパレータ入力間に接続される第１の抵抗を備え、前記コンパレータ出力は第２の抵抗を介して前記コンパレータ入力にフィードバックされ、前記第１及び第２の抵抗により前記コンパレータにヒステリシスを作成する、請求項１３に記載のアナログデジタル変換器。
15. 前記コンパレータはインバータを備える、請求項１２に記載のアナログデジタル変換器。
16. さらに、前記コンパレータ出力と前記第１の入力間にインバータ及び抵抗を備える、請求項１２に記載のアナログデジタル変換器。
17. ａ）電圧のアナログ入力信号を受け取るステップと、
    ｂ）前記アナログ入力信号を、前記アナログ信号の電圧に応じたデューティサイクルを有するパルス幅変調信号に変換するステップと、
    ｃ）前記パルス幅変調信号のデューティサイクルを決定するステップと、
    ｄ）前記デューティサイクルから前記アナログ信号の電圧に比例したデジタル値を出力するステップと、
    を備える方法。
18. 前記デューティサイクルを決定するステップは、前記パルス幅変調信号がイネーブルになる部分の時間をカウントするとともに前記パルス幅変調信号の周期をカウントする、請求項１７に記載の方法。
19. さらに前記デューティサイクルを決定するステップは、前記カウントされた前記パルス幅変調信号がイネーブルになる部分の時間と前記カウントされた前記パルス幅変調信号の周期の比を算出する、請求項１８に記載の方法。
20. 前記パルス幅変調ステップは、出力を遷移し、遷移した出力をフィードバックして第２の遷移を生じさせ、第１及び第２の遷移により前記アナログ信号の電圧に応じたデューティサイクルを有するパルス幅変調信号を生成する、請求項１７に記載の方法。
    
    

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