CN102187579A - 数字pll电路及通信装置 - Google Patents

Abstract

本发明提供一种数字PLL电路及通信装置。在输出具有以频率控制字(频率比率)对参考信号的频率进行了规定倍率后的频率的时钟信号的数字PLL电路中，RPA电路(101)逐次对具有小数成分的频率控制字(FCW)进行加法运算。该RPA电路(101)的输出被输入到微小相位误差生成器(107)。在该相位误差生成器(107)中，基于所述频率控制字(FCW)的逐次加法运算值的小数部，生成参考信号(REF)的实际的振幅值附近的多个阈值，并基于这些阈值，计算出所述参考信号(REF)的振幅值以及与该振幅值对应的参考信号REF的相位误差，从而计算出参考信号(REF)与输出时钟(CKV1)之间的微小相位误差。因此，即使在频率控制字包含小数成分的情况下，也能够以小面积、低功耗计算并修正参考信号与输出时钟之间的残留微小相位误差。

Description

数字PLL电路及通信装置

技术领域

本发明涉及输出与参考信号同步的任意倍率的频率的时钟信号的数字PLL(Phase Locked Loop)电路及使用了该数字PLL电路的通信装置。

背景技术

如图20所示，现有的一般的数字PLL电路由基于参考信号FREF工作的RPA电路(Reference Phase Accumulator：参考相位计算器)201、基于输出时钟CKV工作的VPA电路(Variable Phase Accumulator：可变相位计算器)202、相位比较器203、环形滤波器204、振荡器206构成。

在所述数字PLL电路中，按照使输出时钟CKV的频率成为参考信号FREF的频率的频率控制字FCW(Frequency Command Word)倍的方式工作。例如，在参考信号FREF的频率为100MHz时，想要得到225MHz的输出时钟的情况下，将频率控制字FCW设定为2.25即可。RPA电路201与参考信号FREF同步地对频率控制字FCW进行积分，计算出参考相位值PHR。另一方面，VPA电路202与输出时钟CKV同步地加1，计算出输出时钟CKV的可变相位值PHV。频率控制字FCW相当于以参考信号FREF的频率对输出时钟CKV的频率进行标准化后的值，因此若将参考信号FREF的1脉宽的相位更新值设为频率控制字FCW，则可将输出时钟CKV的1脉冲量看作相位更新值1。因此，能够以相同的量纲比较参考信号FREF的相位值PHR和输出时钟CKV的相位值PHV。相位比较器203获取参考信号FREF的相位值PHR与输出时钟CKV的相位值PHV之差，计算出相位误差。在环形滤波器204中对相位误差进行平滑化，以该环形滤波器204的输出为基础，控制振荡器206的振荡频率使其成为期望的值。

其中，在频率控制字FCW的值为整数的情况下，参考信号FREF的1脉冲内的输出时钟CKV的脉冲数始终是固定值(频率控制字FCW)，容易获得同步。

但是，若频率控制字FCW包含小数成分，则参考信号FREF的1脉冲内的输出时钟CKV的脉冲数不会始终是固定值。图21表示将频率控制字FCW的值设为2.25时图20所示的PLL电路的动作时序图。从图21可以确认，参考信号FREF与输出时钟CKV的频率比率并不限于整数值，因此无论与输出时钟CKV和参考信号FREF中的哪一个同步来进行相位比较，在进行相位误差计算时都始终会混入微小的残留相位误差，因此相位噪声特性会劣化。

为了解决该课题，在专利文献1中使用了如图22所示的PLL电路结构。重点模块是通过TDC(Time to Digital Converter：时间数字转换器)312计算微小残留相位误差。图23表示TDC的结构。TDC312由以下部件构成：由反相器链3121构成的延迟线、以参考信号FREF的边缘保持该延迟线3121的输出的寄存器组3122、求出参考信号FREF与输出时钟CKV的边缘间隔的边缘检测部3123、以该边缘检测结果为基础计算微小相位误差的输出部3124。另外，在图22中，301是RPA，302是VPA，303是相位比较器，304是环形滤波器，305是控制量生成器，306是振荡器，309是生成与输出时钟CKV同步地对参考信号FREF进行了重定时后的信号CKR的寄存器电路，310是与所述重定时信号CKR同步地工作的寄存器电路。

以下，示出该微小相位误差的计算方法。向延迟线3121输入输出时钟CKV。因此，各反相器的输出成为输出时钟CKV经延迟后的信号。实际上，由于是反相器链，所以在第偶数级呈相同极性，在第奇数级呈相反极性。但是，如图23所示，通过使接收各反相器的输出的寄存器组的输出获得匹配性，从而能够统一极性。由此，在寄存器组中保存输出时钟CKV的参考信号FREF边缘的极性。在图24(a)所示的相位误差为正值、该图(c)所示的相位误差为负值的任一情况下，都能通过该图(b)所示的延迟线3121和寄存器组3122，如该图(b)所示那样，从寄存器组3122获得分别延迟了微小时间后的数据D[0]、D[1]、D[2]…，因此只要使用该信息，就能够以数字值表现参考信号FREF与输出时钟CKV的上升沿间隔Δtr和下降沿间隔Δtf。在输出部3124中，能够使用该上升沿间隔Δtr和下降沿间隔Δtf，如下述式(1)那样计算出微小相位误差。

[数学式1]

Tv＝2×|Δtf-Δtr|

ε＝Tv-Δtr                 …数学式(1)

(Tv：输出时钟CKV1的周期，ε：微小相位误差)

另外，在进行计算时，需要将输出时钟CKV的脉冲间隔标准化为1，因此延迟线需要确保覆盖输出时钟CKV的1脉冲的范围所需的足够的抽头数。

专利文献1：日本特开2002-76886号公报

这样，在专利文献1记载的结构中，通过TDC312提取参考信号FREF与输出时钟CKV之间的微小相位误差，来反映到PLL电路，从而在相位噪声特性上得到了大幅改善。

但是，TDC312在其结构上，为了检测参考信号FREF与输出时钟CKV的上升/下降沿，需要足以覆盖输出时钟CKV的1周期范围的长的反相器链，因此很难做到小面积化。此外，若相对于参考信号FREF的频率倍率FCW变大，则输入到反相器链3121的时钟信号CKV变成高速，功耗会变大。而且，各反相器的输出需要在时间上是等间隔，因此需要在各反相器之间进行等长布线，会产生设计难度变高等问题。

发明内容

本发明的目的在于提供一种数字PLL电路，该数字PLL电路在参考信号与输出时钟的频率比率即频率控制字FCW包含小数成分的情况下，能够以小面积且低功耗计算出参考信号与输出时钟的微小相位误差，从而相位噪声特性良好。

为了达成所述的目的，在本发明中，并不是像现有技术那样使用延迟线，以数字值表示参考信号和输出时钟的上升沿和下降沿间隔，而是采用了使用参考信号的振幅信息来计算参考信号和输出时钟的微小相位误差的结构。即，参考信号FREF的振幅值的零值、最大值和最小值与频率倍率FCW如图13所示那样1∶1地对应，只要使用这些最大值、最小值等或采样点处的振幅值α，就能够计算出该采样点处的相位误差perr_f。并且，在使用了该振幅信息的误差计算结构中，关于采样点处的振幅值α，因为所述图20的RPA电路(Reference Phase Accumulator：参考相位计算器)201为逐次对频率倍率FCW进行加法运算的结构的关系，例如在频率控制字FCW＝2.25的情况下(参照图21)，RPA电路的输出(频率倍率FCW的逐次加法运算值)的小数成分为0.0、0.25、0.5、0.75这四种，振幅值α也取四种值中的各值附近的值。因此，在检测振幅值α时，即使没有将振幅最大值和最小值之间均等地分成多个等级来细化其阈值，只要将阈值设定在所述四种值附近，就能够将比较电路的个数限制得较少。本发明通过以上方法降低比较电路的个数来以小面积且低功耗计算出参考信号与输出时钟的微小相位误差，从而提供一种相位噪声特性良好的数字PLL电路。

具体而言，本发明的数字PLL电路的特征在于：在被输入参考信号，输出具有以由整数部和小数部构成的数值对该参考信号的频率进行了规定倍率后的频率的时钟信号的数字PLL电路中，具备：控制振荡器，其被输入控制量，根据该输入的控制量，变更从所述数字PLL电路输出的时钟信号的频率；第一计数器，其对由所述控制振荡器变更了频率后的所述时钟信号进行计数；第二计数器，其根据基于来自所述控制振荡器的时钟信号对所述参考信号进行了重定时后的重定时信号，增加所述规定倍率；比较器，其比较所述第一计数器的计数值和所述第二计数器的计数值的整数部，输出两者之差作为整数部的相位误差；微小相位误差生成器，其基于所述第二计数器的计数值的小数部，生成所述参考信号的振幅值附近的多个阈值，基于该多个阈值来检测所述参考信号的振幅值，并且基于该检测出的振幅值，生成作为所述参考信号与来自所述控制振荡器的输出时钟信号之间的小数部的相位误差的微小相位误差信息；滤波部，其接收来自所述比较器的整数部的相位误差和来自所述微小相位误差生成器的作为小数部的相位误差的微小相位误差信息，使这两个相位误差的合计误差平滑化；和控制量生成器，其基于所述滤波部的输出，生成并输出对于所述振荡器的所述控制量。

本发明的特征在于，在所述数字PLL电路中，所述微小相位误差生成器具备：分别输出多个阈值的多个阈值库；选择部，其接收所述第二计数器的计数值的小数部，基于该小数部选择所述多个阈值库的其中一个；和多个比较电路，设置的个数与从由所述选择部选择出的阈值库输出的阈值的个数相等，从所述选择出的阈值库接收对应的阈值，并且接收所述参考信号，将该参考信号与所述接收到的阈值进行比较。

本发明的特征在于，在所述数字PLL电路中，所述微小相位误差生成器基于所述生成的多个阈值，对所述参考信号的振幅值进行多次检测，并基于该检测出的多个振幅值中的最大值、最小值、所述第二计数器即将增加所述规定倍率之前的振幅值、以及由所述整数部和小数部构成的规定倍率，生成作为所述参考信号与来自所述控制振荡器的输出时钟信号之间的小数部的相位误差的微小相位误差信息。

本发明的特征在于，所述微小相位误差生成器在对所述第二计数器即将增加所述规定倍率之前的振幅值进行检测时，根据所述第一计数器的输出和所述第二计数器的输出，在对从所述数字PLL电路输出的时钟信号进行间隔提取而得到的定时，检测所述即将增加所述规定倍率之前的振幅值。

本发明的特征在于，在所述数字PLL电路中，所述微小相位误差生成器在PLL电路处于动作引入时或学习模式的情况下，切换所述多个阈值库来检测所述参考信号的振幅值的最大值和最小值，在动作引入后的通常动作时，使用所述检测出的最大值和最小值对微小相位误差进行标准化。

本发明的特征在于，在所述数字PLL电路中，所述第一计数器的计数值和所述第二计数器的计数值分别保存在均与所述重定时信号同步的两个寄存器电路中，所述比较器对所述一个寄存器电路中保存的第一计数器的计数值和所述另一个寄存器电路中保存的第二计数器的计数值的整数部进行比较。

本发明的特征在于，在所述数字PLL电路中，关于向所述控制振荡器输出的控制量，所述控制量生成部将对一部分或全部进行了调制后的结果作为控制量来输出到所述控制振荡器。

本发明的特征在于，在所述数字PLL电路中，所述控制振荡器具备数字-模拟转换电路和电压控制振荡器。

本发明的特征在于，在所述数字PLL电路中，所述控制振荡器是数字控制振荡器。

本发明的特征在于，在所述数字PLL电路中，所述参考信号是以正弦波为基准的信号。

本发明的特征在于，在所述数字PLL电路中，所述参考信号是锯齿波状的信号。

本发明的通信装置的特征在于，具备：包括信号处理电路的LSI，该信号处理电路基于使用上述数字PLL电路而得到的时钟信号，对包含声音数据或影像数据的接收信号进行译码；和显示器终端，其接收来自所述LSI的译码信号，显示译码后的声音数据或影像数据。

根据上述结构，在本发明中，在微小相位误差生成器中，基于第二计数器的计数值(即频率比率的逐次加法运算值)的小数部，生成参考信号的振幅值附近的多个阈值，并通过分别接收该多个阈值的多个比较电路检测参考信号的振幅值。而且，基于该检测出的振幅值，生成参考信号与输出时钟信号之间的小数部的相位误差(微小相位误差信息)。

其中，参考信号的振幅值检测用的多个阈值，是基于频率比率的逐次加法运算值的小数部作为参考信号的实际的振幅值附近的阈值而生成的，因此可使用与该阈值的数量相等个数的比较电路来高精度地检测参考信号的振幅值。因此，不需要配置将参考信号的振幅最大值和最小值之间细分成多个等级的很多个比较电路，与其相对应地能够实现小面积化和低功耗化，并且能够降低设计难易度。

(发明效果)

如以上说明，根据本发明的数字PLL电路，即使在频率控制字(频率比率)包含小数成分的情况下，也能够将所配置的比较电路的个数限制得较少，能够以小面积且低功耗计算出参考信号与输出时钟的微小相位误差，能够提供相位噪声特性良好的数字PLL电路。

附图说明

图1是表示本发明的第1实施方式中的数字PLL电路的整体结构的框图。

图2是表示该数字PLL电路所具备的RPA电路(参考相位计算器)的内部结构的图。

图3是表示该数字PLL电路所具备的VPA电路(可变相位计算器)的内部结构的图。

图4是该RPA电路和VPA电路的动作时序图。

图5是表示该数字PLL电路所具备的门电路的内部结构的图。

图6是表示该门电路的动作时序的图。

图7是表示该数字PLL电路所具备的微小相位误差生成器的内部结构的图。

图8是表示该微小相位误差生成器所具备的振幅码生成部的内部结构的图。

图9(a)是表示该振幅码生成部所具备的阈值生成部的内部结构的图，图9(b)是表示该阈值生成部所具备的阈值库(threshold bank)的内部结构的图。

图10是表示该阈值生成部所具备的选择信号生成部的结构的图。

图11是表示该微小相位误差生成器所具备的振幅码微小相位误差变换部的内部结构的图。

图12是表示参考信号的振幅与频率控制字的对应的图。

图13是表示采样点的例子的图。

图14是表示该数字PLL电路所具备的环形滤波器的内部结构的图。

图15是表示该数字PLL电路所具备的控制量生成器的内部结构的图。

图16是表示该控制量生成器所具备的调制处理部的内部结构的图。

图17是表示该数字PLL电路所具备的控制振荡器的内部结构的图。

图18是表示该控制振荡器的另一结构的图。

图19是表示包括内置该数字PLL电路的LSI的通信装置的示意结构的图。

图20是表示现有的数字PLL电路的结构的框图。

图21是表示该现有的数字PLL电路的动作时序的图。

图22是表示现有的另一PLL电路的整体结构的图。

图23是该现有的另一PLL电路所具备的TDC电路的内部结构的图。

图24表示该现有的另一PLL电路中的微小数字相位误差的计算方法，图(a)是表示相位误差为正值时的图，图(b)是表示生成每延迟了微小时间后的数据的延迟线及寄存器组的结构的图，图(c)是表示相位误差为负值时的图，图(d)是表示每延迟了微小时间后的数据的图。

图中：10-数字PLL电路；101-RPA电路(第二计数器)；102-VPA电路(第一计数器)；103-相位比较器(比较器)；104-环形滤波器(滤波部)；105-控制量生成器；106-控制振荡器；107-微小相位误差生成器；108-门电路；112-寄存器电路；1071-振幅码生成部；1073-振幅码微小相位误差变换部；10711-阈值生成部；10712～10715-比较电路；10716-解码器；1071101～1071108-阈值库；1071110-选择信号生成部(选择部)；10731-最大值检测部；10732-最小值检测部；10733-系数计算部；10734-减法器；10735-绝对值计算部；1041-整数部小数部综合器；1051-调制处理部；1061-DAC(数字-模拟转换器)；1062-VCO(电压控制振荡器)；1063-DCO(数字控制振荡器)；1001-接收部；1002-LSI。

具体实施方式

以下，参照附图详细说明本发明的实施方式。

(实施方式1)

图1表示本发明的第1实施方式的数字PLL电路的结构。

在图1中，101是RPA电路(Reference Phase Accumulator：参考相位计算器)，102是VPA电路(Variable Phase Accumulator：可变相位计算器)，103是相位比较器(比较器)，104是对输入的相位误差序列进行滤波处理来使误差平滑化的环形滤波器，106是控制振荡器，105是控制所述控制振荡器106的控制量生成器，107是微小相位误差生成器，108是生成微小相位误差生成器107的动作时序的门电路，109是生成与输出时钟CKV1同步地对参考信号FREF进行了重定时后的信号CKR1的寄存器电路，110是与所述重定时信号CKR1同步地工作的寄存器电路，111是生成将所述重定时信号CKR1延迟了1时钟后的信号CKR2的寄存器电路，112是与所述重定时延迟信号CKR2同步地工作的寄存器电路。

在该数字PLL电路中，以RPA电路101和VPA电路102为基础算出参考信号FREF和输出时钟信号CKV1之间的整数部的相位误差，微小相位误差生成器107计算出小数部的相位误差，将整数部的相位误差和小数部的相位误差组合起来由环形滤波器104进行平滑化处理。控制量生成器105以所述环形滤波器104的输出为基础生成控制振荡器106的控制码，进行反馈控制，使得最终控制振荡器106的输出时钟CKV1的频率成为参考信号FREF的频率的频率控制字FCW倍。

以下，详细说明图1所示的数字PLL电路的结构及动作。

图2表示RPA电路(第二计数器)101的结构例。1011是加法器，1012是与重定时信号CKR1同步地保持加法器1011的输出的寄存器。寄存器1012在每个重定时信号CKR1的上升沿，获取对自身保持的值和频率控制字FCW进行了加法运算后的值(对频率控制字FCW的值进行积分)，计算出参考相位值PHR。

接着，图3表示VPA电路(第一计数器)102的结构例。1021是加法器，1022是与重定时信号CKV1同步地保持加法器1021的输出的寄存器。寄存器1022在输出时钟CKV1的每个上升沿，获取对自身保持的值和“1”进行了加法运算后的值(加1运算)，计算出输出时钟CKV1的可变相位值PHV。

图4表示频率控制字FCW＝2.25时图2所示的RPA电路101和图3所示的VPA电路102的动作时序。

在图1中，相位比较器103对下述两个信号的整数部进行比较，上述两个信号分别是：对于以重定时信号CKR1重新定时了输出时钟CKV1的可变相位值PHV后的信号，进一步在寄存器电路112中利用重定时延迟信号CKR2重新定时后的信号；在寄存器电路112中利用重定时延迟信号CKR2重新定时了参考相位值PHR后的信号。输出时钟CKV1的可变相位值PHV和参考相位值PHR，都将输出时钟CKV1的1脉冲作为“1”处理，因此通过获取直接差，能够计算出整数部的相位误差。其中，利用重定时延迟信号CKR2的重定时，是为了进行与微小相位误差生成器107的定时调整。

图5表示所述门电路108的结构例。在图5中，1081是对输出时钟CKV1的可变相位值PHV和参考相位值PHR的整数部进行比较的比较器，1082是输出比较器1081的输出与输出时钟CKV1的逻辑与的与门电路。若在输出时钟CKV1的可变相位值PHV上加“1”后的值与在参考相位值PHR上加上频率控制字FCW后的值中的整数部相等，则比较器1081输出“1”，否则输出“0”。与门电路1082输出比较器1081的输出和输出时钟CKV1的逻辑与，因此仅在输出时钟CKV1的可变相位值PHV和参考相位值PHR的整数部相等的情况下，解除输出时钟CKV1的屏蔽处理，输出控制信号CKG。这是为了使微小相位误差生成器107与重定时信号CKR1即将上升之前的输出时钟CKV1的上升沿同步地工作。图6是图5所示的门电路108的动作时序图。

接着，说明本发明中重要的微小相位误差生成器107的结构及动作。图7表示微小相位误差生成器107的内部结构例。在图7所示的微小相位误差生成器107中，与门电路108的控制信号CKG同步地，以参考信号FREF和参考相位值PHR的小数部为基础计算微小误差。1071是根据参考信号FREF的振幅值生成振幅码的振幅码生成部，1072是由控制信号CKG驱动的寄存器，1073是将生成的振幅码变换为微小相位误差的振幅码微小相位误差变换部。寄存器1072在控制信号CKG的每个上升沿，获取由振幅码生成部1071生成的振幅码。振幅码微小相位误差变换部1073根据保持在寄存器1072中的振幅码计算出微小相位误差，并输出该微小相位误差。图7所示的CNT信号是来自图1未示出的控制器的信号，是表示PLL电路处于学习模式的控制信号。

接着，图8表示图7所示的振幅码生成部1071的具体结构例。在图8中，10712～10715是比较电路，10711是生成与其输出连接的所述比较电路10712～10715的阈值的阈值生成部，10716是解码器。

如图9(a)所示，所述阈值生成部10711具有振幅方向的多个阈值库1071101～1071108，选择并输出用于将参考信号FREF的振幅电平转换为数字码的阈值。在本实施方式中，构成为具有八个阈值库。CNT信号是表示是否处于学习模式的信号，若未处于学习模式，则选择信号生成部(选择部)1071110基于参考相位值PHR的小数部的值，判断哪个阈值库最适合在控制信号CKG的定时对参考信号FREF进行变换，并在选择器1071109中生成选择信号。

图10表示所述选择信号生成部1071110的结构例。即，对于参考相位值PHR的小数部n位，输出与阈值库数对应的高位。在图10中，对于10位的PHR的小数部，根据阈值库数＝8而输出高3位。由于微小相位误差算出器107工作时已完成跟踪动作，因此能够将参考相位值PHR的小数部的高位用作选择信号。将如图9(b)所示的选择出的一个阈值库内的四个阈值，作为图8中的四个比较电路10712～10715的阈值来输出，并进行变换运算。在图9的结构中，与阈值相应地还输出表示选择了哪个阈值库的选择信号。以四个比较电路10712～10715的输出和表示阈值生成部10711的库位置的信号为基础，解码器10716提取并输出控制信号CKG的定时下的参考信号FREF的振幅信息。通过这样构成振幅码生成部1071，即使减少比较电路的数量，也可以做到不会降低振幅方向的分辨率。

如上述那样提取出的振幅信息在控制信号CKG的定时被保存到图7所示的寄存器1072中。

在图7所示的振幅码微小相位误差变换部1073中，进行微小相位误差的标准化。图11表示振幅码微小相位误差变换部1073的结构例。在图11中，10731是检测并保持寄存器电路1072的输出的最大值的最大值检测部，10732是检测并保持寄存器电路1072的最小值的最小值检测部。此外，10733是系数计算部，以频率控制字FCW、最大值检测部10731的输出及最小值检测部10732的输出为基础，输出标准化系数。10734是从寄存器电路1072的输出中减去来自最小值检测部10732的最小值的减法器，10735是获取所述减法器10734的输出的绝对值的绝对值计算部，10736是在绝对值计算部10735的输出上乘以由系数计算部10733计算出的系数的乘法器，10737是从RPA电路101减去参考相位值PHR的小数部和乘法器10736的输出后输出微小相位误差的减法器。

图8的解码器10716的输出是对参考信号FREF的振幅信息进行了编码的结果，因此为了能够与计算微小相位误差时成为基准的参考相位值PHR进行比较而需要标准化。因此，在学习信号CNT被维持(assert)的情况下，使PLL电路空运转，通过切换阈值库，从而检测参考信号FREF的最大值(MAX)和最小值(MIN)，在进行动作引入后的通常动作时，使用这些值来标准化微小相位误差。

接着，说明标准化系数的计算方法。频率控制字FCW是以参考信号FREF的频率对输出时钟CKV1的振荡频率进行标准化后的结果，因此理想情况下设输出时钟CKV1的周期为1，则参考信号FREF的一周期成为频率控制字FCW。图12表示参考信号FREF接近正弦波的情况。此时，参考信号FREF的振幅的最大值对应于FCW/4，最小值对应于FCW/4*3＝(-FCW/4)。图13表示采样点的例子。在图13所示的采样点中，将理想采样点的位置设为相位误差0、将对应的相位误差设为perr f、振幅值设为α时，下述式(2)成立，可使用振幅信息α来计算微小相位误差。因此，通过使用参考信号FREF的最大值、最小值及频率控制字FCW，能够将振幅值α标准化。在下述式(2)中，FCW/4·1/|MAX-MIN|是由所述系数计算部10733计算出的标准化系数。

[数学式2]

$\frac{\mathrm{FCW}}{4}:|\mathrm{MAX}-\mathrm{MIN}|=\mathrm{perr}\_f:|\mathrm{\α}-\mathrm{MIN}|$

∴ $\mathrm{perr}\_f=\frac{\mathrm{FCW}}{4}\·\frac{|\mathrm{\α}-\mathrm{MIN}|}{|\mathrm{MAX}-\mathrm{MIN}|}$ …数学式(2)

另外，在所述标准化中，也可以通过查表法来实现。此外，使用锯齿波作为参考信号FREF，也能实现同样的功能。在使用矩形波作为参考信号FREF的情况下，通过低通滤波器消除高频波为好。

接着，图14表示图1所示的环形滤波器(滤波部)104的结构例。在图14中，1041是整数部小数部综合器，1042是乘法器，1043是加法器，1044是减法器，1045是由重定时延迟信号CKR2驱动的寄存器电路。所述整数部小数部综合器1041将相位比较器103的输出作为整数部，将微小相位误差生成器107的输出作为小数部，并结合两者作为向环形滤波器104的输入。在该结构例中，环形滤波器104主要由一维的IIR滤波器和积分项构成，通过获得它们的和来进行滤波处理。此外，可通过α、β、γ等系数、滤波器输出的初始值lpfini等参数，容易地改变特性。使用这样的电路来进行所输入的相位误差的平滑化。

并且，图1的控制量生成器105以环形滤波器104的输出为基础生成对控制振荡器106进行控制的控制量。在数字PLL电路中，控制振荡器106的控制量具有有限的分辨率。因此，为了与模拟电路相应地提高分辨率，有时也对控制量的微小部分使用Δ∑调制等。

图15表示所述控制量生成器105的内部结构例。在图15中，1051是调制处理部，1052是加法器。所述调制处理部1051对环形滤波器104的输出的小数部进行调制处理。加法器1052对环形滤波器104的输出的整数部和所述调制处理部1051的输出进行加法运算，生成控制量。

图16表示所述调制处理部1051的内部结构例。在图16中，10511、10513是被输入的时钟信号CKV2驱动的寄存器电路，10512是加法器，10514是反相器。输入是环形滤波器104的输出的小数部，进行与保存在寄存器电路10511中的值的加法运算。在该加法运算结果中，将小数部保持在寄存器电路10511中，将进位保持在寄存器组10513中。通过对环形滤波器104的输出的小数部进行如上所述的调制处理，能够削减噪声。由于需要将驱动调制部分的时钟设定为相对于输出时钟CKR1而言高出某种程度，因此使用对输出时钟CKV1进行了分频后的时钟信号CKV2。与不进行调制的环形滤波器104的输出的高位部分之间的定时，需要配合时钟信号CKV2。另外，调制处理部1051中的调制处理除了对环形滤波器104的输出的小数部外，也可以对整数部进行。

图1所示的控制振荡器106输出基于所述控制量生成器105的控制量的频率的时钟信号CKV1。

图17表示所述控制振荡器106的结构例。在图17中，1061是DAC(Digital to Analog Converter：数字-模拟转换电路)，1062是VCO(voltage controlled oscillator：电压控制振荡器)。DAC 1061将控制量生成器105输出的控制量转换为电压电平。VCO1062基于所述DAC1061输出的电压电平，输出频率可变的时钟信号CKV1。

图18表示控制振荡器106的另一结构例。在图18中，1063是DCO(Digitally Controlled Oscillator：数字控制振荡器)。DCO1063基于控制量生成器105的控制量，通过接通/关断内部的电容(varactor)的开关，从而输出频率可变的时钟信号CKV1。

如以上说明，在数字PLL电路中，通过使用与参考信号FREF的振幅值及与其相对应的相位误差，计算出参考信号FREF与输出时钟CKV之间的微小相位误差，能够改善PLL电路的相位噪声特性，并且可同时实现小面积、低功耗，并且能够降低设计难易度。

另外，在本实施方式中，驱动VPA电路102和门电路108的时钟信号是控制振荡器106输出的输出时钟CKV1，但是使用对控制振荡器106的输出进行了分频后的信号当然也能够得到同样的效果。

图19是表示包括了内置该数字PLL电路的LSI的通信装置的整体示意结构的框图。例如，考虑在无线调谐器中应用时，在图19中，1001是天线等接收部，1002是LSI(大规模集成电路)，其接受由所述接收部1001接收的信号，包括内置该数字PLL电路并以所述接收信号为基础进行波形均衡或数据的解调的信号处理电路。利用该LSI1002输出的解调数据来转换成声音，并在未图示的显示器终端上显示影像数据。

另外，在上述说明中，以无线调谐器为例进行了说明，但是在其他的无线通信、有线通信或需要PLL电路的数据处理装置或通信装置、影像显示装置等各种系统中也能够应用本发明。

(产业上的可利用性)

如上所述，本发明即使在频率控制字(频率比率)包含小数成分的情况下，也能够将所配置的比较电路的个数限制在最小限度，并且可实现小面积、低功耗，且能够降低设计难易度，同时能够计算出参考信号与输出时钟的微小相位误差，提供相位噪声特性良好的数字PLL电路，因此还可应用于使用了该数字PLL电路的数据处理装置或通信装置、影像显示装置等中。

Claims (12)

1.一种数字PLL电路，其被输入参考信号，输出具有以由整数部和小数部构成的数值对该参考信号的频率进行了规定倍率后的频率的时钟信号，该数字PLL电路的特征在于，具备：

控制振荡器，其被输入控制量，根据该输入的控制量，变更从所述数字PLL电路输出的时钟信号的频率；

第一计数器，其对由所述控制振荡器变更了频率后的所述时钟信号进行计数；

第二计数器，其根据基于来自所述控制振荡器的时钟信号对所述参考信号进行了重定时后的重定时信号，增加所述规定倍率；

比较器，其比较所述第一计数器的计数值和所述第二计数器的计数值的整数部，输出两者之差作为整数部的相位误差；

微小相位误差生成器，其基于所述第二计数器的计数值的小数部，生成所述参考信号的振幅值附近的多个阈值，基于该多个阈值来检测所述参考信号的振幅值，并且基于该检测出的振幅值，生成作为所述参考信号与来自所述控制振荡器的输出时钟信号之间的小数部的相位误差的微小相位误差信息；

滤波部，其接收来自所述比较器的整数部的相位误差和来自所述微小相位误差生成器的作为小数部的相位误差的微小相位误差信息，使这两个相位误差的合计误差平滑化；和

控制量生成器，其基于所述滤波部的输出，生成并输出对于所述振荡器的所述控制量。

2.根据权利要求1所述的数字PLL电路，其特征在于，

所述微小相位误差生成器具备：

分别输出多个阈值的多个阈值库；

选择部，其接收所述第二计数器的计数值的小数部，基于该小数部选择所述多个阈值库的其中一个；和

多个比较电路，设置的个数与从由所述选择部选择出的阈值库输出的阈值的个数相等，从所述选择出的阈值库接收对应的阈值，并且接收所述参考信号，将该参考信号与所述接收到的阈值进行比较。

3.根据权利要求1所述的数字PLL电路，其特征在于，

所述微小相位误差生成器基于所述生成的多个阈值，对所述参考信号的振幅值进行多次检测，并基于该检测出的多个振幅值中的最大值、最小值、所述第二计数器即将增加所述规定倍率之前的振幅值、以及由所述整数部和小数部构成的规定倍率，生成作为所述参考信号与来自所述控制振荡器的输出时钟信号之间的小数部的相位误差的微小相位误差信息。

4.根据权利要求3所述的数字PLL电路，其特征在于，

所述微小相位误差生成器在对所述第二计数器即将增加所述规定倍率之前的振幅值进行检测时，根据所述第一计数器的输出和所述第二计数器的输出，在对从所述数字PLL电路输出的时钟信号进行间隔提取而得到的定时，检测所述即将增加所述规定倍率之前的振幅值。

5.根据权利要求3所述的数字PLL电路，其特征在于，

所述微小相位误差生成器在PLL电路处于动作引入时或学习模式的情况下，切换所述多个阈值库来检测所述参考信号的振幅值的最大值和最小值，在动作引入后的通常动作时，使用所述检测出的最大值和最小值对微小相位误差进行标准化。

6.根据权利要求1所述的数字PLL电路，其特征在于，

所述第一计数器的计数值和所述第二计数器的计数值分别保存在均与所述重定时信号同步的两个寄存器电路中，

所述比较器对所述一个寄存器电路中保存的第一计数器的计数值和所述另一个寄存器电路中保存的第二计数器的计数值的整数部进行比较。

7.根据权利要求1所述的数字PLL电路，其特征在于，

关于向所述控制振荡器输出的控制量，所述控制量生成部将对一部分或全部进行了调制后的结果作为控制量来输出到所述控制振荡器。

8.根据权利要求1所述的数字PLL电路，其特征在于，

所述控制振荡器具备数字-模拟转换电路和电压控制振荡器。

9.根据权利要求1所述的数字PLL电路，其特征在于，

所述控制振荡器是数字控制振荡器。

10.根据权利要求1所述的数字PLL电路，其特征在于，

所述参考信号是以正弦波为基准的信号。

11.根据权利要求1所述的数字PLL电路，其特征在于，

所述参考信号是锯齿波状的信号。

12.一种通信装置，其特征在于，具备：

具有信号处理电路的大规模集成电路，所述信号处理电路基于利用所述权利要求1～11的任一项所述的数字PLL电路而得到的时钟信号，对包含声音数据或影像数据的接收信号进行译码；和

显示器终端，其接收来自所述大规模集成电路的译码信号，显示译码后的声音数据或影像数据。

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