CN103427835B - 频率调制器 - Google Patents

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Abstract

本发明实施例提供一种频率调制器，该频率调制器包括数控振荡器，用于响应于调制控制字与锁相环控制字产生频率偏差；或者该频率调制器包括数控振荡器，用于响应于整数控制字和分数控制字来产生频率偏差；以及数控振荡器接口电路，用于产生该整数控制字和该分数控制字至该数控振荡器，其中该分数控制字通过对一固定点控制字进行异步采样而获得。本发明实施例可以改善调制带宽处理性能，极大的减缓电路在设计时间与功率消耗方面的负担。

Description

频率调制器
【技术领域】
本发明实施例是有关于一种使用数控振荡器（DCO）的频率调制器，尤其是关于一种包含用于接收调制控制字与锁相环（PLL）控制字和/或用于接收通过异步采样获得的分数控制字与整数控制字的DCO的频率调制器。
【背景技术】
基于全数字锁相环（ADPLL）的发射机越来越多地得到应用以代替传统的基于模拟同相/正交相（I/Q）的发射机。特别的是，ADPLL不仅能够用于提供单频正弦射频载波，还可被调成一宽带调频器以作为例如极坐标发射机的一部分。使用上述宽带频率调制（FM）的额外作用也是很明确的以及通常可通过使用数字两点调制机制予以实现。该数字两点调制机制可以混合高速率FM采样数据流与低速率PLL采样数据流，从而一具有较高采样率的数据流可呈现在DCO中。在一种传统的设计中，在数字域中对上述两种数据流进行混合通常需要一内插滤波器（interpolator）或者重采样机（resampler）予以实现，从而增加了电路的复杂度以及功率消耗。此外，更先进的无线标准中所需的更宽的调制带宽也极大的限制了数字极坐标发射机。因此，亟需一种能够在不增加电路复杂度和/或功率消耗的前提下扩展FM带宽的方法，以解决上述问题。
若DCO需要较好的频率分辨率，可将由数字FM处理电路产生并传送至DCO的数字控制字（digitaltuningword）分解为整数部分与分数部分。其中，可使用基于∑-Δ调制（sigma-deltamodulation，SDM）的抖动处理来依据一过采样时钟以处置该分数部分。通常来说，每个数字FM处理电路与SDM电路将基于由DCO时钟分频得到的下分频时钟信号来运作。SDM电路所使用的时钟信号的时钟频率高于数字FM处理电路中所使用的时钟信号的时钟频率。不幸的是，由于实质上的电路较大，因此数字FM处理电路通常需要一较深的时钟树（该时钟树通常为由多个反相器和缓冲器组成的树状结构，该反相器和缓冲器中的一些具有门控时钟能力），从而如何平衡该时钟树的延迟显得尤为困难，而且还会导致更高的数字电路成本代价。此外，在数字域中整数部分与分数部分之间所需要的同步也会给设计时间与功率消耗带来不必要的负担。
【发明内容】
本发明的目的之一在于提供一种频率调制器，包含用于接收调制控制字与PLL控制字和/或用于接收通过异步采样获得的分数控制字与整数控制字的DCO，以解决上述问题。
根据本发明的一实施例，提供一种频率调制器，其特征在于，包含：数控振荡器，用于响应于调制控制字与锁相环控制字产生频率偏差。
根据本发明的另一实施例，提供一种频率调制器，包含：数控振荡器，用于响应于整数控制字和分数控制字来产生频率偏差；以及数控振荡器接口电路，用于产生该整数控制字和该分数控制字至该数控振荡器，其中该分数控制字通过对一固定点控制字进行异步采样而获得。
本发明实施例的频率调制器，其包含的数控振荡器可以用于接收调制控制字与PLL控制字和/或接收整数控制字与通过异步采样获得的分数控制字以产生频率偏差，从而可以改善调制带宽处理性能，极大的减缓电路在设计时间与功率消耗方面的负担。
【附图说明】
图1所示为依据本发明一实施例的极坐标发射机的电路示意图。；
图2所示为图1中所示的DCO的一示范例的电路示意图；
图3所示为依据本发明一实施例的广义DCO的示意图；
图4所示为依据本发明另一实施例的广义DCO的示意图；
图5所示为依据本发明实施例的两个时钟分布树的关系的示意图；
图6所示为图1中的异步采样器126/144的一示范例的示意图。
图7所示为图6中的异步采样器的时序示意图。
【具体实施方式】
在说明书及后续的权利要求当中使用了某些词汇来指称特定的元件。本领域技术人员应可理解，制造商可能会用不同的名词来称呼同样的元件。本说明书及后续的权利要求并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及后续的权利要求项当中所提及的「包含」为一开放式的用语，故应解释成「包含但不限定于」。另外，「耦接」一词在本文中应解释为包含任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表该第一装置可直接电气连接于该第二装置，或通过其他装置或连接手段间接地电气连接至该第二装置。
图1所示为依据本发明一实施例的极坐标发射机的电路示意图。该极坐标发射机100包含极坐标信号处理方块102，耦接于该极坐标信号处理方块102的幅度调制（AM）信号处理器104，耦接于该极坐标信号处理方块102的频率调制器106，以及耦接于该AM信号处理器104与频率调制器106的数字控制功率放大器（DPA）108。其中，该极坐标信号处理方块102用于将同相成分I与正交相成分Q转换为幅度控制字（ACW）与数据频率控制字（FCW），其中ACW响应于一即将通过该极坐标发射机100传送的AM数据而产生，以及FCM响应于一即将通过极坐标发射机100传送的相位调制（PW）数据而产生。在本实施例中（但不限于本实施例中），该极坐标信号处理方块102可以包含脉冲成形滤波器，采样率转换器（samplingrateconverter，SRC），以及坐标旋转数字计算器（coordinaterotationdigitalcomputer，CORDIC）等等。AM信号处理器104用于参考ACW以控制由DPA108所产生的发射（TX）信号的幅度/功率。由于本发明实施例的重点在于频率调制器106的设计，因此为了简洁起见，有关于极坐标信号处理方块102与AM信号处理器104的功能在此将不再详细描述。
频率调制器106为基于APDLL的频率调制器，用于参照数据FCW来控制由DPA108所产生的TX数据的载波误差。于本实施例中，频率调制器包含设置于TX路径上的TXFM处理电路112与设置于PLL路径上的ADPLL114，其中该TX路径与PLL路径是分离设置的。如图1所示，该TXFM处理电路112包含乘法器122，采样器（即重定时触发寄存器）124，异步采样器126（图1中标示为“Async”），以及∑-Δ调制器128（图1中标示为“∑Δ”）。至于ADPLL114，其包含加法器（执行加总操作）131，累加器132，归一化的时间至数字转换器（TDC）134，减法器（执行一减法操作）136，环路滤波器138，乘法器140，采样器（即重定时触发寄存器）142，异步采样器144（图1中标示为“Async”），∑-Δ调制器146（图1中标示为“∑Δ”），DCO147，以及多个分频器148_1，148_2，148_3。TXFM处理电路112能够产生调制控制字TXW至DCO147，以及ADPLL114能够产生PLL控制字PLLW至DCO147。在本实施例中，调制控制字TXW包含一整数部分（即整数控制字）INT1与一分数部分（即分数控制字）FRAC1，以及PLL控制字PLLW也包含一整数部分（即整数控制字）INT2与一分数部分（即分数控制字）FRAC2。如图1所示，调制控制字TXW与PLL控制字PLLW直接反馈送至DCO147。因此，DCO147用于响应于接收到的调制控制字TXW与PLL控制字PLLW而产生频率偏差，并据此产生频率调制时钟CKV。
图2所示为图1中所示的DCO的一示范例的电路示意图。该DCO147包含多个变容二极管堆（例如TRX堆，PVT（processvoltagetemperature）堆以及追踪堆），每个变容二极管堆均包含多个变容二极管201。换句话说，由DCO147产生的该频率调制时钟CKV至少一部分是依据该多个变容二极管201来决定的，该多个变容二极管201受控于多个数字控制字。该DCO147包含一DCO接口电路，该DCO接口电路包含至少一个第一控制端口202和第二控制端口204。如图2所示，该第一控制端口202用于接收/获取该调制控制字TXW，以及该第二控制端口204用于接收/获取该PLL控制字PLLW。因此，在DCO接口处，调制控制字TXW与PLL控制字PLLW是彼此独立的。此外，在DCO147中，第一变容二极管堆212的电容值依据调制控制字TXW而设置，以及第二变容二极管堆214的电容值依据PLL控制字PLLW而设置。换句话说，调制控制字TXW与PLL控制字PLLW直接反馈送至DCO147，其中调制控制字TXW通过数字域中的第一路径（即TX路径）206传送至DCO147，PLL控制字PLLW通过数字域中的第二路径（即PLL路径）208传送至DCO147，以及第一路径206与第二路径208在DCO147的电容域而并非数字域中予以混合。因此，调制控制字TXW与PLL控制字PLLW的频率偏差响应也被异步地添加至DCO的电容域的各变容二极管堆中。在传统的具有两点调制的ADPLL结构中，直接FM反馈的数字采样与PLL反馈的数字采样是使用数字逻辑来相加的。但是，本发明实施例提供了一种在DCO的电容域/模拟域中执行上述相加操作的方法，从而可以避免产生传统的ADPLL结构中因需要数字域的同步与数字域的相加操作而引起的功率消耗。此外，DCO147还可以设置为包含两个相同但彼此隔离的变容二极管追踪堆（例如202和204）。这样的设置有利于布局，其原因在于传统的单个变容二极管堆通常会横跨大电感反馈的两边。此外，由于TX路径与PLL路径未在数字域中进行，它们的采样率也会完全不相关，亦即具有完全不同的采样率以及具有异步性。
请再参照图1，分频器148_1-148_3用于提供频率调制器106与极坐标信号处理方块（TX处理方块）102中的一些元件所需的不同的时钟信号，其中下分频时钟与频率调制时钟CKV是同步的并具有不同的频率。需要了解的是，分频器148_1-148_3的分频因子（例如3，2与8）仅是用于示例性的说明，而并非对本发明实施例的限制。也就是说，分频因子是可以依据频率调制器106与极坐标信号处理方块102中的时钟驱动元件实际的时钟需求而进行调整的。于本实施例中，源于时钟源的各时钟信号是通过各自的时钟分布树161_1，161_2，162_1，162_2送至各电路元件的。为了更清楚起见，图5所示为时钟分布树161_1与161_2以及它们彼此关系的示意图。如图1所示，第一时钟分布树（例如161_1/162_1）的时钟频率不同于第二时钟分布树（例如161_2/162_2）的时钟频率。举例来说，由于整数控制字与分数控制字无需设置为彼此同步，因此第一时钟分布树（例如161_1/162_1）的传播延迟（propagationaldelay）也不同于第二时钟分布树（例如161_2/162_2）的传播延迟。例如，第一时钟分布树（例如162_1）的时钟频率小于第一时钟分布树（例如162_2）的时钟频率的整数倍。但是，这仅是用于示例性的说明，而并非是本发明实施例的限制。
至于TXFM处理电路112，数据FCW经由乘法器122使用归一化增益fR/KDCO进行归一化处理后，接着经由采样器124使用采样率CKV/48进行采样，其中fR为频率参考时钟FREF的频率，以及KDCO为预估的DCO增益。控制字采样tune_tx的整数部分直接作为整数控制字INT1反馈送入至DCO147，以及控制字采样tune_tx的分数部分则将在送入至DCO147前经历异步采样器126的异步采样以及∑-Δ调制器128的∑-Δ调制，其中异步采样器126基于不同的时钟频率CKV/48和CKV/3进行运作，以及∑-Δ调制器128运作于较高的时钟频率CKV/3。因此，基于该异步采样，整数比特的FM频率独立于分数比特的SDM频率。TXFM处理电路112不再需要精确的时序对准以及合适的平衡时钟树分布设计，因此极大的减缓了设计时间与功率消耗方面的负担。
至于ADPLL114，数据FCW于加法器131处增加频率FCW（例如fc/fR），其中fc为DCO147的频率调制时钟CKV的额定载波频率（nominalcarrierfrequency）。产生的FCW结果接着在累加器132中进行累加，该累加器132运作于频率参考时钟FREF。因此，参考相位RR在每当累加器132到达频率参考时钟FREF的有效时钟边沿时都增加一增量值fc/fR。频率调制时钟CKV被反馈送入至归一化TDC134，该归一化TDC134运作于频率参考时钟FREF。因此，于归一化TDC134每次到达频率参考时钟FREF的有效时钟边沿时均产生一可变相位RV。减法器136产生参考相位RR与可变相位RV之间的相位误差θe并输入至环路滤波器138。环路滤波器138产生的滤波后的相位误差经由乘法器140使用归一化增益fR/KDCO进行归一化处理，并接着由采样器（重定时触发寄存器）142使用采样率fR进行采样。控制字采样结果tune_pll的整数部分直接作为整数控制字INT2反馈送入至DCO147，以及控制字采样结果tune_pll的分数部分将于输入至DCO147之前经历异步采样器144的异步采样处理以及∑-Δ调制器146的∑-Δ调制处理，其中异步采样器144运作于两个不同的时钟频率fR及CKV/3，以及∑-Δ调制器146运作在较高的时钟频率CKV/3。因此，基于该异步采样，整数比特的FM频率独立于分数比特的SDM频率。类似地，由于ADPLL114不再需要精确的时序对准以及合适的平衡时钟树分布设计，因此极大的减缓了设计时间与功率消耗方面的负担。
综上所述，使用异步采样器126/144可实现想要的异步采样。需要注意的是，任何能够实现异步采样的装置/设备都能应用于异步采样器126/144中。举例来说，图6所示为异步采样器126/144的一种示范例的示意图。请结合图7来参照图6，图6所示为图1中的异步采样器126/144的一种示范例的示意图，以及图7所示为图6所示的异步采样器126/144的时序示意图。于本实施例中，异步采样器126/144包含多个D型触发器601_1,601_2,601_3与601_4，反相器602，与门603以及选择器604。其中通过使用频率调制时钟CKV的上升沿对频率参考时钟FREF进行采样可以产生重定时频率参考时钟CKR，每个D型触发器均被CKV/6触发，以及选择器受控于与门603的逻辑输出。需要注意的是，图6中所示的D型触发器的数目以及各时钟频率仅是为了做示例性的说明，而并非是对本发明实施例的限制。时钟信号CKR可以等于图1中的FREF或者CKV/8，以及时钟信号CKV/6可以等于图1中的CKV/6。通过参见图7所示的时序示意图，本领域技术人员可以很清楚的了解图6所示的异步采样器的详细运作，因此为简洁起见，本文中并不再赘述。
如图1所示，TX路径中的采样器124受控于时钟CKV/8，同时PLL路径中的采样器142受控于时钟FREF。此外，TX路径中的异步采样器126受控于时钟频率CKV/48与CKV/3，以及PLL路径中的异步采样器126受控于时钟频率fR与CKV/3。因此，从图1中可以清楚的了解，调制控制字TXW的采样率依赖于采样时钟的频率偏差，该采样时钟为源于频率调制时钟CKV的下分频时钟。调制控制字TXW与PLL控制字PLLW的采样结果是彼此异步的，以及调制控制字TXW的采样率不同于PLL控制字PLLW的采样率。举例来说，调制控制字TXW的采样率与PLL控制字PLLW的采样率之间的比值并非为一整数。
此外，由于下分频时钟CKV/48与CKV/3源于频率调制时钟CKV，分数控制字（例如FRAC1或FRAC2）的采样结果可以同步于DCO147的共振频率，且由于频率参考时钟FREF是独立而固定的，整数控制字（例如INT2）的采样结果可以异步于DCO147的共振频率，以及由于FREF与CKV/3之间的频率不一致，整数控制字（例如INT2）的采样率与分数控制字（例如FRAC2）的采样率之间的比值可以不是一整数。此外，对于每一调制控制字TXW与PLL控制字PLLW，由于异步采样器126/144，整数控制字INT1/INT2与分数控制字FRAC1/FRAC2之间为异步的。
如图1所示的实施例中，DCO147直接接收两个独立的控制字（即一个整数控制字和一个分数控制字），而不是接收由这两个独立的控制字组合而产生的一个组合控制字，以及每个通过DCO的接口接收到的控制字的分数控制字均是通过异步采样而获得。此外需要说明的是，这仅是作为示例性的说明，而并非是本发明实施例的限制。请参见图3及图4，图3所示为依据本发明一实施例的广义DCO的示意图，图4所示为依据本发明另一实施例的广义DCO的示意图。如图3所示，无论调制控制字tune_1与锁相环控制字tune_2是如何产生的，只要DCO301能够响应于接收到的调制控制字tune_1与锁相环控制字tune_2而产生DCO时钟（例如频率调制时钟）CK_OUT的频率偏差，该DCO301均落入本发明实施例的保护范畴中。如图4所示，无论DCO401接收多少个控制字，只要该DCO401能够响应于一整数控制字tune_int（即固定点控制字tune_w的整数部分X）与通过对固定点控制字进行异步采样而产生的一分数控制字tune_frac（即固定点控制字tune_w的分数部分Y），而产生DCO时钟（例如频率调制时钟）CD_OUT’的频率偏差，该DCO401均落入至本发明实施例所保护的范畴中。特别的是，DCO401经由一异步接口402接收该整数控制字tune_int与分数控制字tune_frac。
关于图1所示的极坐标发射机100，由于频率调制器106使用了本发明实施例所提出的DCO设计，其调制带宽处理性能能够得到极大的改善。需要注意的是，将上述DCO设计应用于极坐标发射机的ADPLL中仅是本发明的一种示范性说明，事实上，任何使用该DCO147/301/401的应用均应囊括入本发明实施例的保护范畴当中。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，本领域任何技术人员，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视本发明的权利要求书所界定的范围为准。

Claims (24)

1.一种频率调制器，其特征在于，包含：
数控振荡器，用于响应于调制控制字与锁相环控制字产生频率偏差；
其中，该锁相环控制字包含整数部分与分数部分，且该锁相环控制字的该分数部分通过异步采样而获得；以及
该调制控制字包含整数部分与分数部分，且该调制控制字的该分数部分通过异步采样而获得。
2.如权利要求1所述的频率调制器，其特征在于，该调制控制字与该锁相环控制字的采样结果是异步的。
3.如权利要求1所述的频率调制器，其特征在于，在该数控振荡器的接口处，该调制控制字与该锁相环控制字彼此独立。
4.如权利要求1所述的频率调制器，其特征在于，该调制控制字的采样率不同于该锁相环控制字的采样率。
5.如权利要求4所述的频率调制器，其特征在于，该调制控制字的采样率与该锁相环控制字的采样率之间的比值为一非整数。
6.如权利要求1所述的频率调制器，其特征在于，该调制控制字的采样率与该频率偏差有关。
7.如权利要求6所述的频率调制器，其特征在于，该锁相环控制字的采样率与该频率偏差无关。
8.如权利要求1所述的频率调制器，其特征在于，该调制控制字经由数字域中的第一路径传送至该数控振荡器，该锁相环控制字经由该数字域中的第二路径传送至该数控振荡器，以及该第一路径与该第二路径未在该数字域中进行混合。
9.如权利要求1所述的频率调制器，其特征在于，该调制控制字通过第一路径传送至该数控振荡器，该锁相环控制字通过第二路径传送至该数控振荡器，以及该第一路径和第二路径在该数控振荡器的电容域中进行混合。
10.如权利要求1所述的频率调制器，其特征在于，该数控振荡器包含多个彼此独立的变容二极管堆，其中包含至少一个第一变容二极管堆和第二变容二极管堆，该第一变容二极管堆的电容值是根据该调制控制字来设置，该第二变容二极管堆的电容值是根据该锁相环控制字来设置。
11.如权利要求1所述的频率调制器，其特征在于，该数控振荡器是全数字锁相环的一部分。
12.如权利要求1所述的频率调制器，其特征在于，该调制控制字响应于一极坐标发射机的相位调制数据而产生。
13.如权利要求1所述的频率调制器，其特征在于，该频率调制器还包含：
传输频率调制处理电路，设置于传输路径上，用于依据一数据频率控制字来产生该调制控制字以输入至该数控振荡器；以及
全数字锁相环，设置于锁相环路径上，用于依据该数据频率控制字来产生该锁相环控制字以输入至该数控振荡器；
其中该传输路径与该锁相环路径为分离设置。
14.一种频率调制器，其特征在于，包含：
数控振荡器，用于响应于整数控制字和分数控制字来产生频率偏差；以及
数控振荡器接口电路，用于产生该整数控制字和该分数控制字至该数控振荡器，其中该分数控制字通过对一固定点控制字进行异步采样而获得；
该分数控制字的采样结果同步于该数控振荡器的共振频率。
15.如权利要求14所述的频率调制器，其特征在于，该整数控制字的采样结果异步于该数控振荡器的共振频率。
16.如权利要求14所述的频率调制器，其特征在于，该整数控制字的采样结果异步于该分数控制字的采样结果。
17.如权利要求14所述的频率调制器，其特征在于，该整数控制字的采样率与该分数控制字的采样率之间的比值为一非整数。
18.如权利要求14所述的频率调制器，其特征在于，该数控振荡器响应于一调制控制字和一锁相环控制字而产生该频率偏差，以及该调制控制字和该锁相环控制字的至少之一由该整数控制字和该分数控制字组成。
19.如权利要求18所述的频率调制器，其特征在于，该调制控制字响应于一极坐标发射机的相位调制数据而产生。
20.如权利要求14所述的频率调制器，其特征在于，该数控振荡器是全数字锁相环的一部分。
21.如权利要求14所述的频率调制器，其特征在于，该频率调制器还包含第一时钟分布树和第二时钟分布树。
22.如权利要求21所述的频率调制器，其特征在于，该第一时钟分布树的传播延迟不同于该第二时钟分布树的传播延迟。
23.如权利要求21所述的频率调制器，其特征在于，该第一时钟分布树的时钟频率不同于该第二时钟分布树的时钟频率。
24.如权利要求21所述的频率调制器，其特征在于，该第一时钟分布树的时钟频率小于该第二时钟分布树的时钟频率的整数倍。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103955256B (zh) * 2014-04-24 2017-04-12 华为技术有限公司 时钟频率调制的方法和时钟频率调制装置
US9391624B1 (en) * 2014-06-26 2016-07-12 Marvell International Ltd. Method and apparatus for avoiding dead zone effects in digital phase locked loops
US9300305B1 (en) * 2014-12-02 2016-03-29 Mediatek Inc. Frequency synthesizer and related method for improving power efficiency
US9483129B1 (en) * 2015-05-12 2016-11-01 Atmel Corporation Active stylus with fractional clock-cycle timing
US10727848B2 (en) * 2015-07-08 2020-07-28 Analog Devices Global Phase-locked loop having a multi-band oscillator and method for calibrating same
US10295580B2 (en) 2016-10-03 2019-05-21 Analog Devices Global On-chip measurement for phase-locked loop
CN106603097B (zh) * 2016-12-31 2023-08-18 陕西烽火电子股份有限公司 一种电台用展宽频响的调制线性化电路
US10707879B2 (en) * 2018-04-13 2020-07-07 KaiKuTek Inc. Frequency-modulated continuous-wave radar system and frequency tracking method for calibrating frequency gains of a radio frequency signal to approach wideband flatness frequency responses
US10771071B1 (en) * 2019-03-27 2020-09-08 Apple Inc. Redundant DCO tuning with overlapping fractional regions
CN110518907B (zh) * 2019-08-30 2021-12-03 京东方科技集团股份有限公司 信号生成电路及其方法、数字时间转换电路及其方法
EP3809597A4 (en) 2019-09-03 2021-08-18 Shenzhen Goodix Technology Co., Ltd. ASYNCHRONOUS SAMPLING ARCHITECTURE AND CHIP
EP3840225A1 (en) * 2019-12-20 2021-06-23 Stichting IMEC Nederland Rf transmitter
CN113541702B (zh) * 2020-04-17 2022-07-19 瑞昱半导体股份有限公司 具有自干扰校正能力的传输器和具有自干扰校正能力的传输方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7532679B2 (en) * 2004-08-12 2009-05-12 Texas Instruments Incorporated Hybrid polar/cartesian digital modulator
CN101888244A (zh) * 2010-07-16 2010-11-17 上海集成电路研发中心有限公司 低功耗锁相环电路

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4074166B2 (ja) * 2001-09-25 2008-04-09 三星電子株式会社 Ｅｍｉ低減ｐｌｌ
US6985703B2 (en) * 2001-10-04 2006-01-10 Sequoia Corporation Direct synthesis transmitter
US6774740B1 (en) * 2002-04-19 2004-08-10 Sequoia Communications Corp. System for highly linear phase modulation
JP3852938B2 (ja) * 2003-08-22 2006-12-06 松下電器産業株式会社 広帯域変調ｐｌｌおよびその変調度調整方法
US7569912B2 (en) * 2003-12-23 2009-08-04 Via Technologies, Inc. Differential variable capacitors and their applications
EP1560336B1 (en) * 2004-01-30 2007-06-20 Freescale Semiconductor, Inc. Dual port modulator comprising a frequency synthesiser
US7002416B2 (en) * 2004-06-29 2006-02-21 Micrel, Inc. Circuit for driving a voltage controlled oscillator for frequency modulation
US7522011B2 (en) * 2005-08-15 2009-04-21 Nokia Corporation High pass modulation of a phase locked loop
US7817747B2 (en) * 2006-02-15 2010-10-19 Texas Instruments Incorporated Precise delay alignment between amplitude and phase/frequency modulation paths in a digital polar transmitter
DE102006017973B4 (de) * 2006-04-13 2014-05-28 Atmel Corp. Direkt modulierender Frequenzmodulator
US7522005B1 (en) * 2006-07-28 2009-04-21 Sequoia Communications KFM frequency tracking system using an analog correlator
KR20080027975A (ko) * 2006-09-25 2008-03-31 삼성전자주식회사 투-포인트 모듈레이션 장치 및 방법
US7869541B2 (en) * 2006-11-17 2011-01-11 Broadcom Corporation Method and system for direct and polar modulation using a two input PLL
US8045670B2 (en) 2007-06-22 2011-10-25 Texas Instruments Incorporated Interpolative all-digital phase locked loop
US8193866B2 (en) * 2007-10-16 2012-06-05 Mediatek Inc. All-digital phase-locked loop
EP2396887A4 (en) * 2009-02-13 2012-08-29 Freescale Semiconductor Inc INTEGRATED CIRCUIT COMPRISING A FREQUENCY GENERATION CIRCUITRY FOR CONTROLLING A FREQUENCY SOURCE

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7532679B2 (en) * 2004-08-12 2009-05-12 Texas Instruments Incorporated Hybrid polar/cartesian digital modulator
CN101888244A (zh) * 2010-07-16 2010-11-17 上海集成电路研发中心有限公司 低功耗锁相环电路

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US8952763B2 (en) 2015-02-10

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