CN100431268C - 使用不均衡自动调节相位线路的锁相环 - Google Patents

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Abstract

一种在数据时钟恢复电路中所使用的锁相环(1)，包括一个具有自动调节相位线路(2)的频率检测器(10)，该自动调节相位线路(2)包括一个频率检测器和一个相位检测器(DFF)，该频率检测器包括耦合到第一多路复用器(31)和第二多路复用器(32)的双边沿定时双稳态电路(21、22、23、24、)，这些多路复用器由一个具有与输入信号(D)相同比特率的信号所控制，该相位检测器(DFF)由第一多路复用器(31)提供的第一信号对(PQ、
Figure 200380102472.8_AB_0
)和第二多路复用器(32)提供的第二信号对(PI、
Figure 200380102472.8_AB_1
)所控制。

Description

使用不均衡自动调节相位线路的锁相环
技术领域
本发明涉及一种包括不均衡自动调节相位线路(unbalancedquadricorrelator)的锁相环(PLL)，该不均衡自动调节相位线路包括频率检测器。
背景技术
锁相环电路广泛用于现代通讯电路中以用来调谐接收机。通常锁相环包括压控振荡器(VCO)，带有频率检测器的频率控制环路和具有相位检测器的相位控制环路。当锁相环中的输入信号是一个高速不归零(NRZ)随机信号时，相位检测器和频率检测器难以工作在输入信号的随机过渡中。使用NRZ信号的锁相环通常被称为数据时钟恢复电路(DCR)。在过渡之间，相位和频率检测器应该保持相位误差和频率误差信息，以便当过渡消失时压控振荡器不会脱离这个锁相环。
在37届关于电路和系统的中西部地区研讨会的IEEE Proc.，1994年，第757～760页，由C.G.Yoon，S.Y.Lee和C.W.Lee发表的“DigitalLogic Implementation of Quadricorrelators for Frequency detectors”中描述了频率检测器已知的一种实现方式：自动调节相位线路原理。不均衡数字自动调节相位线路的一个模型是如图1中所示的一种不均衡模拟自动调节相位线路。这个模拟自动调节相位线路包括了提供正交信号I，Q和输入信号In的第一混频器对M1、M2，所述混频器对M1、M2的输出耦合到一对低通滤波器L1、L2，这两个低通滤波器分别提供信号Vi和Vq。信号Vi输入到一个微分电路(derivation circuit)D1中。信号Vq和由微分电路D1产生的信号都输入到第三混频器M3中，该混频器提供一个信号FD，该信号用来表示在输入信号In和正交信号I、Q之间的频率误差。以上所提到的文献中给出了一种模拟均衡自动调节相位线路的数字实现方式。该数字实现方式包括耦合到一个组合网络的单边沿触发器。因此，触发器仅仅检测在正交输入和D输入信号的上升沿之间的相位移位，这就意味着该自动调节相位线路以半速率或2*T比特来工作。T比特被定义为用于高或低二进制级的时间周期。而且，自动调节相位线路的组合部分包括6个“与”门和2个“或”门，它们在由自动调节相位线路所提供的信号之间引起延迟或交替地引起相位移位。
发明内容
因此本发明的目的是为了减轻至少一些上面所提到的问题。
根据本发明，即在第一段所描述的一个装置中实现，其特征在于，自动调节相位线路包括一个频率检测器和一个相位检测器，该频率检测器包括耦合到第一多路复用器和第二多路复用器上的双边沿定时双稳态电路，这些多路复用器由一个具有与输入信号相同的比特速率的信号所控制，而该相位检测器由第一多路复用器提供的第一信号对和第二多路复用器提供的第二信号对来控制。依据本发明，在时钟信号的上升沿和下降沿读取输入信息，这意味着在时钟的每半个周期，也就是T比特率，读取输入信息。这个特征既能够在时钟信号和双稳态电路之间通过直接耦合来实现，也能够使用在处理具有相同T比特的输入信号的过程中所获得的中间信号来实现。这就意味着双稳态电路能够与具有控制输入的组合电路组合在一起，所述组合电路例如为用于在T比特速度下工作的多路复用器。此外，相位检测器包括一个双边沿双稳态电路并且因此能保持T比特速度。进一步可以看到，期望通过一个双稳态电路的信号延迟要少于通过现有技术所使用的组合电路中三层的延迟。
本发明的一个实施例中，频率检测器包括：耦合到第一多路复用器的第一对双边沿定时双稳态电路，以及耦合到第二多路复用器的第二对双边沿定时双稳态电路，其中将相互正交的相位移位信号分别提供给所述的第一对和第二对，以用来产生表示输入信号和相互正交的相位移位信号之间相位差的第一信号对和第二信号对。第一多路复用器和第二多路复用器提供表示输入信号和相互正交的相位移位信号之间的相位差的第一信号和第二信号。相互正交的相位移位信号由压控振荡器来产生。在例如光学网络的许多应用中，当时钟信息从作为不归零制(NRZ)信号的输入信号中丢失时，时钟恢复尤为必要。此外，时钟恢复电路实际上是一个具有提供正交信号的正交压控振荡器的锁相环，所述正交信号也就是相互移位45度。锁相环还具有一个相位检测器和一个频率检测器。仅在过渡之间的输出上保持相同误差的输入信号的过渡上更新多路复用器的输出。输入信号和正交时钟信号之间的相位差在一个正或负量化信号中变换。当信号是正时，时钟增加它的相位，并且对于负信号，时钟减少它的相位。
本发明的另外一个实施例中，相位检测器包括一个D触发器，用来接收第一信号对并且由第二信号对进行定时，该第二信号对输入到第一晶体管对相应栅极，以便用来判断流经所述晶体管对中的电流的状态ON或状态OFF。流经第一晶体管对的电流对第二晶体管对进行偏置，该第二晶体管对接收第一信号对并且产生一个输出信号，所述输出信号用来表示输入数据信号和时钟信号之间的频率误差。根据第二信号对，电流能在第一晶体管的源极流动或者能够被转到Vcc。在平衡中，频率检测器的差分输出是零。
附图说明
本发明上述和其他的特征和优点将通过参考附图对本发明典型的实施例所进行的描述而变得显而易见，其中：
图1描述了一个现有技术的自动调节相位线路，
图2描述了根据本发明的数字自动调节相位线路的示意图，
图3描述了用于相互正交信号的旋转轮模拟，
图4描述了根据本发明的频率检测算法，以及
图5描述了具有本发明所描述的频率检测器的锁相环。
具体实施方式
图2描述了根据本发明的数字自动调节相位线路的示意图。自动数字调节线路2包括耦合到多路复用器31、32的双边沿定时双稳态电路21、22、23、24、，这些多路复用器由一个具有与输入信号D相同比特率的信号所控制。给耦合到第一多路复用器31的第一对双边沿定时双稳态电路21、22，以及耦合到第二多路复用器32的第二对双边沿定时双稳态电路23、24，分别提供相互正交的相位移位信号CKQ和CKI，并且提供第一对信号PQ、PQ和第二对信号PI、PI，所述第一对和第二对信号用来表示输入信号D和相互正交的相位移位信号CKQ、CKI之间的相位差。这里应该指出，双稳态电路可能是触发器或锁存器。为说明目的，在图2中示出一种使用D型锁存器的实现方式。如图5所示，相互正交的信号是由压控振荡器VCO所产生的。
锁存器-多路复用器的组合执行为一种在输入信号D的过渡上定时的锁存器。输入信号D的过渡由两个正交的信号CKQ和CKI以T比特率进行采样。仅在过渡之间的输出上保持相同误差的输入信号D过渡上更新多路复用器的输出。第二信号对PI、PI是频率检测器的输出，第一对信号PQ、PQ与其正交。输入信号D分别与CKQ、CKI的相位差在正或负量化信号中变换。当信号是正时，时钟增加它的相位，当信号是负时，时钟减少它的相位。把第一对信号PQ、PQ标示为Q并把第二对信号PI、PI标示为I，我们进一步观察到信号I和Q是差分信号，也就是它们基本上互相移位180度。相位检测器包括一个D触发器DFF，用来接收第一信号对Q并且由第二信号对I进行定时。第二信号对I输入到第一晶体管对T1、T2的各个栅极，以便用来判断流经所述晶体管对T1、T2中的电流I0的状态ON或状态OFF。电流I0是由一个耦合到晶体管对T1、T2的公共源极的电流源所产生的。通过第一晶体管对T1、T2的电流I0对第二晶体管对T3、T4进行偏置，第二晶体管对T3、T4接收第一信号对Q并且产生输出信号FD+、FD-，以用来表示输入数据信号D和时钟信号CKI、CKQ之间的频率误差。我们用FD来标示输出信号FD+、FD-。如图4所示那样来直观化这个算法。很明显地，四种可能情况将会向着平衡位置会聚。表1给出这四种状态并且被用来确立频率检测器的逻辑。
如图2所示，第二信号I用来对第一信号Q进行采样的D锁存器DFF进行定时。根据I的值，电流I0能够在第一晶体管对T1、T2的源极中流动或者能够被转到(bump)Vcc。在平衡中，当I为正时，第一晶体管对T1、T2不再活动，并且频率检测器的差分输出FD是零。目前，仅仅相位检测器有助于相位校正。
表1：频率检测器的逻辑
  PD_I(I矢量)   PD-Q(Q矢量)   FD
  -/+   -1   0
  -/+   1   0
  +/-   -1   -1
  +/-   1   +1
信号I和Q的平衡位置能够以图3所示的旋转轮模拟来表示。当其是相位锁定时，矢量I是正的，稳定的并且等于+1，Q矢量以周期性的方式从正象限跳到负象限。用于频率检测器的频率误差产生信号以图4来帮助解释，它包括以下的步骤：
-对于正Q矢量来说，当I从负到正的过渡时，通过在频率检测器的输出上产生一个零信号来保持频率。
-对于负Q矢量来说，当I具有从负到正的过渡时，通过在频率检测器的输出上产生一个零信号来保持频率。
-当I具有一个从正到负的过渡并且Q为正时，增加频率(FD＝+1)。
-当I具有一个从正到负的过渡并且Q为负时，减少频小(FD＝-1)。
当时钟如图4中所示的那样太缓慢时，这两个正交信号对I和Q利用一个等于频率差Δω的角频率和信号I的导数向逆时针方向旋转，所述信号I下降到Q信号的顶端以产生一个误差信号。
当时钟太快时，这两个正交信号对I和Q利用一个等于频率差Δω的角频率和I信号的导数顺时针方向旋转，所述信号I以180度相位差信号下降到Q信号的顶端产生一个误差信号。
图5描述了一个具有本发明所述的频率检测器10的锁相环。误差信号FD通过耦合到第一低通过滤器30并进而耦合到第二加法器80的第一电荷泵20，输入到一个压控振荡器VCO的粗控制输入端C。频率误差信号FD输入到压控振荡器的粗控制输入端C，因为压控振荡器VCO能尽可能迅速地适应在输入信号D和正交信号CKI和CKQ之间的频率差。压控振荡器的细控制输入端F由信号PD所控制，该信号PD由耦合到第二电荷泵60并进而耦合到第二低通滤波器50的相位检测器70来产生。
一旦获得频率锁定，频率检测器的输出就在输出端上提供一个零直流信号，以便使压控振荡器保持频率信息。
需要指出的是本发明的保护范围并不局限于在此描述的实施例。本发明的保护范围也不会局限于权利要求中的附图标记。单词“包括”不会排斥除了权利要求所记载的部件之外的其他部分。出现在一个部件前面的单词“一个”并不会排斥多个这种部件。本发明的方法形成部分能够以专用硬件的形式来实现，也能够以可编程目的处理器的形式来实现。本发明存在于每一个新特征或特征的组合中。假定在整个说明书中信号I、Q和F是二进制信号，这些信号具有由+1值表示的ON状态，以及由-1值表示OFF状态。

Claims (6)

1.一种包括不均衡自动调节相位线路的锁相环，该自动调节相位线路包括一个频率检测器和一个相位检测器，该频率检测器包括耦合到第一多路复用器和第二多路复用器的双边沿定时双稳态电路，这些多路复用器由一个具有与输入信号相同比特率的信号来控制，该相位检测器由第一多路复用器提供的第一信号对和第二多路复用器提供的第二信号对来控制，
其中相位检测器包括一个D触发器，用来接收第一信号对并且由第二信号对进行定时，第二信号对输入到第一晶体管对相应栅极以用来判断流经所述晶体管对中的电流的状态ON或状态OFF。
2.如权利要求1中所述的锁相环，其中频率检测器包括耦合到第一多路复用器的第一对双边沿定时双稳态电路，以及耦合到第二多路复用器的第二对双边沿定时双稳态电路，其中将相互正交的相位位移信号分别提供给第一对双边沿定时双稳态电路和第二对双边沿定时双稳态电路以提供表示输入信号和相互正交的相位移位信号之间相位差的第一信号对和第二信号对。
3.如权利要求1中所述的锁相环，其中流经第一晶体管对的电流对第二晶体管对进行偏置，第二晶体管对接收第一信号对，并且产生一个表示输入数据信号和时钟信号之间频率误差的输出信号。
4.如权利要求2中所述的锁相环，其中相互正交的相位移位信号由压控振荡器所产生。
5.如权利要求4中所述的锁相环，其中频率误差信号通过耦合到第一低通滤波器并进而耦合到一个加法器的第一电荷泵，输入到压控振荡器的粗控制输入端。
6.如权利要求5中所述的锁相环，其中压控振荡器的细控制输入端由一个信号所控制，该信号由耦合到第二电荷泵并进而耦合到第二低通滤波器的相位检测器所提供。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8194811B2 (en) * 2006-12-13 2012-06-05 Intel Corporation Clock repeater and phase-error correcting circuit
KR102222449B1 (ko) * 2015-02-16 2021-03-03 삼성전자주식회사 탭이 내장된 데이터 수신기 및 이를 포함하는 데이터 전송 시스템
US10305671B2 (en) * 2015-05-21 2019-05-28 Cirrus Logic, Inc. Synchronous differential signaling protocol
US9673847B1 (en) 2015-11-25 2017-06-06 Analog Devices, Inc. Apparatus and methods for transceiver calibration
US9979408B2 (en) 2016-05-05 2018-05-22 Analog Devices, Inc. Apparatus and methods for phase synchronization of phase-locked loops
US10439851B2 (en) * 2016-09-20 2019-10-08 Ohio State Innovation Foundation Frequency-independent receiver and beamforming technique
US10291389B1 (en) * 2018-03-16 2019-05-14 Stmicroelectronics International N.V. Two-point modulator with matching gain calibration
US11082051B2 (en) 2018-05-11 2021-08-03 Analog Devices Global Unlimited Company Apparatus and methods for timing offset compensation in frequency synthesizers
US20230179452A1 (en) * 2020-04-28 2023-06-08 Lg Electronics Inc. Signal processing device and image display apparatus including the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5757857A (en) * 1994-07-21 1998-05-26 The Regents Of The University Of California High speed self-adjusting clock recovery circuit with frequency detection
US6125158A (en) * 1997-12-23 2000-09-26 Nortel Networks Corporation Phase locked loop and multi-stage phase comparator

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3201043B2 (ja) 1993-01-13 2001-08-20 住友電気工業株式会社 位相周波数比較回路
US5734301A (en) * 1996-08-15 1998-03-31 Realtek Semiconductor Corporation Dual phase-locked loop clock synthesizer
JPH11308097A (ja) * 1998-04-24 1999-11-05 Sony Corp 周波数比較器およびこれを用いたｐｌｌ回路
US6496555B1 (en) * 1998-07-22 2002-12-17 Nec Corporation Phase locked loop
JP3209188B2 (ja) 1998-10-14 2001-09-17 日本電気株式会社 Ｐｌｌ回路
US6081572A (en) * 1998-08-27 2000-06-27 Maxim Integrated Products Lock-in aid frequency detector
US6320406B1 (en) * 1999-10-04 2001-11-20 Texas Instruments Incorporated Methods and apparatus for a terminated fail-safe circuit
US6853696B1 (en) * 1999-12-20 2005-02-08 Nortel Networks Limited Method and apparatus for clock recovery and data qualification
US7409027B1 (en) * 2002-06-14 2008-08-05 Cypress Semiconductor Corp. System and method for recovering a clock using a reduced rate linear phase detector and voltage controlled oscillator

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5757857A (en) * 1994-07-21 1998-05-26 The Regents Of The University Of California High speed self-adjusting clock recovery circuit with frequency detection
US6125158A (en) * 1997-12-23 2000-09-26 Nortel Networks Corporation Phase locked loop and multi-stage phase comparator

Also Published As

Publication number Publication date
CN1708906A (zh) 2005-12-14
US20060050829A1 (en) 2006-03-09
AU2003267736A1 (en) 2004-06-07
WO2004042927A1 (en) 2004-05-21
EP1561279A1 (en) 2005-08-10
JP2006505985A (ja) 2006-02-16
US7804926B2 (en) 2010-09-28

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