JP4074166B2 - Ｅｍｉ低減ｐｌｌ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はＰＬＬに係り、特にＥＭＩを低減するＰＬＬに関する。
【０００２】
【従来の技術】
Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ（以下、ＰＬＬ）の応用回路はデジタルシステムで必須不可欠な役割を果たしている。技術の発展につれて、デジタルシステムが高速化及び高集積化されてＰＬＬも高速化されているが、システム及びＰＬＬの高速化はＥｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ（以下、ＥＭＩ）などの問題を発生させる。ここで、ＥＭＩは、高周波数信号のエネルギーの大きさが所定の基準値を越えたときに現れ、半導体装置はＥＭＩに特に敏感である。
【０００３】
ＥＭＩを減らす簡単な方法は、特定周波数で大きいエネルギー（すなわち電力）を有する基準信号の周波数を、所定の帯域幅を有し前記帯域幅内の周波数でエネルギーが前記基準信号に比べて相対的に小さい周波数信号に変調することである。例えば、基準信号の周波数が１ＭＨｚである場合、所定の反復される一つの時間サイクルで前記基準信号の周波数が０.９９ＭＨｚと１.０１ＭＨｚとの間の信号に変調される。言い換えれば、ＰＬＬの出力信号を使用するシステムが許容する最大周波数及び最小周波数の範囲内で、前記ＰＬＬの出力信号の周波数が、前記最大周波数及び最小周波数の範囲内の周波数信号に所定の時間間隔をおいて反復して変調される。
【０００４】
図１は、変調周波数及び変調率を示す変調信号プロファイルである。図１を参照すれば、周波数変調された信号は、基準周波数信号（Ｆ０、ｆｕｎｄａｍｅｎｔａｌ ｆｒｅｑｕｅｎｃｙ ｓｉｇｎａｌ）を中心に最大の周波数（１＋d）Ｆ０及び最小の周波数（１−d）Ｆ０の間を１／Ｆｍ時間間隔をおいて変化する。ここで、変調周波数Ｆｍ及び変調率dは任意に定めることができ、変調周波数Ｆｍは約３０ＫＨｚないし１００ＫＨｚが望ましく、変調率dは約４％以内である場合が望ましい。
【０００５】
図２は、変調信号プロファイルの種類によるスペクトルを示す。図２は、正弦波形態の変調信号プロファイル（図２（ａ））を有する変調信号のスペクトル（図２（ｂ））、三角波形態の変調信号プロファイル（図２（ｃ））を有する変調信号のスペクトル（図２（ｄ））及びＬｅｘｍａｒｋ社の特許であるハーシーキス波（Ｈｅｒｓｈｅｙ ｋｉｓｓ ｓｉｇｎａｌ）形態の変調信号プロファイル（図２（ｅ））を有する変調信号のスペクトル（図２（ｆ））を各々示す。正弦波形態の変調信号プロファイル（図２（ａ））の場合、サイドバンドで電力があまりに大きくて（図２（ｂ））使用し難いために、一般に三角波またはハーシーキス派形態の変調信号プロファイルを使用する。
【０００６】
Ｄｉｔｈｅｒｅｄ ＰＬＬあるいはＳＳＣＧ（Ｓｐｒｅａｄ Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ）とは、周波数を変調させることによって電力の利得を減らす方法でＥＭＩを減らす技術である。ＳＳＣＧはＬｅｘｍａｒｋ社の特許された技術をいい、一般的にはＤｉｔｈｅｒｅｄ ＰＬＬという。変調方法は、スプレッディング方法によってセンタースプレッディング、アップスプレッディング及びダウンスプレッディング方法がある。
【０００７】
図３は、Ｄｉｔｈｅｒｅｄ ＰＬＬ出力のスプレッディング方法によるスペクトル結果を示す。図３は、センタースプレッディング方法（図３（ａ）及び図３（ｂ））、アップスプレッディング方法（図３（ｃ）及び図３（ｄ））及びダウンスプレッディング方法（図３（ｅ）及び図３（ｆ））によって、基準信号のスペクトルと前記基準信号に対応する変調信号のスペクトル（図３（ａ）、図３（ｃ）及び図３（ｅ））及び基準信号に対する変調信号プロファイル（図３（ｂ）、３（ｄ）及び３（ｆ））を各々示す。
【０００８】
図３を参照して前記３つの方法について説明する。
【０００９】
第１に、センタースプレッディング方法（図３（ａ）及び図３（ｂ））では、図３（ａ）の中央に位置した周波数幅が狭くて電力が大きい基準信号を、前記基準信号の周波数を基準にして高い周波数及び低い周波数信号、すなわち、周波数帯域幅が広くて電力が相対的に低い信号に変調する。
【００１０】
第２に、アップスプレッディング方法（図３ｃ及び３ｄ）では、図３（ｃ）の左側に位置した周波数幅が狭くて電力が大きい基準信号を、周波数帯域幅が前記基準信号の周波数を基準にして高く電力が相対的に低い信号に変調する。
【００１１】
第３に、ダウンスプレッディング方法（図３（ｅ）及び図３（ｆ））では、図３（ｅ）の右側に位置した周波数幅が狭くて電力が大きい基準信号を、周波数帯域幅が前記基準信号の周波数を基準にして低く電力が相対的に低い信号に変調する。
【００１２】
前述したスプレッディング方式を実行するために、従来は２つの代表的な方法が使われた。その一つは、ディバイダのＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）を制御することであり、他の一つは、ループフィルタの電位に鋸波を載せることである。第１の方法として代表的なものに、Ｌｅｘｍａｒｋ社のＨａｒｄｉｎが提案したＲＯＭ制御器を採択したＳＳＣＧがあり、その他には、シグマデルタを利用した方法がある。第２の方法は、Ｎｅｏｍａｇｉｃ社が提案したループフィルタの電位にパルス発生器を設置するのである。
【００１３】
ＲＯＭ制御器を使用する場合、ＲＯＭコーディングによって前記スプレッディングが実行されるので、出力周波数の範囲を調整するためにはＲＯＭのデータを新しくコーディングせねばならない。また、ＲＯＭは半導体装置でかなり大きい面積を占める短所がある。パルス発生器をループフィルタの電位に設置する場合、同じく出力周波数を変更させるのに制限がある。
【００１４】
したがって、製造プロセスに敏感でなく、低消費電力、小さいレイアウト面積を占めながらも変調周波数及び変調率を自由に制御できる装置が要求される。
【００１５】
【発明が解決しようとする課題】
したがって、本発明が解決しようとする技術的課題は、製造プロセスに敏感でなく、低消費電力、小さいレイアウト面積を占めながらも変調周波数及び変調率を自由に制御できるＥＭＩ減少ＰＬＬを提供するところにある。
【００１６】
【課題を解決するための手段】
前記技術的課題を達成するための本発明の一側面によるＥＭＩ低減ＰＬＬは、プリディバイダ、位相検出器、電圧制御オシレータ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ、以下ＶＣＯ）、メインディバイダ、変調制御ブロック及びポストディバイダを具備する。
【００１７】
前記プリディバイダは、入力信号を所定の値で分周して基準周波数信号を出力する。前記位相検出器は、前記基準周波数信号及び所定のフィードバック信号を受信し、前記基準周波数信号と前記フィードバック信号との間の位相差に対応する信号を発生し、前記対応する信号に所定処理をして得られる制御電圧を出力する。
【００１８】
前記ＶＣＯは、前記制御電圧及び複数のスイッチング制御信号を受信し、前記制御電圧に応じて所定の周波数を有する第１オシレーション信号を出力するとともに、前記複数のスイッチング制御信号に応じて前記第１オシレーション信号の基本遅延時間の整数倍の遅延時間だけ遅延した第２オシレーション信号を出力する。
【００１９】
前記メインディバイダは、前記第２オシレーション信号を受信して前記第１オシレーション信号の周波数の増減を指示する前記フィードバック信号を出力する。前記変調制御ブロックは、変調周波数データ、変調率データ、前記フィードバック信号及び前記第２オシレーション信号を受信して前記複数のスイッチング制御信号を出力する。前記ポストディバイダは、前記第１オシレーション信号を受信して所定の値で分周した信号を出力する。
【００２０】
本発明によるＥＭＩ低減ＰＬＬは、ＶＣＯが位相差を有する複数の信号を発生し、該複数の信号を適当に組み合わせることによってＥＭＩを低減することができる変調された出力信号を生成するＰＬＬである。
【００２１】
前記技術的課題を達成するための本発明の他の側面によるＥＭＩ低減ＰＬＬは、位相検出及びフィルタリング部、電圧制御発振部、位相インターポレータ、変調制御ブロック及びメインディバイダを具備する。
【００２２】
前記位相検出及びフィルタリング部は、基準周波数信号の位相とフィードバック信号の位相とを比較し、前記位相差に応答してその値が変動する制御電圧を発生する。
【００２３】
前記電圧制御発振部は、前記制御電圧に応答して周波数が変動する第１オシレーション信号、及び、前記制御電圧に応答して周波数が変動する第１ないし第Ｍクロック信号を発生する。
【００２４】
前記位相インターポレータは、前記第１ないし第Ｍクロック信号を受信し、所定の第１ないし第Ｎスイッチング制御信号に応答して前記第１ないし第Ｍクロック信号のうち連続する２つのクロック信号の位相差を細分化し、基本遅延時間の整数倍の周波数を有する第２オシレーション信号を発生する。
【００２５】
前記変調制御ブロックは、変調周波数データ、変調率データ、変調ステップデータ、前記フィードバック信号及び前記第２オシレーション信号を受信して前記第１ないし第Ｎスイッチング制御信号を出力する。
【００２６】
前記メインディバイダは、前記第２オシレーション信号を受信して前記第１オシレーション信号の周波数の増減を指示する前記フィードバック信号を出力する。
【００２７】
前記基本遅延時間は、前記第１オシレーション信号の一周期を２Ｎ−１（Ｎは前記スイッチング制御信号の個数）で割った時間である。
【００２８】
前記ＰＬＬは、プリディバイダ及びポストディバイダをさらに備えてもよい。
【００２９】
前記プリディバイダは、入力信号を所定の値で分周させた前記基準周波数信号を出力する。ポストディバイダは、前記第１オシレーション信号を受信して所定の値で分周させた信号を出力する。
【００３０】
前記変調制御ブロックは、変調周波数制御ブロック及び変調率制御ブロックを備える。
【００３１】
変調周波数制御ブロックは、前記フィードバック信号及び前記変調周波数データに応答して変調率の増減を選択する選択信号を出力する。変調率制御ブロックは、前記フィードバック信号、前記変調率データ、前記第２オシレーション信号、前記変調ステップデータ及び前記選択信号に応答して前記第１ないし第Ｎスイッチング制御信号を出力する。
【００３２】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面において、同じ参照符号は同じ構成要素を示す。
【００３３】
図４は、本発明の好適な実施形態のＥＭＩ低減ＰＬＬのブロックダイヤグラムである。図４を参照すれば、このＥＭＩ低減ＰＬＬは、プリディバイダ４０１、位相検出器４０３、ＶＣＯ４０５、メインディバイダ４０７、変調制御ブロック４０９及びポストディバイダ４１１を具備する。
【００３４】
プリディバイダ４０１は、入力信号ＦＩＮを所定の値で分周して基準周波数信号Ｆ−ＲＥＦを生成し出力する。位相検出器４０３は、基準周波数信号Ｆ−ＲＥＦ及びフィードバック信号Ｆ−ＦＥＥＤを受信し、基準周波数信号Ｆ−ＲＥＦとフィードバック信号Ｆ−ＦＥＥＤとの間の位相差に対応する信号を発生し、該信号に対して電荷ポンピング及びループフィルタリングした制御電圧Ｖ−ＣＯＮを出力する。
【００３５】
ＶＣＯ４０５は、制御電圧Ｖ−ＣＯＮ及び複数のスイッチング制御信号Ｓ−ＣＯＮを受信し、制御電圧Ｖ−ＣＯＮに応じて所定の周波数を有する第１オシレーション信号Ｆ−ＯＳＣ１を出力するとともに、複数のスイッチング制御信号Ｓ−ＣＯＮに応じて第１オシレーション信号Ｆ−ＯＳＣ１の基本遅延時間の整数倍だけ遅延した第２オシレーション信号Ｆ−ＯＳＣ２を出力する。
【００３６】
メインディバイダ４０７は、第２オシレーション信号Ｆ−ＯＳＣ２を受信して第１オシレーション信号Ｆ−ＯＳＣ１の周波数の増減を指示するフィードバック信号Ｆ−ＦＥＥＤを出力する。変調制御ブロック４０９は、外部から直接入力されるかレジスタ（図示せず）に貯蔵された２つのデータである変調周波数（ｍｏｄｕｌａｔｉｏｎ ｆｒｅｑｕｅｎｃｙ）データＭＦＲと変調率（ｍｏｄｕｌａｔｉｏｎ ｒａｔｅ）データＭＲＲ、フィードバック信号Ｆ−ＦＥＥＤ及び第２オシレーション信号Ｆ−ＯＳＣ２を受信して複数のスイッチング制御信号Ｓ−ＣＯＮを出力する。ポストディバイダ４１１は、第１オシレーション信号Ｆ−ＯＳＣ１を受信して、これを所定値で分周した信号ＦＯＵＴを出力する。
【００３７】
図５は、図４に示された変調制御ブロック４０９の内部ブロックダイヤグラムである。図５を参照すれば、変調制御ブロック４０９は、変調周波数制御ブロック５０１、変調率制御ブロック５０３及び決定ブロック５０５を具備する。
【００３８】
変調周波数制御ブロック５０１は、フィードバック信号Ｆ−ＦＥＥＤ、変調周波数データＭＦＲ及び選択信号ＳＥＬＭＵＸに応答して第１変調信号Ｆ−ＭＯＤ１を出力する。変調率制御ブロック５０３は、フィードバック信号Ｆ−ＦＥＥＤ、変調率データＭＲＲ及び第１変調信号Ｆ−ＭＯＤ１に応答して選択信号ＳＥＬＭＵＸ及び第２変調信号Ｆ−ＭＯＤ２を出力する。決定ブロック５０５は、フィードバック信号Ｆ−ＦＥＥＤ、第２オシレーション信号Ｆ−ＯＳＣ２及び第２変調信号Ｆ−ＭＯＤ２に応答して複数のスイッチング制御信号Ｓ−ＣＯＮを出力する。
【００３９】
図６は、図４に示されたＶＣＯ４０５の内部ブロックダイヤグラムである。図６を参照すれば、ＶＣＯ４０５は、リングオシレータ６０１、レジスタブロック６０３、複数のスイッチ６０５及び出力バッファ６０７を具備する。
【００４０】
リングオシレータ６０１は、制御電圧Ｖ−ＣＯＮによって所定の周波数を有する第１オシレーション信号Ｆ−ＯＳＣ１、及び、第１オシレーション信号Ｆ−ＯＳＣ１の一周期を複数のスイッチング制御信号Ｓ−ＣＯＮの数で割った時間だけ遅延又は先行した複数の変調オシレーション信号Ｆ−ＯＳＣ１−ＭＯＤを出力する。レジスタブロック６０３は、複数の変調オシレーション信号Ｆ−ＯＳＣ１−ＭＯＤを各々格納する複数のレジスタを具備する。
【００４１】
複数のスイッチ６０５は、複数のスイッチング制御信号Ｓ−ＣＯＮに応じてレジスタブロック６０３に格納された複数の変調オシレーション信号Ｆ−ＯＳＣ１−ＭＯＤのうち一つを選択してスイッチングする。出力バッファ６０７は、複数のスイッチ６０５のうち選択された一つのスイッチを通じて入力される信号をバッファリングして第２オシレーション信号Ｆ−ＯＳＣ２として出力する。
【００４２】
以下、アップスプレッディング方式を例として本発明を例示的に説明する。
【００４３】
図７は、図６に示されたレジスタに格納された複数の変調オシレーション信号Ｆ−ＯＳＣ１−ＭＯＤのタイミングダイヤグラムである。図７を参照すれば、複数の変調オシレーション信号Ｆ−ＯＳＣ１−ＭＯＤは、互いに基本遅延時間分の時間遅延があることが分かる。ここで、基本遅延時間は、第１オシレーション信号Ｆ−ＯＳＣ１の一周期ＴＦ−ＯＳＣ１を複数のスイッチング制御信号Ｓ−ＣＯＮの数で割った時間をいう。例えば、スイッチング制御信号Ｓ−ＣＯＮの数が１６であれば基本遅延時間はＴＦ−ＯＳＣ１´１／１６になる。
【００４４】
図８は、第１オシレーション信号Ｆ−ＳＯＣ１と、これに対応する基準周波数信号Ｆ−ＲＥＦ及び所定時間遅延されたフィードバック信号Ｆ−ＦＥＥＤのタイミングダイヤグラムである。
【００４５】
図４及び図８を参照して信号の発生及び信号間の関係を説明する。位相検出器４０３は、プリディバイダ４０１の基準周波数信号Ｆ−ＲＥＦ及びフィードバック信号Ｆ−ＦＥＥＤの位相差に相当する制御電圧Ｖ−ＣＯＮを発生させる。ＶＣＯ４０５は、制御電圧Ｖ−ＣＯＮに応じて第１オシレーション信号Ｆ−ＯＳＣ１を発生するとともに、第１オシレーション信号Ｆ−ＯＳＣ１を基本遅延時間Δｔの整数倍ずつ遅延させた信号の中から複数のスイッチング制御信号Ｓ−ＣＯＮに応じて選択された第２オシレーション信号Ｆ−ＯＳＣ２を発生する。ここでは、基本遅延時間Δｔの３倍の時間３Δｔだけ遅延させると仮定する。メインディバイダ４０７は、第２オシレーション信号Ｆ−ＯＳＣ２を利用してフィードバック信号Ｆ−ＦＥＥＤを生成させる。
【００４６】
図８を参照すれば、フィードバック信号Ｆ−ＦＥＥＤは、基準周波数信号Ｆ−ＲＥＦに比べて基本遅延時間Δｔの３倍の遅延時間３Δｔだけ遅延されたことが分かる。この遅延された時間は、位相検出器４０３に対して第１オシレーション信号Ｆ−ＯＳＣ１の周波数の増加を指示する命令として作用する。
【００４７】
図９は、変調周波数及び変調率に対応するデータビットである。図９は、変調周波数の最大値ＭＦＭＡＸ及び最小値ＭＦＭＩＮ、並びに、変調率の最大値ＭＲＭＡＸ及び最小値ＭＲＭＩＮを示している。ここでは、変調周波数の最大値ＭＦＭＡＸが４、最小値ＭＦＭＩＮが３であり、変調率の最大値ＭＲＭＡＸが３、最小値ＭＲＭＩＮが２である場合について説明する。
【００４８】
図１０は、本発明の好適な実施形態のＥＭＩ低減ＰＬＬにおける変調された信号のタイミングダイヤグラムである。図１０を参照すれば、変調周波数の一サイクル中に、最初は変調率が３であるフィードバック信号Ｆ−ＦＥＥＤを３つ（３ＴＦ - ＦＥＥＤ）選択し、次いで、変調率が５であるフィードバック信号を４つ（４ＴＦ - ＦＥＥＤ）、変調率が８であるフィードバック信号を３つ（３ＴＦ - ＦＥＥＤ）、変調率が５であるフィードバック信号を３つ（３ＴＦ - ＦＥＥＤ）、変調率が３であるフィードバック信号を４つ（４ＴＦ - ＦＥＥＤ）選択し、最後に変調率が０であるフィードバック信号を３つ（３ＴＦ - ＦＥＥＤ）選択する。変調周波数の一周期中には、全部で２０のフィードバック信号が含まれる。
【００４９】
以下、変調率について説明する。
【００５０】
変調率３ｄｔを有する３つのフィードバック信号が最初に選択される。２番目に選択された４つのフィードバック信号の変調率５ｄｔは最初に選択された３つのフィードバック信号の変調率３ｄｔに比べて２ｄｔ増加している。３番目に選択された３つのフィードバック信号の変調率８ｄｔは２番目に選択された４つのフィードバック信号の変調率５ｄｔに比べて３ｄｔ増加している。
【００５１】
４番目に選択された３つのフィードバック信号の変調率５ｄｔは３番目に選択された３つのフィードバック信号の変調率８ｄｔに比べて３ｄｔ減少している。５番目に選択された４つのフィードバック信号の変調率３ｄｔは４番目に選択されたフィードバック信号の変調率５ｄｔに比べて２ｄｔ減少している。６番目に選択された３つのフィードバック信号の変調率０ｄｔは５番目選択された４つのフィードバック信号の変調率Ｅ比べて３ｄｔ減少している。
【００５２】
前述した変調周波数の一周期に間する説明を拡張すると、鋸波（または三角波）形態の変調信号プロファイルを予想できる。
【００５３】
ここで、第１オシレーション信号Ｆ−ＯＳＣ１を中心として変調される最小周波数信号に対する最大周波数信号の比率が変調率を示し、最小周波数信号から最大周波数信号に大きくなってまた小さくなる周期が変調周波数を示す指数となる。図９のように変調周波数及び変調率が与えられ、スイッチング制御信号Ｓ−ＣＯＮが１６である場合、基準周波数信号Ｆ−ＲＥＦを４ＭＨｚと仮定すれば、変調率は２ＭＨｚ（４ＭＨｚ´８／１６）であり、変調周波数は２００ＫＨｚ（４ＭＨｚ／２０）になる。
【００５４】
このように最大値と最小値とに各々分けたことは、ＰＬＬの応答特性によって変調信号プロファイルが歪曲されることを防止するためである。
【００５５】
図１１は、本発明の他の実施形態のＥＭＩ減少ＰＬＬのブロックダイヤグラムである。図１２は、図１１の変調制御ブロックを示すブロックダイヤグラムである。
【００５６】
本発明の実施形態によれば、本発明に係るＥＭＩ低減ＰＬＬ１１００は、位相検出及びフィルタリング部１１０５、電圧制御発振部（ＶＣＯ）１１１０、位相インターポレータ１１１５、変調制御ブロック１１２０及びメインディバイダ１１２５を具備する。
【００５７】
位相検出及びフィルタリング部１１０５は、所定の基準周波数信号Ｆ＿ＲＥＦの位相と所定のフィードバック信号Ｆ＿ＦＥＥＤの位相とを比較し、位相差に応答してその値が変動する制御電圧Ｖ＿ＣＯＮを発生する。
【００５８】
電圧制御発振部１１１０は、制御電圧Ｖ＿ＣＯＮに応答して周波数が変化する第１オシレーション信号Ｆ＿ＯＳＣ１及び制御電圧Ｖ＿ＣＯＮに応答して周波数が変化する第１ないし第Ｍクロック信号ＭＵＬＴＩ＿Ｃ１〜ＭＵＬＴＩ＿ＣＭを発生する。
【００５９】
位相インターポレータ１１１５は、第１ないし第Ｍクロック信号ＭＵＬＴＩ＿Ｃ１〜ＭＵＬＴＩ＿ＣＭを受信し、所定の第１ないし第Ｎスイッチング制御信号Ｓ＿ＣＯＮ１〜Ｓ＿ＣＯＮＮに応答して第１ないし第Ｍクロック信号ＭＵＬＴＩ＿Ｃ１〜ＭＵＬＴＩ＿ＣＭのうち連続する２つのクロック信号の位相差を細分化し、所定の基本遅延時間の整数倍の周波数を有する第２オシレーション信号Ｆ＿ＯＳＣ２を発生する。
【００６０】
さらに説明すれば、基本遅延時間は、第１オシレーション信号Ｆ＿ＯＳＣ１の一周期を２Ｎ−１（Ｎは前記スイッチング制御信号の個数）で割った時間である。
【００６１】
変調制御ブロック１１２０は、変調周波数データＭＦＲ、変調率データＭＲＲ、変調ステップデータＭＳＴＥＰ、フィードバック信号Ｆ＿ＦＥＥＤ及び第２オシレーション信号Ｆ＿ＯＳＣ２を受信して第１ないし第Ｎスイッチング制御信号Ｓ＿ＣＯＮ１〜Ｓ＿ＣＯＮＮを出力する。
【００６２】
図１２に示すように、変調制御ブロック１１２０は変調周波数制御ブロック１２１０及び変調率制御ブロック１２２０を具備する。
【００６３】
変調周波数制御ブロック１２１０は、フィードバック信号Ｆ＿ＦＥＥＤ及び変調周波数データＭＦＲに応答して変調率の増減を選択する選択信号ＳＥＬ＿ＨＬを出力する。変調率制御ブロック１２２０はフィードバック信号Ｆ＿ＦＥＥＤ、変調率データＭＲＲ、第２オシレーション信号Ｆ＿ＯＳＣ２、変調ステップデータＭＳＴＥＰ及び選択信号ＳＥＬ＿ＨＬに応答して第１ないし第Ｎスイッチング制御信号Ｓ＿ＣＯＮ１〜Ｓ＿ＣＯＮＮを出力する。
【００６４】
メインディバイダ１１２５は第２オシレーション信号Ｆ＿ＯＳＣ２を受信して第１オシレーション信号Ｆ＿ＯＳＣ１の周波数の増減を指示するフィードバック信号Ｆ＿ＦＥＥＤを出力する。
【００６５】
ＰＬＬ１１００はプリディバイダ１１３０及びポストディバイダ１１３５をさらに具備する。
【００６６】
プリディバイダ１１３０は入力信号ＦＩＮを所定の値で分周した基準周波数信号Ｆ＿ＲＥＦを出力する。ポストディバイダ１１３５は第１オシレーション信号Ｆ＿ＯＳＣ１を受信して所定の値で分周した信号を出力する。
【００６７】
以下、図１１及び図１２を参照して本発明の他の実施形態のＥＭＩ減少ＰＬＬの動作を詳細に説明する。
【００６８】
本発明の他の実施形態のＥＭＩ低減ＰＬＬ１１００は、位相インターポレータ１１１５の機能を利用することによって比較的高い周波数を有する基準周波数信号Ｆ＿ＲＥＦを使用できる。したがって、ＰＬＬのジッタ特性を改善できる。
【００６９】
すなわち、位相インターポレータ１１１５は電圧制御発振部１１１０から出力される第１ないし第Ｍクロック信号ＭＵＬＴＩ＿Ｃ１〜ＭＵＬＴＩ＿ＣＭのうち連続する二つのクロック信号の位相差をさらに細分化する。それにより、変調率が同一であるという条件下で変調ステップの個数がさらに増加されうるので、ＰＬＬの所望の周波数特性を得るための広い帯域幅の設定が可能である。
【００７０】
例えば、変調率を０.５％に設定する。すなわち、出力周波数が１００ＭＨｚである場合、変調率は０.５ＭＨｚになる。電圧制御発振部１１１０が１６のクロック信号を発生する場合、０.５Ｍｈｚの変調率を発生するために次のような関係が成立する。
【００７１】
１ＭＨｚ（基準周波数信号Ｆ＿ＲＥＦ）＊８／１６＝０.５ＭＨｚ
２ＭＨｚ（基準周波数信号Ｆ＿ＲＥＦ）＊４／１６＝０.５ＭＨｚ
４ＭＨｚ（基準周波数信号Ｆ＿ＲＥＦ）＊２／１６＝０.５ＭＨｚ
８ＭＨｚ（基準周波数信号Ｆ＿ＲＥＦ）＊１／１６＝０.５ＭＨｚ
ここで、基準周波数信号Ｆ＿ＲＥＦが高いほどＰＬＬのジッタ特性の改善のために望ましいが、基準周波数信号Ｆ＿ＲＥＦが高まるほど変調ステップの個数が８、４、２、１に減るので変調が失敗する可能性が大きくなる。
【００７２】
この時、位相インターポレータ１１１５を利用して電圧制御発振部１１１０の各クロック信号の間を１０の位相に細分化するならば、変調に１６０の位相を利用できる。したがって、次のような関係が成立する。
【００７３】
４ＭＨｚ（基準周波数信号Ｆ＿ＲＥＦ）＊２０／１６０＝０.５ＭＨｚ
８ＭＨｚ（基準周波数信号Ｆ＿ＲＥＦ）＊１０／１６０＝０.５ＭＨｚ
１６ＭＨｚ（基準周波数信号Ｆ＿ＲＥＦ）＊５／１６０＝０.５ＭＨｚ
比較的高い周波数を有する基準周波数信号Ｆ＿ＲＥＦを利用しながらも変調ステップの個数も位相インターポレータ１１１５を使用する前より多く増加することが分かる。すなわち、言い換えれば、同じ変調率を有するＰＬＬの具現時にさらに多くの変調ステップがあれば、さらに高い周波数を有する基準周波数信号Ｆ＿ＲＥＦをＰＬＬの入力として使用できる。
【００７４】
図１１のＰＬＬ１１００は位相インターポレータ１１１５を利用するという点以外には図４のＰＬＬの動作と類似している。したがって、差異点を中心に説明する。
【００７５】
位相検出及びフィルタリング部１１０５は基準周波数信号Ｆ＿ＲＥＦの位相と所定のフィードバック信号Ｆ＿ＦＥＥＤの位相とを比較し、位相差に応答してその値が変動する制御電圧Ｖ＿ＣＯＮを発生する。
【００７６】
位相検出及びフィルタリング部１１０５は位相同期ループに備わる位相検出器及び低域通過フィルタとして機能する。すなわち、位相検出及びフィルタリング部１１０５は基準周波数信号Ｆ＿ＲＥＦの位相とフィードバック信号Ｆ＿ＦＥＥＤの位相差を検出し、その差に応じて電圧レベルが上昇または下降する制御電圧Ｖ＿ＣＯＮを発生する。
【００７７】
電圧制御発振部１１１０は、制御電圧Ｖ＿ＣＯＮに応答して周波数が変化する第１オシレーション信号Ｆ＿ＯＳＣ１及び制御電圧Ｖ＿ＣＯＮに応答して周波数が変化する第１ないし第Ｍクロック信号ＭＵＬＴＩ＿Ｃ１〜ＭＵＬＴＩ＿ＣＭを発生する。
【００７８】
電圧制御発振部１１１０はリングオシレータ（図示せず）を具備する。リングオシレータは相異なる位相を有する複数の出力を発生する。その複数の出力のうち一つが制御電圧Ｖ＿ＣＯＮの電圧レベルの増減に応答して周波数が変化する第１オシレーション信号Ｆ＿ＯＳＣ１である。そして、残りの複数の出力が第１ないし第Ｍクロック信号ＭＵＬＴＩ＿Ｃ１〜ＭＵＬＴＩ＿ＣＭとして発生する。第１オシレーション信号Ｆ＿ＯＳＣ１と第１ないし第Ｍクロック信号ＭＵＬＴＩ＿Ｃ１〜ＭＵＬＴＩ＿ＣＭの周期は同一である。
【００７９】
リングオシレータの動作は当業者であれば容易に理解できるので電圧制御発振部１１１０の詳細な動作に関する説明は省略する。
【００８０】
位相インターポレータ１１１５は、第１ないし第Ｍクロック信号ＭＵＬＴＩ＿Ｃ１〜ＭＵＬＴＩ＿ＣＭを受信し、所定の第１ないし第Ｎスイッチング制御信号Ｓ＿ＣＯＮ１〜Ｓ＿ＣＯＮＮに応答して第１ないし第Ｍクロック信号ＭＵＬＴＩ＿Ｃ１〜ＭＵＬＴＩ＿ＣＭのうち連続する２つのクロック信号の位相差を細分化し、所定の基本遅延時間の整数倍の周波数を有する第２オシレーション信号Ｆ＿ＯＳＣ２を発生する。基本遅延時間は第１オシレーション信号Ｆ＿ＯＳＣ１の一周期を２Ｎ−１（Ｎは前記スイッチング制御信号の個数）で割った時間である。位相インターポレータ１１１５の動作は後述される。
【００８１】
変調制御ブロック１１２０は、変調周波数データＭＦＲ、変調率データＭＲＲ、変調ステップデータＭＳＴＥＰ、フィードバック信号Ｆ＿ＦＥＥＤ及び第２オシレーション信号Ｆ＿ＯＳＣ２を受信して、第１ないし第Ｎスイッチング制御信号Ｓ＿ＣＯＮ１〜Ｓ＿ＣＯＮＮを出力する。変調周波数データＭＦＲ、変調率データＭＲＲ、変調ステップデータＭＳＴＥＰは、外部から直接入力されるか、またはレジスタ（図示せず）に格納されている。
【００８２】
さらに説明すれば、変調制御ブロック１１２０は変調周波数制御ブロック１２１０及び変調率制御ブロック１２２０を具備する。変調周波数制御ブロック１２１０はフィードバック信号Ｆ＿ＦＥＥＤ及び変調周波数データＭＦＲに応答して変調率の増減を選択する選択信号ＳＥＬ＿ＨＬを出力する。
【００８３】
変調率制御ブロック１２２０はフィードバック信号Ｆ＿ＦＥＥＤ、変調率データＭＲＲ、第２オシレーション信号Ｆ＿ＯＳＣ２、変調ステップデータＭＳＴＥＰ及び選択信号ＳＥＬ＿ＨＬに応答して第１ないし第Ｎスイッチング制御信号Ｓ＿ＣＯＮ１〜Ｓ＿ＣＯＮＮを出力する。変調制御ブロック１１２０の詳細な動作は後述される。
【００８４】
メインディバイダ１１２５は、第２オシレーション信号Ｆ＿ＯＳＣ２を受信して第１オシレーション信号Ｆ＿ＯＳＣ１の周波数の増減を指示するフィードバック信号Ｆ＿ＦＥＥＤを出力する。メインディバイダ１１２５は図４のメインディバイダ４０７と同じ動作をする。したがって、詳細な説明は省略される。
【００８５】
ＰＬＬ１１００はプリディバイダ１１３０及びポストディバイダ１１３５をさらに具備する。
【００８６】
プリディバイダ１１３０は入力信号ＦＩＮを所定値で分周した基準周波数信号Ｆ＿ＲＥＦを出力する。ポストディバイダ１１３５は第１オシレーション信号Ｆ＿ＯＳＣ１を受信して、これを所定の値で分周した信号を出力する。プリディバイダ１１３０及びポストディバイダ１１３５はいずれも図４のプリディバイダ４０１及びポストディバイダ４１１と同じ動作をする。したがって詳細な説明は省略される。
【００８７】
図１３は、図１１の第１ないし第Ｍクロック信号及び第２オシレーション信号の波形図である。
【００８８】
Ｍを４と仮定する。すなわち、４つのクロック信号ＭＵＬＴＩ＿Ｃ１、ＭＵＬＴＩ＿Ｃ２、ＭＵＬＴＩ＿Ｃ３、ＭＵＬＴＩ＿Ｃ４が電圧制御発振部１１１０から出力されると仮定する。４つのクロック信号ＭＵＬＴＩ＿Ｃ１、ＭＵＬＴＩ＿Ｃ２、ＭＵＬＴＩ＿Ｃ３、ＭＵＬＴＩ＿Ｃ４は同じ周期を有する。
【００８９】
位相インターポレータ１１１５は、第１ないし第Ｎスイッチング制御信号Ｓ＿ＣＯＮ１〜Ｓ＿ＣＯＮＮに応答して連続する２つのクロック信号、例えば、第１クロック信号ＭＵＬＴＩ＿Ｃ１と第２クロック信号ＭＵＬＴＩ＿Ｃ２の位相差をより細密に割って複数の信号を発生させる。複数の信号のうち一つが第２オシレーション信号Ｆ＿ＯＳＣ２として発生する。
【００９０】
第１クロック信号ＭＵＬＴＩ＿Ｃ１と第２クロック信号ＭＵＬＴＩ＿Ｃ２との位相差をさらに細密に割って発生した複数の信号の個数はスイッチング制御信号Ｓ＿ＣＯＮの個数によって決定される。スイッチング制御信号Ｓ＿ＣＯＮの個数がＮであれば複数の信号の個数は２Ｎ−１まで可能である。
【００９１】
したがって、基本遅延時間１ｄｔは、
Ｔ＿ＣＬＯＣＫ／（２Ｎ−１） ・・・（１）
になる。
【００９２】
ここで、Ｔ＿ＣＬＯＣＫは電圧制御発振部１１１０から出力されるクロック信号の周期である。
【００９３】
図１４は、図１１の第１及び第２オシレーション信号、基準周波数信号及びフィードバック信号を示す波形図である。
【００９４】
位相検出及びフィルタリング部１１０５は、基準周波数信号Ｆ＿ＲＥＦの位相とフィードバック信号Ｆ＿ＦＥＥＤとの位相差に対応する制御電圧Ｖ＿ＣＯＮを発生する。電圧制御発振部１１１０は、制御電圧Ｖ＿ＣＯＮの電圧レベルの増減に応答して第１オシレーション信号Ｆ＿ＯＳＣ１を発生する。制御電圧Ｖ＿ＣＯＮの増減により第１オシレーション信号Ｆ＿ＯＳＣ１の周波数が増減される。
【００９５】
第２オシレーション信号Ｆ＿ＯＳＣ２は、電圧制御発振部１１１０で発生する第１ないし第Ｍクロック信号ＭＵＬＴＩ＿Ｃ１〜ＭＵＬＴＩ＿ＣＭと変調制御ブロック１１２０で発生する第１ないし第Ｎスイッチング制御信号Ｓ＿ＣＯＮ１〜Ｓ＿ＣＯＮＮとに応答して位相インターポレータ１１１５から発生する。第２オシレーション信号Ｆ＿ＯＳＣ２は前述された基本遅延時間１ｄｔの整数倍ずつ遅延される。
【００９６】
メインディバイダ１１２５は第２オシレーション信号Ｆ＿ＯＳＣ２に応答してフィードバック信号Ｆ＿ＦＥＥＤを発生する。メインディバイダ１１２５は第２オシレーション信号Ｆ＿ＯＳＣ２の遅延の程度に応じてフィードバック信号Ｆ＿ＦＥＥＤを遅延させるか、あるいは繰り上げる。すると、フィードバック信号Ｆ＿ＦＥＥＤは基準周波数信号Ｆ＿ＲＥＦと比較されて第１オシレーション信号Ｆ＿ＯＳＣ１の周波数が増減される。
【００９７】
図１４を参考すれば、基準周波数信号Ｆ＿ＲＥＦとフィードバック信号Ｆ＿ＦＥＥＤとが比較される時間（i）中に、第２オシレーション信号Ｆ＿ＯＳＣ２はまず基本遅延時間１ｄｔの１倍だけ遅延され（ii）、再び基本遅延時間１ｄｔの１倍だけ遅延される（iii）。結局、第２オシレーション信号Ｆ＿ＯＳＣ２は第１オシレーション信号Ｆ＿ＯＳＣ１に比べて基本遅延時間１ｄｔの２倍だけ遅延されることが分かる。
【００９８】
それにより、第２オシレーション信号Ｆ＿ＯＳＣ２に応答するフィードバック信号Ｆ＿ＦＥＥＤは基準周波数信号Ｆ＿ＲＥＦに対して基本遅延時間１ｄｔの２倍だけ遅延される。フィードバック信号Ｆ＿ＦＥＥＤの遅延は第１オシレーション信号Ｆ＿ＯＳＣ１の周波数を増加させるように制御電圧Ｖ＿ＣＯＮを制御する。
【００９９】
図１５は、変調周波数データ、変調率データ及び変調ステップデータの設定を示す図面である。
【０１００】
図１６は、第２オシレーション信号の変調量を示す図面である。変調周波数データＭＦＲ、変調率データＭＲＲ及び変調ステップデータＭＳＴＥＰはレジスタ（図示せず）に格納されている。変調周波数データＭＦＲから変調周波数が分かる。変調周波数データＭＦＲが３２であるので、変調周波数は１／（Ｔ＿Ｆ＿ＲＥＦ＊３２）である。ここで、Ｔ＿Ｆ＿ＲＥＦは基準周波数信号Ｆ＿ＲＥＦの周期である。
【０１０１】
変調ステップデータＭＳＴＥＰは、最大値ＭＳＴＥＰＭＡＸと最小値ＭＳＴＥＰＭＩＮとも２を示している。これは、基準周波数信号Ｆ＿ＲＥＦのクロックが２回発生する度に変調率を変更することを意味する。もし、変調ステップデータＭＳＴＥＰの最大値ＭＳＴＥＰＭＡＸが３であり、最小値ＭＳＴＥＰＭＩＮが２であれば、基準周波数信号Ｆ＿ＲＥＦのクロックが３回発生すれば変調率を変更し、再び基準周波数信号Ｆ＿ＲＥＦのクロックが２回発生すれば変調率を変更するという意味である。
【０１０２】
変調率データＭＲＲは最大値ＭＲＭＡＸが２で最小値ＭＲＭＩＮが１である。これは、最初に変調率を変更する時は２ｄｔ（ここで、１ｄｔは基本遅延時間である）だけ変更し、次に変調率を変更する時は１ｄｔだけ変更し、再び変調率を変更する時は２ｄｔだけ変更することを反復することを意味する。
【０１０３】
図１６を参照すれば、最初の基準周波数信号Ｆ＿ＲＥＦのクロックが２回発生すれば２ｄｔだけ変調させ、２番目の基準周波数信号Ｆ＿ＲＥＦのクロックが２回発生すれば２ｄｔ＋１ｄｔだけ変調させ、３番目の基準周波数信号Ｆ＿ＲＥＦのクロックが２回発生すれば２ｄｔ＋１ｄｔ＋２ｄｔだけ変調させ、４番目の基準周波数信号Ｆ＿ＲＥＦのクロックが２回発生すれば２ｄｔ＋１ｄｔ＋２ｄｔ＋１ｄｔだけ変調させる。
【０１０４】
最大変調率は図１６で分かるように１１ｄｔである。位相インターポレータ１１１５がＮつのスイッチング制御信号Ｓ＿ＣＯＮによって２Ｎ−１つの基本遅延時間の整数倍の位相差を有する信号を発生させるならば、図１６の変調された周波数量は、
基準周波数信号Ｆ＿ＲＥＦ＊１１／（２Ｎ−１） ・・・（２）
になる。
【０１０５】
式（２）で分かるように、変調された周波数量を小さくするためには、基準周波数信号Ｆ＿ＲＥＦの周波数を低めるか、あるいは２Ｎ−１の値を増加させる必要がある。しかし、一般的に、基準周波数信号Ｆ＿ＲＥＦの周波数は高いほどＰＬＬの帯域幅を自由に設定でき、出力信号Ｆ＿ＯＵＴの雑音成分も減らしうる。したがって、２Ｎ−１の値を増加させねばならない。
【０１０６】
図１６の変調波形は一つの例示であって、変調効果を最大化するためには変調ステップデータＭＳＴＥＰの最大値ＭＳＴＥＰＭＡＸと最小値ＭＳＴＥＰＭＩＮとを最小に設定せねばならない。図１６の例では、変調ステップデータＭＳＴＥＰの最大値ＭＳＴＥＰＭＡＸと最小値ＭＳＴＥＰＭＩＮを１に設定すれば変調効果を最大化できる。
【０１０７】
この場合、変調周波数の一周期（１／（Ｔ＿Ｆ＿ＲＥＦ＊３２）を意味する）中に最小限１６の相異なる位相を有する信号が必要である。したがって、位相インターポレータ１１１５は１６以上の信号を発生させねばならない。
【０１０８】
このために、スイッチング制御信号Ｓ＿ＣＯＮの数は（２Ｎ−１）＞１６の式でＮは最小５以上になる。もし、位相インターポレータ１１１５を利用せずに電圧制御発振部１１１０が直接１６つの相異なる位相を有する信号を発生させるならば、電圧制御発振部１１１０に８つの差同増幅器が必要になる。差同増幅器の個数の増加は過度な電力消耗をもたらし、またＰＬＬの帯域幅の設定も制限される。
【０１０９】
前述したのは一つの例示であり、位相インターポレータ１１１５の技法によってさらに多くの位相差を利用する変調方法が使われうる。すなわち、本発明はＰＬＬのフィードバック経路に位相インターポレータ１１１５を使用するあらゆる方法を含みうる。
【０１１０】
本発明は図面に示された実施形態を参考として説明されたが、これは例示的なものに過ぎず、当業者であれば多様な変形及び均等な他の実施形態が可能であるという点を理解できる。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により決まらねばならない。
【０１１１】
【発明の効果】
前述したように、本発明によるＥＭＩ低減ＰＬＬは、ＥＭＩを低減するだけでなくＲＯＭを使用しないのでレイアウト面積が相対的に小さくなり、広い帯域の周波数を得られるという長所がある。また、ＶＣＯの出力信号に対する位相差を論理回路で制御するために工程変化の影響を受けないという長所がある。
【図面の簡単な説明】
【図１】変調周波数及び変調率を示す変調信号プロファイルである。
【図２】変調信号プロファイルの種類によるスペクトルを示す図面である。
【図３】Ｄｉｔｈｅｒｅｄ ＰＬＬ出力のスプレッディング方法によるスペクトル結果を示す図面である。
【図４】本発明によるＥＭＩ減少ＰＬＬのブロックダイヤグラムである。
【図５】図４に示された変調制御ブロックの内部ブロックダイヤグラムである。
【図６】図４に示されたＶＣＯの内部ブロックダイヤグラムである。
【図７】図６に示されたレジスタに格納された複数の変調オシレーション信号Ｆ−ＯＳＣ１−ＭＯＤのタイミングダイヤグラムである。
【図８】第１オシレーション信号Ｆ−ＳＯＣ１と、これに対応する基準周波数信号Ｆ−ＲＥＦ及び所定時間遅延されたフィードバック信号Ｆ−ＦＥＥＤのタイミングダイヤグラムである。
【図９】変調周波数及び変調率に対するデータビットを示す図面である。
【図１０】本発明の好適な実施形態のＥＭＩ低減ＰＬＬの変調された信号に対するタイミングダイヤグラムである。
【図１１】本発明の他の実施形態のＥＭＩ低減ＰＬＬのブロックダイヤグラムである。
【図１２】図１１の変調制御ブロックを示すブロックダイヤグラムである。
【図１３】図１１の第１ないし第Ｍクロック信号及び第２オシレーション信号の波形図である。
【図１４】図１１の第１及び第２オシレーション信号、基準周波数信号及びフィードバック信号を示す波形図である。
【図１５】変調周波数データ、変調率データ及び変調ステップデータの設定を示す図面である。
【図１６】第２オシレーション信号の変調量を示す図面である。
【符号の説明】
４０１ プリディバイダ
４０３ 位相検出器
４０５ ＶＣＯ
４０７ メインディバイダ
４０９ 変調制御ブロック
４１１ ポストディバイダ
【発明の属する技術分野】
本発明はＰＬＬに係り、特にＥＭＩを低減するＰＬＬに関する。
【０００２】
【従来の技術】
Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ（以下、ＰＬＬ）の応用回路はデジタルシステムで必須不可欠な役割を果たしている。技術の発展につれて、デジタルシステムが高速化及び高集積化されてＰＬＬも高速化されているが、システム及びＰＬＬの高速化はＥｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ（以下、ＥＭＩ）などの問題を発生させる。ここで、ＥＭＩは、高周波数信号のエネルギーの大きさが所定の基準値を越えたときに現れ、半導体装置はＥＭＩに特に敏感である。
【０００３】
ＥＭＩを減らす簡単な方法は、特定周波数で大きいエネルギー（すなわち電力）を有する基準信号の周波数を、所定の帯域幅を有し前記帯域幅内の周波数でエネルギーが前記基準信号に比べて相対的に小さい周波数信号に変調することである。例えば、基準信号の周波数が１ＭＨｚである場合、所定の反復される一つの時間サイクルで前記基準信号の周波数が０.９９ＭＨｚと１.０１ＭＨｚとの間の信号に変調される。言い換えれば、ＰＬＬの出力信号を使用するシステムが許容する最大周波数及び最小周波数の範囲内で、前記ＰＬＬの出力信号の周波数が、前記最大周波数及び最小周波数の範囲内の周波数信号に所定の時間間隔をおいて反復して変調される。
【０００４】
図１は、変調周波数及び変調率を示す変調信号プロファイルである。図１を参照すれば、周波数変調された信号は、基準周波数信号（Ｆ０、ｆｕｎｄａｍｅｎｔａｌ ｆｒｅｑｕｅｎｃｙ ｓｉｇｎａｌ）を中心に最大の周波数（１＋d）Ｆ０及び最小の周波数（１−d）Ｆ０の間を１／Ｆｍ時間間隔をおいて変化する。ここで、変調周波数Ｆｍ及び変調率dは任意に定めることができ、変調周波数Ｆｍは約３０ＫＨｚないし１００ＫＨｚが望ましく、変調率dは約４％以内である場合が望ましい。
【０００５】
図２は、変調信号プロファイルの種類によるスペクトルを示す。図２は、正弦波形態の変調信号プロファイル（図２（ａ））を有する変調信号のスペクトル（図２（ｂ））、三角波形態の変調信号プロファイル（図２（ｃ））を有する変調信号のスペクトル（図２（ｄ））及びＬｅｘｍａｒｋ社の特許であるハーシーキス波（Ｈｅｒｓｈｅｙ ｋｉｓｓ ｓｉｇｎａｌ）形態の変調信号プロファイル（図２（ｅ））を有する変調信号のスペクトル（図２（ｆ））を各々示す。正弦波形態の変調信号プロファイル（図２（ａ））の場合、サイドバンドで電力があまりに大きくて（図２（ｂ））使用し難いために、一般に三角波またはハーシーキス派形態の変調信号プロファイルを使用する。
【０００６】
Ｄｉｔｈｅｒｅｄ ＰＬＬあるいはＳＳＣＧ（Ｓｐｒｅａｄ Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ）とは、周波数を変調させることによって電力の利得を減らす方法でＥＭＩを減らす技術である。ＳＳＣＧはＬｅｘｍａｒｋ社の特許された技術をいい、一般的にはＤｉｔｈｅｒｅｄ ＰＬＬという。変調方法は、スプレッディング方法によってセンタースプレッディング、アップスプレッディング及びダウンスプレッディング方法がある。
【０００７】
図３は、Ｄｉｔｈｅｒｅｄ ＰＬＬ出力のスプレッディング方法によるスペクトル結果を示す。図３は、センタースプレッディング方法（図３（ａ）及び図３（ｂ））、アップスプレッディング方法（図３（ｃ）及び図３（ｄ））及びダウンスプレッディング方法（図３（ｅ）及び図３（ｆ））によって、基準信号のスペクトルと前記基準信号に対応する変調信号のスペクトル（図３（ａ）、図３（ｃ）及び図３（ｅ））及び基準信号に対する変調信号プロファイル（図３（ｂ）、３（ｄ）及び３（ｆ））を各々示す。
【０００８】
図３を参照して前記３つの方法について説明する。
【０００９】
第１に、センタースプレッディング方法（図３（ａ）及び図３（ｂ））では、図３（ａ）の中央に位置した周波数幅が狭くて電力が大きい基準信号を、前記基準信号の周波数を基準にして高い周波数及び低い周波数信号、すなわち、周波数帯域幅が広くて電力が相対的に低い信号に変調する。
【００１０】
第２に、アップスプレッディング方法（図３ｃ及び３ｄ）では、図３（ｃ）の左側に位置した周波数幅が狭くて電力が大きい基準信号を、周波数帯域幅が前記基準信号の周波数を基準にして高く電力が相対的に低い信号に変調する。
【００１１】
第３に、ダウンスプレッディング方法（図３（ｅ）及び図３（ｆ））では、図３（ｅ）の右側に位置した周波数幅が狭くて電力が大きい基準信号を、周波数帯域幅が前記基準信号の周波数を基準にして低く電力が相対的に低い信号に変調する。
【００１２】
前述したスプレッディング方式を実行するために、従来は２つの代表的な方法が使われた。その一つは、ディバイダのＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）を制御することであり、他の一つは、ループフィルタの電位に鋸波を載せることである。第１の方法として代表的なものに、Ｌｅｘｍａｒｋ社のＨａｒｄｉｎが提案したＲＯＭ制御器を採択したＳＳＣＧがあり、その他には、シグマデルタを利用した方法がある。第２の方法は、Ｎｅｏｍａｇｉｃ社が提案したループフィルタの電位にパルス発生器を設置するのである。
【００１３】
ＲＯＭ制御器を使用する場合、ＲＯＭコーディングによって前記スプレッディングが実行されるので、出力周波数の範囲を調整するためにはＲＯＭのデータを新しくコーディングせねばならない。また、ＲＯＭは半導体装置でかなり大きい面積を占める短所がある。パルス発生器をループフィルタの電位に設置する場合、同じく出力周波数を変更させるのに制限がある。
【００１４】
したがって、製造プロセスに敏感でなく、低消費電力、小さいレイアウト面積を占めながらも変調周波数及び変調率を自由に制御できる装置が要求される。
【００１５】
【発明が解決しようとする課題】
したがって、本発明が解決しようとする技術的課題は、製造プロセスに敏感でなく、低消費電力、小さいレイアウト面積を占めながらも変調周波数及び変調率を自由に制御できるＥＭＩ減少ＰＬＬを提供するところにある。
【００１６】
【課題を解決するための手段】
前記技術的課題を達成するための本発明の一側面によるＥＭＩ低減ＰＬＬは、プリディバイダ、位相検出器、電圧制御オシレータ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ、以下ＶＣＯ）、メインディバイダ、変調制御ブロック及びポストディバイダを具備する。
【００１７】
前記プリディバイダは、入力信号を所定の値で分周して基準周波数信号を出力する。前記位相検出器は、前記基準周波数信号及び所定のフィードバック信号を受信し、前記基準周波数信号と前記フィードバック信号との間の位相差に対応する信号を発生し、前記対応する信号に所定処理をして得られる制御電圧を出力する。
【００１８】
前記ＶＣＯは、前記制御電圧及び複数のスイッチング制御信号を受信し、前記制御電圧に応じて所定の周波数を有する第１オシレーション信号を出力するとともに、前記複数のスイッチング制御信号に応じて前記第１オシレーション信号の基本遅延時間の整数倍の遅延時間だけ遅延した第２オシレーション信号を出力する。
【００１９】
前記メインディバイダは、前記第２オシレーション信号を受信して前記第１オシレーション信号の周波数の増減を指示する前記フィードバック信号を出力する。前記変調制御ブロックは、変調周波数データ、変調率データ、前記フィードバック信号及び前記第２オシレーション信号を受信して前記複数のスイッチング制御信号を出力する。前記ポストディバイダは、前記第１オシレーション信号を受信して所定の値で分周した信号を出力する。
【００２０】
本発明によるＥＭＩ低減ＰＬＬは、ＶＣＯが位相差を有する複数の信号を発生し、該複数の信号を適当に組み合わせることによってＥＭＩを低減することができる変調された出力信号を生成するＰＬＬである。
【００２１】
前記技術的課題を達成するための本発明の他の側面によるＥＭＩ低減ＰＬＬは、位相検出及びフィルタリング部、電圧制御発振部、位相インターポレータ、変調制御ブロック及びメインディバイダを具備する。
【００２２】
前記位相検出及びフィルタリング部は、基準周波数信号の位相とフィードバック信号の位相とを比較し、前記位相差に応答してその値が変動する制御電圧を発生する。
【００２３】
前記電圧制御発振部は、前記制御電圧に応答して周波数が変動する第１オシレーション信号、及び、前記制御電圧に応答して周波数が変動する第１ないし第Ｍクロック信号を発生する。
【００２４】
前記位相インターポレータは、前記第１ないし第Ｍクロック信号を受信し、所定の第１ないし第Ｎスイッチング制御信号に応答して前記第１ないし第Ｍクロック信号のうち連続する２つのクロック信号の位相差を細分化し、基本遅延時間の整数倍の周波数を有する第２オシレーション信号を発生する。
【００２５】
前記変調制御ブロックは、変調周波数データ、変調率データ、変調ステップデータ、前記フィードバック信号及び前記第２オシレーション信号を受信して前記第１ないし第Ｎスイッチング制御信号を出力する。
【００２６】
前記メインディバイダは、前記第２オシレーション信号を受信して前記第１オシレーション信号の周波数の増減を指示する前記フィードバック信号を出力する。
【００２７】
前記基本遅延時間は、前記第１オシレーション信号の一周期を２Ｎ−１（Ｎは前記スイッチング制御信号の個数）で割った時間である。
【００２８】
前記ＰＬＬは、プリディバイダ及びポストディバイダをさらに備えてもよい。
【００２９】
前記プリディバイダは、入力信号を所定の値で分周させた前記基準周波数信号を出力する。ポストディバイダは、前記第１オシレーション信号を受信して所定の値で分周させた信号を出力する。
【００３０】
前記変調制御ブロックは、変調周波数制御ブロック及び変調率制御ブロックを備える。
【００３１】
変調周波数制御ブロックは、前記フィードバック信号及び前記変調周波数データに応答して変調率の増減を選択する選択信号を出力する。変調率制御ブロックは、前記フィードバック信号、前記変調率データ、前記第２オシレーション信号、前記変調ステップデータ及び前記選択信号に応答して前記第１ないし第Ｎスイッチング制御信号を出力する。
【００３２】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面において、同じ参照符号は同じ構成要素を示す。
【００３３】
図４は、本発明の好適な実施形態のＥＭＩ低減ＰＬＬのブロックダイヤグラムである。図４を参照すれば、このＥＭＩ低減ＰＬＬは、プリディバイダ４０１、位相検出器４０３、ＶＣＯ４０５、メインディバイダ４０７、変調制御ブロック４０９及びポストディバイダ４１１を具備する。
【００３４】
プリディバイダ４０１は、入力信号ＦＩＮを所定の値で分周して基準周波数信号Ｆ−ＲＥＦを生成し出力する。位相検出器４０３は、基準周波数信号Ｆ−ＲＥＦ及びフィードバック信号Ｆ−ＦＥＥＤを受信し、基準周波数信号Ｆ−ＲＥＦとフィードバック信号Ｆ−ＦＥＥＤとの間の位相差に対応する信号を発生し、該信号に対して電荷ポンピング及びループフィルタリングした制御電圧Ｖ−ＣＯＮを出力する。
【００３５】
ＶＣＯ４０５は、制御電圧Ｖ−ＣＯＮ及び複数のスイッチング制御信号Ｓ−ＣＯＮを受信し、制御電圧Ｖ−ＣＯＮに応じて所定の周波数を有する第１オシレーション信号Ｆ−ＯＳＣ１を出力するとともに、複数のスイッチング制御信号Ｓ−ＣＯＮに応じて第１オシレーション信号Ｆ−ＯＳＣ１の基本遅延時間の整数倍だけ遅延した第２オシレーション信号Ｆ−ＯＳＣ２を出力する。
【００３６】
メインディバイダ４０７は、第２オシレーション信号Ｆ−ＯＳＣ２を受信して第１オシレーション信号Ｆ−ＯＳＣ１の周波数の増減を指示するフィードバック信号Ｆ−ＦＥＥＤを出力する。変調制御ブロック４０９は、外部から直接入力されるかレジスタ（図示せず）に貯蔵された２つのデータである変調周波数（ｍｏｄｕｌａｔｉｏｎ ｆｒｅｑｕｅｎｃｙ）データＭＦＲと変調率（ｍｏｄｕｌａｔｉｏｎ ｒａｔｅ）データＭＲＲ、フィードバック信号Ｆ−ＦＥＥＤ及び第２オシレーション信号Ｆ−ＯＳＣ２を受信して複数のスイッチング制御信号Ｓ−ＣＯＮを出力する。ポストディバイダ４１１は、第１オシレーション信号Ｆ−ＯＳＣ１を受信して、これを所定値で分周した信号ＦＯＵＴを出力する。
【００３７】
図５は、図４に示された変調制御ブロック４０９の内部ブロックダイヤグラムである。図５を参照すれば、変調制御ブロック４０９は、変調周波数制御ブロック５０１、変調率制御ブロック５０３及び決定ブロック５０５を具備する。
【００３８】
変調周波数制御ブロック５０１は、フィードバック信号Ｆ−ＦＥＥＤ、変調周波数データＭＦＲ及び選択信号ＳＥＬＭＵＸに応答して第１変調信号Ｆ−ＭＯＤ１を出力する。変調率制御ブロック５０３は、フィードバック信号Ｆ−ＦＥＥＤ、変調率データＭＲＲ及び第１変調信号Ｆ−ＭＯＤ１に応答して選択信号ＳＥＬＭＵＸ及び第２変調信号Ｆ−ＭＯＤ２を出力する。決定ブロック５０５は、フィードバック信号Ｆ−ＦＥＥＤ、第２オシレーション信号Ｆ−ＯＳＣ２及び第２変調信号Ｆ−ＭＯＤ２に応答して複数のスイッチング制御信号Ｓ−ＣＯＮを出力する。
【００３９】
図６は、図４に示されたＶＣＯ４０５の内部ブロックダイヤグラムである。図６を参照すれば、ＶＣＯ４０５は、リングオシレータ６０１、レジスタブロック６０３、複数のスイッチ６０５及び出力バッファ６０７を具備する。
【００４０】
リングオシレータ６０１は、制御電圧Ｖ−ＣＯＮによって所定の周波数を有する第１オシレーション信号Ｆ−ＯＳＣ１、及び、第１オシレーション信号Ｆ−ＯＳＣ１の一周期を複数のスイッチング制御信号Ｓ−ＣＯＮの数で割った時間だけ遅延又は先行した複数の変調オシレーション信号Ｆ−ＯＳＣ１−ＭＯＤを出力する。レジスタブロック６０３は、複数の変調オシレーション信号Ｆ−ＯＳＣ１−ＭＯＤを各々格納する複数のレジスタを具備する。
【００４１】
複数のスイッチ６０５は、複数のスイッチング制御信号Ｓ−ＣＯＮに応じてレジスタブロック６０３に格納された複数の変調オシレーション信号Ｆ−ＯＳＣ１−ＭＯＤのうち一つを選択してスイッチングする。出力バッファ６０７は、複数のスイッチ６０５のうち選択された一つのスイッチを通じて入力される信号をバッファリングして第２オシレーション信号Ｆ−ＯＳＣ２として出力する。
【００４２】
以下、アップスプレッディング方式を例として本発明を例示的に説明する。
【００４３】
図７は、図６に示されたレジスタに格納された複数の変調オシレーション信号Ｆ−ＯＳＣ１−ＭＯＤのタイミングダイヤグラムである。図７を参照すれば、複数の変調オシレーション信号Ｆ−ＯＳＣ１−ＭＯＤは、互いに基本遅延時間分の時間遅延があることが分かる。ここで、基本遅延時間は、第１オシレーション信号Ｆ−ＯＳＣ１の一周期ＴＦ−ＯＳＣ１を複数のスイッチング制御信号Ｓ−ＣＯＮの数で割った時間をいう。例えば、スイッチング制御信号Ｓ−ＣＯＮの数が１６であれば基本遅延時間はＴＦ−ＯＳＣ１´１／１６になる。
【００４４】
図８は、第１オシレーション信号Ｆ−ＳＯＣ１と、これに対応する基準周波数信号Ｆ−ＲＥＦ及び所定時間遅延されたフィードバック信号Ｆ−ＦＥＥＤのタイミングダイヤグラムである。
【００４５】
図４及び図８を参照して信号の発生及び信号間の関係を説明する。位相検出器４０３は、プリディバイダ４０１の基準周波数信号Ｆ−ＲＥＦ及びフィードバック信号Ｆ−ＦＥＥＤの位相差に相当する制御電圧Ｖ−ＣＯＮを発生させる。ＶＣＯ４０５は、制御電圧Ｖ−ＣＯＮに応じて第１オシレーション信号Ｆ−ＯＳＣ１を発生するとともに、第１オシレーション信号Ｆ−ＯＳＣ１を基本遅延時間Δｔの整数倍ずつ遅延させた信号の中から複数のスイッチング制御信号Ｓ−ＣＯＮに応じて選択された第２オシレーション信号Ｆ−ＯＳＣ２を発生する。ここでは、基本遅延時間Δｔの３倍の時間３Δｔだけ遅延させると仮定する。メインディバイダ４０７は、第２オシレーション信号Ｆ−ＯＳＣ２を利用してフィードバック信号Ｆ−ＦＥＥＤを生成させる。
【００４６】
図８を参照すれば、フィードバック信号Ｆ−ＦＥＥＤは、基準周波数信号Ｆ−ＲＥＦに比べて基本遅延時間Δｔの３倍の遅延時間３Δｔだけ遅延されたことが分かる。この遅延された時間は、位相検出器４０３に対して第１オシレーション信号Ｆ−ＯＳＣ１の周波数の増加を指示する命令として作用する。
【００４７】
図９は、変調周波数及び変調率に対応するデータビットである。図９は、変調周波数の最大値ＭＦＭＡＸ及び最小値ＭＦＭＩＮ、並びに、変調率の最大値ＭＲＭＡＸ及び最小値ＭＲＭＩＮを示している。ここでは、変調周波数の最大値ＭＦＭＡＸが４、最小値ＭＦＭＩＮが３であり、変調率の最大値ＭＲＭＡＸが３、最小値ＭＲＭＩＮが２である場合について説明する。
【００４８】
図１０は、本発明の好適な実施形態のＥＭＩ低減ＰＬＬにおける変調された信号のタイミングダイヤグラムである。図１０を参照すれば、変調周波数の一サイクル中に、最初は変調率が３であるフィードバック信号Ｆ−ＦＥＥＤを３つ（３ＴＦ - ＦＥＥＤ）選択し、次いで、変調率が５であるフィードバック信号を４つ（４ＴＦ - ＦＥＥＤ）、変調率が８であるフィードバック信号を３つ（３ＴＦ - ＦＥＥＤ）、変調率が５であるフィードバック信号を３つ（３ＴＦ - ＦＥＥＤ）、変調率が３であるフィードバック信号を４つ（４ＴＦ - ＦＥＥＤ）選択し、最後に変調率が０であるフィードバック信号を３つ（３ＴＦ - ＦＥＥＤ）選択する。変調周波数の一周期中には、全部で２０のフィードバック信号が含まれる。
【００４９】
以下、変調率について説明する。
【００５０】
変調率３ｄｔを有する３つのフィードバック信号が最初に選択される。２番目に選択された４つのフィードバック信号の変調率５ｄｔは最初に選択された３つのフィードバック信号の変調率３ｄｔに比べて２ｄｔ増加している。３番目に選択された３つのフィードバック信号の変調率８ｄｔは２番目に選択された４つのフィードバック信号の変調率５ｄｔに比べて３ｄｔ増加している。
【００５１】
４番目に選択された３つのフィードバック信号の変調率５ｄｔは３番目に選択された３つのフィードバック信号の変調率８ｄｔに比べて３ｄｔ減少している。５番目に選択された４つのフィードバック信号の変調率３ｄｔは４番目に選択されたフィードバック信号の変調率５ｄｔに比べて２ｄｔ減少している。６番目に選択された３つのフィードバック信号の変調率０ｄｔは５番目選択された４つのフィードバック信号の変調率Ｅ比べて３ｄｔ減少している。
【００５２】
前述した変調周波数の一周期に間する説明を拡張すると、鋸波（または三角波）形態の変調信号プロファイルを予想できる。
【００５３】
ここで、第１オシレーション信号Ｆ−ＯＳＣ１を中心として変調される最小周波数信号に対する最大周波数信号の比率が変調率を示し、最小周波数信号から最大周波数信号に大きくなってまた小さくなる周期が変調周波数を示す指数となる。図９のように変調周波数及び変調率が与えられ、スイッチング制御信号Ｓ−ＣＯＮが１６である場合、基準周波数信号Ｆ−ＲＥＦを４ＭＨｚと仮定すれば、変調率は２ＭＨｚ（４ＭＨｚ´８／１６）であり、変調周波数は２００ＫＨｚ（４ＭＨｚ／２０）になる。
【００５４】
このように最大値と最小値とに各々分けたことは、ＰＬＬの応答特性によって変調信号プロファイルが歪曲されることを防止するためである。
【００５５】
図１１は、本発明の他の実施形態のＥＭＩ減少ＰＬＬのブロックダイヤグラムである。図１２は、図１１の変調制御ブロックを示すブロックダイヤグラムである。
【００５６】
本発明の実施形態によれば、本発明に係るＥＭＩ低減ＰＬＬ１１００は、位相検出及びフィルタリング部１１０５、電圧制御発振部（ＶＣＯ）１１１０、位相インターポレータ１１１５、変調制御ブロック１１２０及びメインディバイダ１１２５を具備する。
【００５７】
位相検出及びフィルタリング部１１０５は、所定の基準周波数信号Ｆ＿ＲＥＦの位相と所定のフィードバック信号Ｆ＿ＦＥＥＤの位相とを比較し、位相差に応答してその値が変動する制御電圧Ｖ＿ＣＯＮを発生する。
【００５８】
電圧制御発振部１１１０は、制御電圧Ｖ＿ＣＯＮに応答して周波数が変化する第１オシレーション信号Ｆ＿ＯＳＣ１及び制御電圧Ｖ＿ＣＯＮに応答して周波数が変化する第１ないし第Ｍクロック信号ＭＵＬＴＩ＿Ｃ１〜ＭＵＬＴＩ＿ＣＭを発生する。
【００５９】
位相インターポレータ１１１５は、第１ないし第Ｍクロック信号ＭＵＬＴＩ＿Ｃ１〜ＭＵＬＴＩ＿ＣＭを受信し、所定の第１ないし第Ｎスイッチング制御信号Ｓ＿ＣＯＮ１〜Ｓ＿ＣＯＮＮに応答して第１ないし第Ｍクロック信号ＭＵＬＴＩ＿Ｃ１〜ＭＵＬＴＩ＿ＣＭのうち連続する２つのクロック信号の位相差を細分化し、所定の基本遅延時間の整数倍の周波数を有する第２オシレーション信号Ｆ＿ＯＳＣ２を発生する。
【００６０】
さらに説明すれば、基本遅延時間は、第１オシレーション信号Ｆ＿ＯＳＣ１の一周期を２Ｎ−１（Ｎは前記スイッチング制御信号の個数）で割った時間である。
【００６１】
変調制御ブロック１１２０は、変調周波数データＭＦＲ、変調率データＭＲＲ、変調ステップデータＭＳＴＥＰ、フィードバック信号Ｆ＿ＦＥＥＤ及び第２オシレーション信号Ｆ＿ＯＳＣ２を受信して第１ないし第Ｎスイッチング制御信号Ｓ＿ＣＯＮ１〜Ｓ＿ＣＯＮＮを出力する。
【００６２】
図１２に示すように、変調制御ブロック１１２０は変調周波数制御ブロック１２１０及び変調率制御ブロック１２２０を具備する。
【００６３】
変調周波数制御ブロック１２１０は、フィードバック信号Ｆ＿ＦＥＥＤ及び変調周波数データＭＦＲに応答して変調率の増減を選択する選択信号ＳＥＬ＿ＨＬを出力する。変調率制御ブロック１２２０はフィードバック信号Ｆ＿ＦＥＥＤ、変調率データＭＲＲ、第２オシレーション信号Ｆ＿ＯＳＣ２、変調ステップデータＭＳＴＥＰ及び選択信号ＳＥＬ＿ＨＬに応答して第１ないし第Ｎスイッチング制御信号Ｓ＿ＣＯＮ１〜Ｓ＿ＣＯＮＮを出力する。
【００６４】
メインディバイダ１１２５は第２オシレーション信号Ｆ＿ＯＳＣ２を受信して第１オシレーション信号Ｆ＿ＯＳＣ１の周波数の増減を指示するフィードバック信号Ｆ＿ＦＥＥＤを出力する。
【００６５】
ＰＬＬ１１００はプリディバイダ１１３０及びポストディバイダ１１３５をさらに具備する。
【００６６】
プリディバイダ１１３０は入力信号ＦＩＮを所定の値で分周した基準周波数信号Ｆ＿ＲＥＦを出力する。ポストディバイダ１１３５は第１オシレーション信号Ｆ＿ＯＳＣ１を受信して所定の値で分周した信号を出力する。
【００６７】
以下、図１１及び図１２を参照して本発明の他の実施形態のＥＭＩ減少ＰＬＬの動作を詳細に説明する。
【００６８】
本発明の他の実施形態のＥＭＩ低減ＰＬＬ１１００は、位相インターポレータ１１１５の機能を利用することによって比較的高い周波数を有する基準周波数信号Ｆ＿ＲＥＦを使用できる。したがって、ＰＬＬのジッタ特性を改善できる。
【００６９】
すなわち、位相インターポレータ１１１５は電圧制御発振部１１１０から出力される第１ないし第Ｍクロック信号ＭＵＬＴＩ＿Ｃ１〜ＭＵＬＴＩ＿ＣＭのうち連続する二つのクロック信号の位相差をさらに細分化する。それにより、変調率が同一であるという条件下で変調ステップの個数がさらに増加されうるので、ＰＬＬの所望の周波数特性を得るための広い帯域幅の設定が可能である。
【００７０】
例えば、変調率を０.５％に設定する。すなわち、出力周波数が１００ＭＨｚである場合、変調率は０.５ＭＨｚになる。電圧制御発振部１１１０が１６のクロック信号を発生する場合、０.５Ｍｈｚの変調率を発生するために次のような関係が成立する。
【００７１】
１ＭＨｚ（基準周波数信号Ｆ＿ＲＥＦ）＊８／１６＝０.５ＭＨｚ
２ＭＨｚ（基準周波数信号Ｆ＿ＲＥＦ）＊４／１６＝０.５ＭＨｚ
４ＭＨｚ（基準周波数信号Ｆ＿ＲＥＦ）＊２／１６＝０.５ＭＨｚ
８ＭＨｚ（基準周波数信号Ｆ＿ＲＥＦ）＊１／１６＝０.５ＭＨｚ
ここで、基準周波数信号Ｆ＿ＲＥＦが高いほどＰＬＬのジッタ特性の改善のために望ましいが、基準周波数信号Ｆ＿ＲＥＦが高まるほど変調ステップの個数が８、４、２、１に減るので変調が失敗する可能性が大きくなる。
【００７２】
この時、位相インターポレータ１１１５を利用して電圧制御発振部１１１０の各クロック信号の間を１０の位相に細分化するならば、変調に１６０の位相を利用できる。したがって、次のような関係が成立する。
【００７３】
４ＭＨｚ（基準周波数信号Ｆ＿ＲＥＦ）＊２０／１６０＝０.５ＭＨｚ
８ＭＨｚ（基準周波数信号Ｆ＿ＲＥＦ）＊１０／１６０＝０.５ＭＨｚ
１６ＭＨｚ（基準周波数信号Ｆ＿ＲＥＦ）＊５／１６０＝０.５ＭＨｚ
比較的高い周波数を有する基準周波数信号Ｆ＿ＲＥＦを利用しながらも変調ステップの個数も位相インターポレータ１１１５を使用する前より多く増加することが分かる。すなわち、言い換えれば、同じ変調率を有するＰＬＬの具現時にさらに多くの変調ステップがあれば、さらに高い周波数を有する基準周波数信号Ｆ＿ＲＥＦをＰＬＬの入力として使用できる。
【００７４】
図１１のＰＬＬ１１００は位相インターポレータ１１１５を利用するという点以外には図４のＰＬＬの動作と類似している。したがって、差異点を中心に説明する。
【００７５】
位相検出及びフィルタリング部１１０５は基準周波数信号Ｆ＿ＲＥＦの位相と所定のフィードバック信号Ｆ＿ＦＥＥＤの位相とを比較し、位相差に応答してその値が変動する制御電圧Ｖ＿ＣＯＮを発生する。
【００７６】
位相検出及びフィルタリング部１１０５は位相同期ループに備わる位相検出器及び低域通過フィルタとして機能する。すなわち、位相検出及びフィルタリング部１１０５は基準周波数信号Ｆ＿ＲＥＦの位相とフィードバック信号Ｆ＿ＦＥＥＤの位相差を検出し、その差に応じて電圧レベルが上昇または下降する制御電圧Ｖ＿ＣＯＮを発生する。
【００７７】
電圧制御発振部１１１０は、制御電圧Ｖ＿ＣＯＮに応答して周波数が変化する第１オシレーション信号Ｆ＿ＯＳＣ１及び制御電圧Ｖ＿ＣＯＮに応答して周波数が変化する第１ないし第Ｍクロック信号ＭＵＬＴＩ＿Ｃ１〜ＭＵＬＴＩ＿ＣＭを発生する。
【００７８】
電圧制御発振部１１１０はリングオシレータ（図示せず）を具備する。リングオシレータは相異なる位相を有する複数の出力を発生する。その複数の出力のうち一つが制御電圧Ｖ＿ＣＯＮの電圧レベルの増減に応答して周波数が変化する第１オシレーション信号Ｆ＿ＯＳＣ１である。そして、残りの複数の出力が第１ないし第Ｍクロック信号ＭＵＬＴＩ＿Ｃ１〜ＭＵＬＴＩ＿ＣＭとして発生する。第１オシレーション信号Ｆ＿ＯＳＣ１と第１ないし第Ｍクロック信号ＭＵＬＴＩ＿Ｃ１〜ＭＵＬＴＩ＿ＣＭの周期は同一である。
【００７９】
リングオシレータの動作は当業者であれば容易に理解できるので電圧制御発振部１１１０の詳細な動作に関する説明は省略する。
【００８０】
位相インターポレータ１１１５は、第１ないし第Ｍクロック信号ＭＵＬＴＩ＿Ｃ１〜ＭＵＬＴＩ＿ＣＭを受信し、所定の第１ないし第Ｎスイッチング制御信号Ｓ＿ＣＯＮ１〜Ｓ＿ＣＯＮＮに応答して第１ないし第Ｍクロック信号ＭＵＬＴＩ＿Ｃ１〜ＭＵＬＴＩ＿ＣＭのうち連続する２つのクロック信号の位相差を細分化し、所定の基本遅延時間の整数倍の周波数を有する第２オシレーション信号Ｆ＿ＯＳＣ２を発生する。基本遅延時間は第１オシレーション信号Ｆ＿ＯＳＣ１の一周期を２Ｎ−１（Ｎは前記スイッチング制御信号の個数）で割った時間である。位相インターポレータ１１１５の動作は後述される。
【００８１】
変調制御ブロック１１２０は、変調周波数データＭＦＲ、変調率データＭＲＲ、変調ステップデータＭＳＴＥＰ、フィードバック信号Ｆ＿ＦＥＥＤ及び第２オシレーション信号Ｆ＿ＯＳＣ２を受信して、第１ないし第Ｎスイッチング制御信号Ｓ＿ＣＯＮ１〜Ｓ＿ＣＯＮＮを出力する。変調周波数データＭＦＲ、変調率データＭＲＲ、変調ステップデータＭＳＴＥＰは、外部から直接入力されるか、またはレジスタ（図示せず）に格納されている。
【００８２】
さらに説明すれば、変調制御ブロック１１２０は変調周波数制御ブロック１２１０及び変調率制御ブロック１２２０を具備する。変調周波数制御ブロック１２１０はフィードバック信号Ｆ＿ＦＥＥＤ及び変調周波数データＭＦＲに応答して変調率の増減を選択する選択信号ＳＥＬ＿ＨＬを出力する。
【００８３】
変調率制御ブロック１２２０はフィードバック信号Ｆ＿ＦＥＥＤ、変調率データＭＲＲ、第２オシレーション信号Ｆ＿ＯＳＣ２、変調ステップデータＭＳＴＥＰ及び選択信号ＳＥＬ＿ＨＬに応答して第１ないし第Ｎスイッチング制御信号Ｓ＿ＣＯＮ１〜Ｓ＿ＣＯＮＮを出力する。変調制御ブロック１１２０の詳細な動作は後述される。
【００８４】
メインディバイダ１１２５は、第２オシレーション信号Ｆ＿ＯＳＣ２を受信して第１オシレーション信号Ｆ＿ＯＳＣ１の周波数の増減を指示するフィードバック信号Ｆ＿ＦＥＥＤを出力する。メインディバイダ１１２５は図４のメインディバイダ４０７と同じ動作をする。したがって、詳細な説明は省略される。
【００８５】
ＰＬＬ１１００はプリディバイダ１１３０及びポストディバイダ１１３５をさらに具備する。
【００８６】
プリディバイダ１１３０は入力信号ＦＩＮを所定値で分周した基準周波数信号Ｆ＿ＲＥＦを出力する。ポストディバイダ１１３５は第１オシレーション信号Ｆ＿ＯＳＣ１を受信して、これを所定の値で分周した信号を出力する。プリディバイダ１１３０及びポストディバイダ１１３５はいずれも図４のプリディバイダ４０１及びポストディバイダ４１１と同じ動作をする。したがって詳細な説明は省略される。
【００８７】
図１３は、図１１の第１ないし第Ｍクロック信号及び第２オシレーション信号の波形図である。
【００８８】
Ｍを４と仮定する。すなわち、４つのクロック信号ＭＵＬＴＩ＿Ｃ１、ＭＵＬＴＩ＿Ｃ２、ＭＵＬＴＩ＿Ｃ３、ＭＵＬＴＩ＿Ｃ４が電圧制御発振部１１１０から出力されると仮定する。４つのクロック信号ＭＵＬＴＩ＿Ｃ１、ＭＵＬＴＩ＿Ｃ２、ＭＵＬＴＩ＿Ｃ３、ＭＵＬＴＩ＿Ｃ４は同じ周期を有する。
【００８９】
位相インターポレータ１１１５は、第１ないし第Ｎスイッチング制御信号Ｓ＿ＣＯＮ１〜Ｓ＿ＣＯＮＮに応答して連続する２つのクロック信号、例えば、第１クロック信号ＭＵＬＴＩ＿Ｃ１と第２クロック信号ＭＵＬＴＩ＿Ｃ２の位相差をより細密に割って複数の信号を発生させる。複数の信号のうち一つが第２オシレーション信号Ｆ＿ＯＳＣ２として発生する。
【００９０】
第１クロック信号ＭＵＬＴＩ＿Ｃ１と第２クロック信号ＭＵＬＴＩ＿Ｃ２との位相差をさらに細密に割って発生した複数の信号の個数はスイッチング制御信号Ｓ＿ＣＯＮの個数によって決定される。スイッチング制御信号Ｓ＿ＣＯＮの個数がＮであれば複数の信号の個数は２Ｎ−１まで可能である。
【００９１】
したがって、基本遅延時間１ｄｔは、
Ｔ＿ＣＬＯＣＫ／（２Ｎ−１） ・・・（１）
になる。
【００９２】
ここで、Ｔ＿ＣＬＯＣＫは電圧制御発振部１１１０から出力されるクロック信号の周期である。
【００９３】
図１４は、図１１の第１及び第２オシレーション信号、基準周波数信号及びフィードバック信号を示す波形図である。
【００９４】
位相検出及びフィルタリング部１１０５は、基準周波数信号Ｆ＿ＲＥＦの位相とフィードバック信号Ｆ＿ＦＥＥＤとの位相差に対応する制御電圧Ｖ＿ＣＯＮを発生する。電圧制御発振部１１１０は、制御電圧Ｖ＿ＣＯＮの電圧レベルの増減に応答して第１オシレーション信号Ｆ＿ＯＳＣ１を発生する。制御電圧Ｖ＿ＣＯＮの増減により第１オシレーション信号Ｆ＿ＯＳＣ１の周波数が増減される。
【００９５】
第２オシレーション信号Ｆ＿ＯＳＣ２は、電圧制御発振部１１１０で発生する第１ないし第Ｍクロック信号ＭＵＬＴＩ＿Ｃ１〜ＭＵＬＴＩ＿ＣＭと変調制御ブロック１１２０で発生する第１ないし第Ｎスイッチング制御信号Ｓ＿ＣＯＮ１〜Ｓ＿ＣＯＮＮとに応答して位相インターポレータ１１１５から発生する。第２オシレーション信号Ｆ＿ＯＳＣ２は前述された基本遅延時間１ｄｔの整数倍ずつ遅延される。
【００９６】
メインディバイダ１１２５は第２オシレーション信号Ｆ＿ＯＳＣ２に応答してフィードバック信号Ｆ＿ＦＥＥＤを発生する。メインディバイダ１１２５は第２オシレーション信号Ｆ＿ＯＳＣ２の遅延の程度に応じてフィードバック信号Ｆ＿ＦＥＥＤを遅延させるか、あるいは繰り上げる。すると、フィードバック信号Ｆ＿ＦＥＥＤは基準周波数信号Ｆ＿ＲＥＦと比較されて第１オシレーション信号Ｆ＿ＯＳＣ１の周波数が増減される。
【００９７】
図１４を参考すれば、基準周波数信号Ｆ＿ＲＥＦとフィードバック信号Ｆ＿ＦＥＥＤとが比較される時間（i）中に、第２オシレーション信号Ｆ＿ＯＳＣ２はまず基本遅延時間１ｄｔの１倍だけ遅延され（ii）、再び基本遅延時間１ｄｔの１倍だけ遅延される（iii）。結局、第２オシレーション信号Ｆ＿ＯＳＣ２は第１オシレーション信号Ｆ＿ＯＳＣ１に比べて基本遅延時間１ｄｔの２倍だけ遅延されることが分かる。
【００９８】
それにより、第２オシレーション信号Ｆ＿ＯＳＣ２に応答するフィードバック信号Ｆ＿ＦＥＥＤは基準周波数信号Ｆ＿ＲＥＦに対して基本遅延時間１ｄｔの２倍だけ遅延される。フィードバック信号Ｆ＿ＦＥＥＤの遅延は第１オシレーション信号Ｆ＿ＯＳＣ１の周波数を増加させるように制御電圧Ｖ＿ＣＯＮを制御する。
【００９９】
図１５は、変調周波数データ、変調率データ及び変調ステップデータの設定を示す図面である。
【０１００】
図１６は、第２オシレーション信号の変調量を示す図面である。変調周波数データＭＦＲ、変調率データＭＲＲ及び変調ステップデータＭＳＴＥＰはレジスタ（図示せず）に格納されている。変調周波数データＭＦＲから変調周波数が分かる。変調周波数データＭＦＲが３２であるので、変調周波数は１／（Ｔ＿Ｆ＿ＲＥＦ＊３２）である。ここで、Ｔ＿Ｆ＿ＲＥＦは基準周波数信号Ｆ＿ＲＥＦの周期である。
【０１０１】
変調ステップデータＭＳＴＥＰは、最大値ＭＳＴＥＰＭＡＸと最小値ＭＳＴＥＰＭＩＮとも２を示している。これは、基準周波数信号Ｆ＿ＲＥＦのクロックが２回発生する度に変調率を変更することを意味する。もし、変調ステップデータＭＳＴＥＰの最大値ＭＳＴＥＰＭＡＸが３であり、最小値ＭＳＴＥＰＭＩＮが２であれば、基準周波数信号Ｆ＿ＲＥＦのクロックが３回発生すれば変調率を変更し、再び基準周波数信号Ｆ＿ＲＥＦのクロックが２回発生すれば変調率を変更するという意味である。
【０１０２】
変調率データＭＲＲは最大値ＭＲＭＡＸが２で最小値ＭＲＭＩＮが１である。これは、最初に変調率を変更する時は２ｄｔ（ここで、１ｄｔは基本遅延時間である）だけ変更し、次に変調率を変更する時は１ｄｔだけ変更し、再び変調率を変更する時は２ｄｔだけ変更することを反復することを意味する。
【０１０３】
図１６を参照すれば、最初の基準周波数信号Ｆ＿ＲＥＦのクロックが２回発生すれば２ｄｔだけ変調させ、２番目の基準周波数信号Ｆ＿ＲＥＦのクロックが２回発生すれば２ｄｔ＋１ｄｔだけ変調させ、３番目の基準周波数信号Ｆ＿ＲＥＦのクロックが２回発生すれば２ｄｔ＋１ｄｔ＋２ｄｔだけ変調させ、４番目の基準周波数信号Ｆ＿ＲＥＦのクロックが２回発生すれば２ｄｔ＋１ｄｔ＋２ｄｔ＋１ｄｔだけ変調させる。
【０１０４】
最大変調率は図１６で分かるように１１ｄｔである。位相インターポレータ１１１５がＮつのスイッチング制御信号Ｓ＿ＣＯＮによって２Ｎ−１つの基本遅延時間の整数倍の位相差を有する信号を発生させるならば、図１６の変調された周波数量は、
基準周波数信号Ｆ＿ＲＥＦ＊１１／（２Ｎ−１） ・・・（２）
になる。
【０１０５】
式（２）で分かるように、変調された周波数量を小さくするためには、基準周波数信号Ｆ＿ＲＥＦの周波数を低めるか、あるいは２Ｎ−１の値を増加させる必要がある。しかし、一般的に、基準周波数信号Ｆ＿ＲＥＦの周波数は高いほどＰＬＬの帯域幅を自由に設定でき、出力信号Ｆ＿ＯＵＴの雑音成分も減らしうる。したがって、２Ｎ−１の値を増加させねばならない。
【０１０６】
図１６の変調波形は一つの例示であって、変調効果を最大化するためには変調ステップデータＭＳＴＥＰの最大値ＭＳＴＥＰＭＡＸと最小値ＭＳＴＥＰＭＩＮとを最小に設定せねばならない。図１６の例では、変調ステップデータＭＳＴＥＰの最大値ＭＳＴＥＰＭＡＸと最小値ＭＳＴＥＰＭＩＮを１に設定すれば変調効果を最大化できる。
【０１０７】
この場合、変調周波数の一周期（１／（Ｔ＿Ｆ＿ＲＥＦ＊３２）を意味する）中に最小限１６の相異なる位相を有する信号が必要である。したがって、位相インターポレータ１１１５は１６以上の信号を発生させねばならない。
【０１０８】
このために、スイッチング制御信号Ｓ＿ＣＯＮの数は（２Ｎ−１）＞１６の式でＮは最小５以上になる。もし、位相インターポレータ１１１５を利用せずに電圧制御発振部１１１０が直接１６つの相異なる位相を有する信号を発生させるならば、電圧制御発振部１１１０に８つの差同増幅器が必要になる。差同増幅器の個数の増加は過度な電力消耗をもたらし、またＰＬＬの帯域幅の設定も制限される。
【０１０９】
前述したのは一つの例示であり、位相インターポレータ１１１５の技法によってさらに多くの位相差を利用する変調方法が使われうる。すなわち、本発明はＰＬＬのフィードバック経路に位相インターポレータ１１１５を使用するあらゆる方法を含みうる。
【０１１０】
本発明は図面に示された実施形態を参考として説明されたが、これは例示的なものに過ぎず、当業者であれば多様な変形及び均等な他の実施形態が可能であるという点を理解できる。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により決まらねばならない。
【０１１１】
【発明の効果】
前述したように、本発明によるＥＭＩ低減ＰＬＬは、ＥＭＩを低減するだけでなくＲＯＭを使用しないのでレイアウト面積が相対的に小さくなり、広い帯域の周波数を得られるという長所がある。また、ＶＣＯの出力信号に対する位相差を論理回路で制御するために工程変化の影響を受けないという長所がある。
【図面の簡単な説明】
【図１】変調周波数及び変調率を示す変調信号プロファイルである。
【図２】変調信号プロファイルの種類によるスペクトルを示す図面である。
【図３】Ｄｉｔｈｅｒｅｄ ＰＬＬ出力のスプレッディング方法によるスペクトル結果を示す図面である。
【図４】本発明によるＥＭＩ減少ＰＬＬのブロックダイヤグラムである。
【図５】図４に示された変調制御ブロックの内部ブロックダイヤグラムである。
【図６】図４に示されたＶＣＯの内部ブロックダイヤグラムである。
【図７】図６に示されたレジスタに格納された複数の変調オシレーション信号Ｆ−ＯＳＣ１−ＭＯＤのタイミングダイヤグラムである。
【図８】第１オシレーション信号Ｆ−ＳＯＣ１と、これに対応する基準周波数信号Ｆ−ＲＥＦ及び所定時間遅延されたフィードバック信号Ｆ−ＦＥＥＤのタイミングダイヤグラムである。
【図９】変調周波数及び変調率に対するデータビットを示す図面である。
【図１０】本発明の好適な実施形態のＥＭＩ低減ＰＬＬの変調された信号に対するタイミングダイヤグラムである。
【図１１】本発明の他の実施形態のＥＭＩ低減ＰＬＬのブロックダイヤグラムである。
【図１２】図１１の変調制御ブロックを示すブロックダイヤグラムである。
【図１３】図１１の第１ないし第Ｍクロック信号及び第２オシレーション信号の波形図である。
【図１４】図１１の第１及び第２オシレーション信号、基準周波数信号及びフィードバック信号を示す波形図である。
【図１５】変調周波数データ、変調率データ及び変調ステップデータの設定を示す図面である。
【図１６】第２オシレーション信号の変調量を示す図面である。
【符号の説明】
４０１ プリディバイダ
４０３ 位相検出器
４０５ ＶＣＯ
４０７ メインディバイダ
４０９ 変調制御ブロック
４１１ ポストディバイダ
Claims (10)
- 入力信号を所定の値で分周して基準周波数信号を生成するプリディバイダと、
前記基準周波数信号及び所定のフィードバック信号を受信し、前記基準周波数信号と前記フィードバック信号との間の位相差に対応する信号を発生し、前記対応する信号に所定の処理をして得られる制御電圧を出力する位相検出器と、
前記制御電圧及び複数のスイッチング制御信号を受信し、前記制御電圧に応じて所定の周波数を有する第１オシレーション信号を出力するとともに前記複数のスイッチング制御信号に応じて前記第１オシレーション信号の基本遅延時間の整数倍の遅延時間だけ遅延した第２オシレーション信号を出力するＶＣＯと、
前記第２オシレーション信号を受信して前記第１オシレーション信号の周波数の増減を指示する前記フィードバック信号を出力するメインディバイダと、
変調周波数データ、変調率データ、前記フィードバック信号及び前記第２オシレーション信号を受信して前記複数のスイッチング制御信号を出力する変調制御ブロックと、
前記第１オシレーション信号を受信して所定の値で分周した信号を出力するポストディバイダとを具備し、
前記ＶＣＯは、
前記制御電圧に応じて前記第１オシレーション信号及び前記第１オシレーション信号の一周期を前記基本遅延時間だけ遅延又は先行した複数の変調オシレーション信号を出力するリングオシレータと、
前記複数の変調オシレーション信号を各々格納する複数のレジスタを具備するレジスタブロックと、
前記複数のスイッチング制御信号に応じて前記レジスタブロックに格納された複数の変調オシレーション信号のうち一つを選択してスイッチングする複数のスイッチとを含む、
ことを特徴とするＥＭＩ低減ＰＬＬ。 - 前記基本遅延時間は、
前記第１オシレーション信号の一周期を前記複数の制御信号の数で割った時間であることを特徴とする請求項１に記載のＥＭＩ低減ＰＬＬ。 - 前記位相検出器における所定の処理は、
前記対応する信号に対する電荷ポンピング及びループフィルタリング処理であることを特徴とする請求項１に記載のＥＭＩ低減ＰＬＬ。 - 前記ＶＣＯは、
前記複数のスイッチのうち選択された一つのスイッチを通じて出力される信号をバッファリングして出力する出力バッファを更に含むことを特徴とする請求項１に記載のＥＭＩ低減ＰＬＬ。 - 入力信号を受信して基準周波数信号を生成し、前記基準周波数信号と内部で発生するフィードバック信号との位相差に相当する制御電圧を発生し、前記制御電圧に応じて第１オシレーション信号を発生し、スイッチング制御信号に応じて前記第１オシレーション信号の基本遅延時間の整数倍の遅延時間だけ遅延した第２オシレーション信号を発生するクロックゼネレータブロックと、
変調周波数データ、変調率データ、前記フィードバック信号及び前記第２オシレーション信号を受信して前記複数のスイッチング制御信号を出力する変調制御ブロックとを具備し、
前記クロックゼネレータブロックは、
前記制御電圧に応じて前記第１オシレーション信号及び前記第１オシレーション信号の一周期を前記基本遅延時間だけ遅延又は先行した複数の変調オシレーション信号を出力するリングオシレータと、
前記複数の変調オシレーション信号を各々貯蔵する複数のレジスタを具備するレジスタブロックと、
前記複数のスイッチング制御信号に応じて前記レジスタブロックに格納された複数の変調オシレーション信号のうち一つを選択してスイッチングする複数のスイッチとを含む、
ことを特徴とするＥＭＩ低減ＰＬＬ。 - 前記基本遅延時間は、
前記第１オシレーション信号の一周期を前記複数の制御信号の数で割った時間であることを特徴とする請求項５に記載のＥＭＩ低減ＰＬＬ。 - 前記クロックゼネレータブロックは、 前記複数のスイッチのうち選択された一つのスイッチを通じて出力される信号をバッファリングして出力する出力バッファを更に含むことを特徴とする請求項５に記載のＥＭＩ低減ＰＬＬ。
- 基準周波数信号の位相とフィードバック信号の位相とを比較し、前記位相差に応答してその値が変動する制御電圧を発生する位相検出及びフィルタリング部と、
リングオシレータを含み、前記制御電圧に応答して周波数が変動する第１オシレーション信号、及び、前記制御電圧に応答して周波数が変動する第１ないし第Ｍクロック信号を発生する電圧制御発振部と、
前記第１ないし第Ｍクロック信号を受信し、第１ないし第Ｎスイッチング制御信号に応答して前記第１ないし第Ｍクロック信号のうち連続する２つのクロック信号の位相差を細分化し、基本遅延時間の整数倍の周波数を有する第２オシレーション信号を発生する位相インターポレータと、
変調周波数データ、変調率データ、変調ステップデータ、前記フィードバック信号及び前記第２オシレーション信号を受信して前記第１ないし第Ｎスイッチング制御信号を出力する変調制御ブロックと、
前記第２オシレーション信号を受信して前記第１オシレーション信号の周波数の増減を指示する前記フィードバック信号を出力するメインディバイダとを具備することを特徴とするＥＭＩ低減ＰＬＬ。 - 前記基本遅延時間は、
前記第１オシレーション信号の一周期を２Ｎ−１（Ｎは前記スイッチング制御信号の個数）で割った時間であることを特徴とする請求項８に記載のＥＭＩ低減ＰＬＬ。 - 前記ＰＬＬは、
入力信号を所定の値で分周した前記基準周波数信号を出力するプリディバイダと、
前記第１オシレーション信号を受信して所定の値で分周した信号を出力するポストディバイダとをさらに具備することを特徴とする請求項８に記載のＥＭＩ低減ＰＬＬ。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8270553B2 (en) | 2008-07-30 | 2012-09-18 | Renesas Electronics Corporation | PLL circuit, communication device, and loopback test method of communication device |
Families Citing this family (49)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW477149B (en) * | 2000-08-01 | 2002-02-21 | Acer Peripherals Inc | Method to resolve the EMI problem of the circuit system in the on-screen display menu |
| US7180352B2 (en) * | 2001-06-28 | 2007-02-20 | Intel Corporation | Clock recovery using clock phase interpolator |
| JP4074166B2 (ja) * | 2001-09-25 | 2008-04-09 | 三星電子株式会社 | Ｅｍｉ低減ｐｌｌ |
| US7187705B1 (en) | 2002-12-23 | 2007-03-06 | Cypress Semiconductor Corporation | Analog spread spectrum signal generation circuit |
| US7078947B2 (en) * | 2003-12-21 | 2006-07-18 | Silicon Bridge Inc. | Phase-locked loop having a spread spectrum clock generator |
| US6970029B2 (en) * | 2003-12-30 | 2005-11-29 | Intel Corporation | Variable-delay signal generators and methods of operation therefor |
| US7434083B1 (en) * | 2004-01-06 | 2008-10-07 | Apple Inc. | Method and apparatus for the generation and control of clock signals |
| US7443905B1 (en) * | 2004-03-19 | 2008-10-28 | National Semiconductor Corporation | Apparatus and method for spread spectrum clock generator with accumulator |
| US7676012B1 (en) * | 2004-04-22 | 2010-03-09 | Pulsecore Semiconductor Corp. | Spread spectrum controllable delay clock buffer with zero cycle slip |
| JPWO2006009159A1 (ja) * | 2004-07-22 | 2008-05-01 | ローム株式会社 | クロック生成回路および通信装置 |
| DE102004038100B3 (de) * | 2004-08-05 | 2006-04-13 | Texas Instruments Deutschland Gmbh | Erzeugung eines Takts mit gespreiztem Frequenzspektrum |
| US7161970B2 (en) * | 2004-09-10 | 2007-01-09 | Ftd Solutions Pte, Ltd. | Spread spectrum clock generator |
| US7583459B1 (en) | 2004-11-18 | 2009-09-01 | Marvell International Ltd. | Method and apparatus for write precompensation in a magnetic recording system |
| JP2006324750A (ja) * | 2005-05-17 | 2006-11-30 | Nec Electronics Corp | クロック生成回路 |
| US7676197B2 (en) * | 2005-06-30 | 2010-03-09 | Intel Corporation | Signal spectrum steering method, apparatus, and system |
| US8144125B2 (en) | 2006-03-30 | 2012-03-27 | Cypress Semiconductor Corporation | Apparatus and method for reducing average scan rate to detect a conductive object on a sensing device |
| US7683829B2 (en) * | 2006-04-24 | 2010-03-23 | Atheros Communications, Inc. | Method and apparatus for adapting a receiver frequency plan according to location |
| DE102006024471A1 (de) * | 2006-05-24 | 2007-12-06 | Xignal Technologies Ag | Umschaltbarer Phasenregelkreis sowie Verfahren zum Betrieb eines umschaltbaren Phasenregelkreises |
| US20080080655A1 (en) * | 2006-10-02 | 2008-04-03 | International Business Machines Corporation | Precise frequency rail to rail spread spectrum generation |
| US8547114B2 (en) * | 2006-11-14 | 2013-10-01 | Cypress Semiconductor Corporation | Capacitance to code converter with sigma-delta modulator |
| US8144126B2 (en) | 2007-05-07 | 2012-03-27 | Cypress Semiconductor Corporation | Reducing sleep current in a capacitance sensing system |
| US8089289B1 (en) | 2007-07-03 | 2012-01-03 | Cypress Semiconductor Corporation | Capacitive field sensor with sigma-delta modulator |
| US8570053B1 (en) | 2007-07-03 | 2013-10-29 | Cypress Semiconductor Corporation | Capacitive field sensor with sigma-delta modulator |
| EP2063534B1 (en) * | 2007-11-23 | 2012-02-01 | STMicroelectronics Srl | Clock dithering process for reducing electromagnetic interference in D/A converters and apparatus for carrying out such process |
| TWI345881B (en) * | 2007-12-03 | 2011-07-21 | Ind Tech Res Inst | Spread spectrum clock generating appartus |
| US8253454B2 (en) * | 2007-12-21 | 2012-08-28 | Realtek Semiconductor Corp. | Phase lock loop with phase interpolation by reference clock and method for the same |
| US8525798B2 (en) | 2008-01-28 | 2013-09-03 | Cypress Semiconductor Corporation | Touch sensing |
| US8319505B1 (en) | 2008-10-24 | 2012-11-27 | Cypress Semiconductor Corporation | Methods and circuits for measuring mutual and self capacitance |
| US8358142B2 (en) | 2008-02-27 | 2013-01-22 | Cypress Semiconductor Corporation | Methods and circuits for measuring mutual and self capacitance |
| TWI376877B (en) * | 2008-12-26 | 2012-11-11 | Ind Tech Res Inst | Clock generator and multimodulus frequency divider and delta-sigma modulator thereof |
| KR101572479B1 (ko) * | 2008-12-29 | 2015-11-27 | 주식회사 동부하이텍 | 소면적 확산 스펙트럼 클럭 발생 장치 및 방법 |
| JP5298953B2 (ja) * | 2009-03-02 | 2013-09-25 | 日本テキサス・インスツルメンツ株式会社 | ディザ処理型クロック発生器 |
| US8044742B2 (en) | 2009-03-11 | 2011-10-25 | Qualcomm Incorporated | Wideband phase modulator |
| US9069405B2 (en) * | 2009-07-28 | 2015-06-30 | Cypress Semiconductor Corporation | Dynamic mode switching for fast touch response |
| US8723827B2 (en) | 2009-07-28 | 2014-05-13 | Cypress Semiconductor Corporation | Predictive touch surface scanning |
| JP2011107750A (ja) * | 2009-11-12 | 2011-06-02 | Renesas Electronics Corp | 半導体集積回路装置 |
| US8588720B2 (en) * | 2009-12-15 | 2013-11-19 | Qualcomm Incorproated | Signal decimation techniques |
| US8269536B2 (en) * | 2009-12-30 | 2012-09-18 | Industrial Technology Research Institute | Onion waveform generator and spread spectrum clock generator using the same |
| JP5473669B2 (ja) * | 2010-02-23 | 2014-04-16 | ルネサスエレクトロニクス株式会社 | クロック生成回路と半導体装置 |
| JP4666670B2 (ja) * | 2010-06-08 | 2011-04-06 | ルネサスエレクトロニクス株式会社 | 通信装置及びその折り返し試験方法 |
| CN102576276B (zh) | 2010-08-23 | 2017-05-10 | 谱瑞科技股份有限公司 | 电容扫描邻近侦测 |
| JP5672092B2 (ja) * | 2011-03-17 | 2015-02-18 | 株式会社リコー | スペクトラム拡散クロック発生回路 |
| US9094028B2 (en) | 2012-04-11 | 2015-07-28 | Rambus Inc. | Wide range frequency synthesizer with quadrature generation and spur cancellation |
| US9000858B2 (en) * | 2012-04-25 | 2015-04-07 | Qualcomm Incorporated | Ultra-wide band frequency modulator |
| US8952763B2 (en) * | 2012-05-10 | 2015-02-10 | Mediatek Inc. | Frequency modulator having digitally-controlled oscillator with modulation tuning and phase-locked loop tuning |
| JP2015080070A (ja) * | 2013-10-16 | 2015-04-23 | セイコーエプソン株式会社 | 発振回路、発振器、電子機器および移動体 |
| KR102511077B1 (ko) | 2015-09-24 | 2023-03-17 | 삼성전자주식회사 | 선형 조합을 이용한 비선형 확산 스펙트럼 프로파일 생성기 |
| KR102475095B1 (ko) * | 2015-10-26 | 2022-12-08 | 주식회사 위츠 | 무선 전력 송신 장치 |
| CN116312374B (zh) * | 2023-05-19 | 2023-07-21 | 苇创微电子(上海)有限公司 | 一种改善显示驱动芯片emi干扰的时序调制方法 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5943382A (en) | 1996-08-21 | 1999-08-24 | Neomagic Corp. | Dual-loop spread-spectrum clock generator with master PLL and slave voltage-modulation-locked loop |
| EP0828360A1 (de) | 1996-09-04 | 1998-03-11 | Micronas Intermetall GmbH | Taktgenerator zur Erzeugung eines störstrahlarmen Systemtaktes |
| US6046646A (en) | 1997-06-13 | 2000-04-04 | Lo; Pedro W. | Modulation of a phase locked loop for spreading the spectrum of an output clock signal |
| JPH11220386A (ja) | 1998-02-02 | 1999-08-10 | Mitsubishi Electric Corp | フェーズロックドループ |
| JP4089030B2 (ja) | 1998-09-18 | 2008-05-21 | ソニー株式会社 | クロック発生回路 |
| US6208216B1 (en) | 1998-09-28 | 2001-03-27 | Mikko J. Nasila | Phase-locked-loop pulse-width modulation system |
| JP2000216667A (ja) | 1999-01-25 | 2000-08-04 | Hitachi Ltd | クロック発振回路 |
| US6175259B1 (en) | 1999-02-09 | 2001-01-16 | Cypress Semiconductor Corp. | Clock generator with programmable two-tone modulation for EMI reduction |
| JP2000252817A (ja) | 1999-03-03 | 2000-09-14 | Kawasaki Steel Corp | Ｐｌｌ回路 |
| US6160456A (en) | 1999-06-14 | 2000-12-12 | Realtek Semiconductor Corp. | Phase-locked loop having adjustable delay elements |
| US6181213B1 (en) | 1999-06-14 | 2001-01-30 | Realtek Semiconductor Corp. | Phase-locked loop having a multi-phase voltage controlled oscillator |
| US6229400B1 (en) | 1999-10-22 | 2001-05-08 | Motorola Inc. | Method and apparatus for a calibrated frequency modulation phase locked loop |
| US6242956B1 (en) | 1999-10-22 | 2001-06-05 | Motorola, Inc. | Phase locked loop |
| US6204649B1 (en) | 2000-03-16 | 2001-03-20 | Micrel Incorporated | PWM regulator with varying operating frequency for reduced EMI |
| JP3567905B2 (ja) * | 2001-04-06 | 2004-09-22 | セイコーエプソン株式会社 | ノイズ低減機能付き発振器、書き込み装置及び書き込み装置の制御方法 |
| EP1289150A1 (en) * | 2001-08-24 | 2003-03-05 | STMicroelectronics S.r.l. | A process for generating a variable frequency signal, for instance for spreading the spectrum of a clock signal, and device therefor |
| JP4074166B2 (ja) * | 2001-09-25 | 2008-04-09 | 三星電子株式会社 | Ｅｍｉ低減ｐｌｌ |
-
2002
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8270553B2 (en) | 2008-07-30 | 2012-09-18 | Renesas Electronics Corporation | PLL circuit, communication device, and loopback test method of communication device |
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