JP2000216667A - クロック発振回路 - Google Patents
クロック発振回路Info
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- JP2000216667A JP2000216667A JP11015517A JP1551799A JP2000216667A JP 2000216667 A JP2000216667 A JP 2000216667A JP 11015517 A JP11015517 A JP 11015517A JP 1551799 A JP1551799 A JP 1551799A JP 2000216667 A JP2000216667 A JP 2000216667A
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- oscillator
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Abstract
(57)【要約】
【課題】 クロック・ディザリング機能付きのＰＬＬ発
振器を持たなくても、クロック・ディザリングによるＥ
ＭＩ低減を可能とするクロック発振回路を提供するこ
と。 【解決手段】 水晶発振子やセラミック発振子２を用い
た発振回路のコンデンサ４と並列にトランジスタ７でス
イッチされるコンデンサ８を設け、トランジスタ７を変
調周波数でスイッチング６することにより、クロック・
ディザリング可能となる。クロック発振回路のコンデン
サの静電容量を、変調用発振回路６の信号により変化さ
せることにより、基準クロックにクロック・ディザリン
グを行い、発生するＥＭＩレベルを低減させることがで
きる。
振器を持たなくても、クロック・ディザリングによるＥ
ＭＩ低減を可能とするクロック発振回路を提供するこ
と。 【解決手段】 水晶発振子やセラミック発振子２を用い
た発振回路のコンデンサ４と並列にトランジスタ７でス
イッチされるコンデンサ８を設け、トランジスタ７を変
調周波数でスイッチング６することにより、クロック・
ディザリング可能となる。クロック発振回路のコンデン
サの静電容量を、変調用発振回路６の信号により変化さ
せることにより、基準クロックにクロック・ディザリン
グを行い、発生するＥＭＩレベルを低減させることがで
きる。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック発振回路
に関し、特に、エンジン制御装置に好適なマイコンの基
準クロック等を発振するクロック発振回路に関する。
に関し、特に、エンジン制御装置に好適なマイコンの基
準クロック等を発振するクロック発振回路に関する。
【０００２】
【従来の技術】従来、特開平９−２８９５２７号公報に
開示されるように、ＥＭＩ（放射電磁雑音）を低減する
方法として、システムクロック信号を周波数変調（以下
「クロック・ディザリング」という）する方法が知られ
ている。このクロック・ディザリングは、クロック・デ
ィザリング機能を内蔵したＰＬＬ（Phase-Locked Loo
p）発振器により行われている。
開示されるように、ＥＭＩ（放射電磁雑音）を低減する
方法として、システムクロック信号を周波数変調（以下
「クロック・ディザリング」という）する方法が知られ
ている。このクロック・ディザリングは、クロック・デ
ィザリング機能を内蔵したＰＬＬ（Phase-Locked Loo
p）発振器により行われている。
【０００３】
【発明が解決しようとする課題】このため、マイコン内
蔵の発振回路で水晶発振子やセラミック発振子を用いて
エンジン制御装置の基準クロック等を発生させる場合
に、クロック・ディザリングを行うには、クロック・デ
ィザリング機能を持つＰＬＬ発振器をマイコンとは別に
設けなければならなかった。本発明は、上記問題点に鑑
み、簡易な構成でクロック・ディザリングを行い、ＥＭ
Ｉレベルを低減することができるクロック発振回路を提
供することを目的とする。
蔵の発振回路で水晶発振子やセラミック発振子を用いて
エンジン制御装置の基準クロック等を発生させる場合
に、クロック・ディザリングを行うには、クロック・デ
ィザリング機能を持つＰＬＬ発振器をマイコンとは別に
設けなければならなかった。本発明は、上記問題点に鑑
み、簡易な構成でクロック・ディザリングを行い、ＥＭ
Ｉレベルを低減することができるクロック発振回路を提
供することを目的とする。
【０００４】
【課題を解決するための手段】本願発明のクロック発振
回路は、水晶発振子またはセラミック発振子を用いるも
のであって、静電容量を変化させて前記クロック発振回
路の発振周波数を変調する変調手段を備えるものであ
る。また、水晶発振子またはセラミック発振子と、該水
晶発振子またはセラミック発振子の両端とアースとをそ
れぞれ接続するコンデンサ回路及び第１コンデンサと、
前記水晶発振子またはセラミック発振子の両端に並列に
接続されるインバータ及び帰還抵抗を備えるクロック発
振回路であって、前記コンデンサ回路の静電容量を変化
させて前記クロック発振回路の発振周波数を変調する変
調手段を備えることで、簡易な構成で発振周波数を変調
することができる。
回路は、水晶発振子またはセラミック発振子を用いるも
のであって、静電容量を変化させて前記クロック発振回
路の発振周波数を変調する変調手段を備えるものであ
る。また、水晶発振子またはセラミック発振子と、該水
晶発振子またはセラミック発振子の両端とアースとをそ
れぞれ接続するコンデンサ回路及び第１コンデンサと、
前記水晶発振子またはセラミック発振子の両端に並列に
接続されるインバータ及び帰還抵抗を備えるクロック発
振回路であって、前記コンデンサ回路の静電容量を変化
させて前記クロック発振回路の発振周波数を変調する変
調手段を備えることで、簡易な構成で発振周波数を変調
することができる。
【０００５】さらに、前記コンデンサ回路は、第２コン
デンサとトランジスタとを直列接続したものを第３コン
デンサと並列に接続したものであって、前記変調手段
は、前記トランジスタをオン・オフさせることにより変
調するものであることで、簡易な構成で静電容量を変化
させることができる。また、前記変調手段は、デューテ
ィレシオが１／２のパルスで変調するものであること
で、２つの発振周波数でのＥＭＩレベルを等しくするこ
とにより、ＥＭＩレベルを低くすることができる。
デンサとトランジスタとを直列接続したものを第３コン
デンサと並列に接続したものであって、前記変調手段
は、前記トランジスタをオン・オフさせることにより変
調するものであることで、簡易な構成で静電容量を変化
させることができる。また、前記変調手段は、デューテ
ィレシオが１／２のパルスで変調するものであること
で、２つの発振周波数でのＥＭＩレベルを等しくするこ
とにより、ＥＭＩレベルを低くすることができる。
【０００６】
【発明の実施の形態】以下添付図面を参照しながら本発
明の好適な実施の形態について詳細に説明する。図１
は、本発明の一実施の形態の構成を示す回路図である。
マイコン１を内蔵するエンジン制御装置１３を例にとっ
て説明する。セラミック発振子２の一端とアースとの間
に静電容量Ｃ１のコンデンサ３を接続し、セラミック発
振子２の他端とアースとの間に静電容量Ｃ２のコンデン
サ４を接続する。セラミック発振子２の両端にインバー
タ５及び帰還抵抗９を並列に接続する。これら、セラミ
ック発振子２、コンデンサ３、４、インバータ５及び帰
還抵抗９により基準クロックを発振するクロック発振器
を構成する。インバータ５及び帰還抵抗９はマイコン１
に内蔵のものを用いる。電源はバッテリー１２から電源
ライン１０を通して５Ｖレギュレータ１１を介して供給
する。
明の好適な実施の形態について詳細に説明する。図１
は、本発明の一実施の形態の構成を示す回路図である。
マイコン１を内蔵するエンジン制御装置１３を例にとっ
て説明する。セラミック発振子２の一端とアースとの間
に静電容量Ｃ１のコンデンサ３を接続し、セラミック発
振子２の他端とアースとの間に静電容量Ｃ２のコンデン
サ４を接続する。セラミック発振子２の両端にインバー
タ５及び帰還抵抗９を並列に接続する。これら、セラミ
ック発振子２、コンデンサ３、４、インバータ５及び帰
還抵抗９により基準クロックを発振するクロック発振器
を構成する。インバータ５及び帰還抵抗９はマイコン１
に内蔵のものを用いる。電源はバッテリー１２から電源
ライン１０を通して５Ｖレギュレータ１１を介して供給
する。
【０００７】従来のクロック発振器では、このクロック
発振器を発生源とするＥＭＩが、エンジン制御装置１３
本体や電源ライン１０から放射される。本実施の形態で
は、コンデンサ４に並列に、トランジスタ７と静電容量
Ｃ２'のコンデンサ８とを直列に接続してコンデンサ回
路とする。トランジスタ７は変調用発振回路６によって
オン・オフしてコンデンサ８の接続を選択的にオン・オ
フする。トランジスタ７がオンの時には、コンデンサ回
路の静電容量はコンデンサ４とコンデンサ８の合成静電
容量となる。
発振器を発生源とするＥＭＩが、エンジン制御装置１３
本体や電源ライン１０から放射される。本実施の形態で
は、コンデンサ４に並列に、トランジスタ７と静電容量
Ｃ２'のコンデンサ８とを直列に接続してコンデンサ回
路とする。トランジスタ７は変調用発振回路６によって
オン・オフしてコンデンサ８の接続を選択的にオン・オ
フする。トランジスタ７がオンの時には、コンデンサ回
路の静電容量はコンデンサ４とコンデンサ８の合成静電
容量となる。
【０００８】図２は、セラミック発振子２の特性の一例
を説明する図であり、コンデンサ回路の静電容量Ｃ２と
コンデンサ３の静電容量Ｃ１との比Ｃ２／Ｃ１に対する
発振周波数の偏差（％）を示す。ここで例えば、コンデ
ンサの静電容量をＣ１＝Ｃ２＝Ｃ２'に設定すると、ト
ランジスタ７がオンの場合、セラミック発振子２の発振
周波数は、トランジスタ７がオフのときの発振周波数ｆ
oに対して、−０.５％となる。したがって、変調用発振
回路６が発生するパルスにより、トランジスタ７を周期
的にスイッチングすると、基準クロックの周波数は図３
のように、変調用発振回路の出力により変調周波数で、
ｆoとｆo−0.005ｆoとの間でクロック・ディザリングさ
れる。
を説明する図であり、コンデンサ回路の静電容量Ｃ２と
コンデンサ３の静電容量Ｃ１との比Ｃ２／Ｃ１に対する
発振周波数の偏差（％）を示す。ここで例えば、コンデ
ンサの静電容量をＣ１＝Ｃ２＝Ｃ２'に設定すると、ト
ランジスタ７がオンの場合、セラミック発振子２の発振
周波数は、トランジスタ７がオフのときの発振周波数ｆ
oに対して、−０.５％となる。したがって、変調用発振
回路６が発生するパルスにより、トランジスタ７を周期
的にスイッチングすると、基準クロックの周波数は図３
のように、変調用発振回路の出力により変調周波数で、
ｆoとｆo−0.005ｆoとの間でクロック・ディザリングさ
れる。
【０００９】次にＥＭＩレベルの測定結果を示す。図４
に、クロック・ディザリングがない場合に電源ライン１
０から放射されるＥＭＩレベルの測定結果を示す。基準
クロックの９倍にあたる８９.５６ＭＨｚで、ＥＭＩピ
ークレベルが１２.８５dBμVである。ただし、 Ｖx[dBμV]＝Ｅ[dB(μV/m)]−ＡＦ[dB] Ｖx：測定電圧値 Ｅ：空間電界強度 ＡＦ：アンテナファクタ（既知の係数） Ｖx[dBμV]＝20log10(Ｖx[μV]) 図５に、クロック・ディザリングがある場合に電源ライ
ン１０から放射されるＥＭＩレベルの測定結果を示す。
クロック・ディザリングの設定は、変調周波数３５ＫＨ
ｚ、発振周波数偏差０.５％である。８９.５３ＭＨｚ
で、ＥＭＩピークレベルは１０.８０dBμVであり、クロ
ック・ディザリングがない場合に比べ、２dBμV低減し
ている。
に、クロック・ディザリングがない場合に電源ライン１
０から放射されるＥＭＩレベルの測定結果を示す。基準
クロックの９倍にあたる８９.５６ＭＨｚで、ＥＭＩピ
ークレベルが１２.８５dBμVである。ただし、 Ｖx[dBμV]＝Ｅ[dB(μV/m)]−ＡＦ[dB] Ｖx：測定電圧値 Ｅ：空間電界強度 ＡＦ：アンテナファクタ（既知の係数） Ｖx[dBμV]＝20log10(Ｖx[μV]) 図５に、クロック・ディザリングがある場合に電源ライ
ン１０から放射されるＥＭＩレベルの測定結果を示す。
クロック・ディザリングの設定は、変調周波数３５ＫＨ
ｚ、発振周波数偏差０.５％である。８９.５３ＭＨｚ
で、ＥＭＩピークレベルは１０.８０dBμVであり、クロ
ック・ディザリングがない場合に比べ、２dBμV低減し
ている。
【００１０】トランジスタ７がオン時の基準クロック周
波数をｆ１、オフ時の基準クロック周波数をｆ２とする
と、ｆ１、ｆ２それぞれにおけるエネルギーの比は、変
調用発振回路６の出力のデューティレシオとリニアな関
係があると考えられる。そして、ｆ１、ｆ２のエネルギ
ーのどちらか大きい方によりＥＭＩレベルも決まること
になるので、ＥＭＩレベルを最小にするデューティレシ
オは５０％となる。
波数をｆ１、オフ時の基準クロック周波数をｆ２とする
と、ｆ１、ｆ２それぞれにおけるエネルギーの比は、変
調用発振回路６の出力のデューティレシオとリニアな関
係があると考えられる。そして、ｆ１、ｆ２のエネルギ
ーのどちらか大きい方によりＥＭＩレベルも決まること
になるので、ＥＭＩレベルを最小にするデューティレシ
オは５０％となる。
【００１１】変調用発振回路６の出力がデューティレシ
オ５０％のパルスであるとき、クロック・ディザリング
されたマイコンの基準クロックの周波数Ｆは上記ｆ１、
ｆ２を用いて、Ｆ＝（ｆ１＋ｆ２）／２となる。そし
て、マイコンが行う周期計測処理やパルス出力処理の処
理単位時間よりも、変調用発振回路６の出力パルスの周
期を短くすることにより、クロック・ディザリングがマ
イコンの処理に与える影響を無視することができる。
オ５０％のパルスであるとき、クロック・ディザリング
されたマイコンの基準クロックの周波数Ｆは上記ｆ１、
ｆ２を用いて、Ｆ＝（ｆ１＋ｆ２）／２となる。そし
て、マイコンが行う周期計測処理やパルス出力処理の処
理単位時間よりも、変調用発振回路６の出力パルスの周
期を短くすることにより、クロック・ディザリングがマ
イコンの処理に与える影響を無視することができる。
【００１２】なお、本発明は上記実施の形態に限定され
るものではない。発振子はセラミック発振子に代えて、
水晶発振子でもよいが、セラミック発振子の方が容易に
周波数を変化させることができる。静電容量を３種類以
上に変化させて基準クロック周波数を３種類以上に変化
させてもよい。
るものではない。発振子はセラミック発振子に代えて、
水晶発振子でもよいが、セラミック発振子の方が容易に
周波数を変化させることができる。静電容量を３種類以
上に変化させて基準クロック周波数を３種類以上に変化
させてもよい。
【００１３】
【発明の効果】クロック・ディザリング用ＰＬＬ発振器
を持たないクロック発振回路でも、クロック発振回路の
コンデンサの合成静電容量を変調用発振回路の信号によ
り変化させることにより、基準クロックにクロック・デ
ィザリングを行い、ＥＭＩレベルを低減させることがで
きる。
を持たないクロック発振回路でも、クロック発振回路の
コンデンサの合成静電容量を変調用発振回路の信号によ
り変化させることにより、基準クロックにクロック・デ
ィザリングを行い、ＥＭＩレベルを低減させることがで
きる。
【００１４】水晶発振子またはセラミック発振子を用い
るクロック発振回路は通常、基準のクロックを発振する
ためのものであり、周波数を変えず、周波数が安定であ
ることを前提とする発振回路であるのに対して、本願発
明は、その周波数を変調することによりＥＭＩレベルを
低減するものである。また、クロック・ディザリングさ
れた発振回路の基準クロック周波数が変調用発振回路の
出力パルスのレベルにより決まるものでは、パルスのデ
ューティレシオを５０％とすることで、ＥＭＩレベルを
最小にすることができる。
るクロック発振回路は通常、基準のクロックを発振する
ためのものであり、周波数を変えず、周波数が安定であ
ることを前提とする発振回路であるのに対して、本願発
明は、その周波数を変調することによりＥＭＩレベルを
低減するものである。また、クロック・ディザリングさ
れた発振回路の基準クロック周波数が変調用発振回路の
出力パルスのレベルにより決まるものでは、パルスのデ
ューティレシオを５０％とすることで、ＥＭＩレベルを
最小にすることができる。
【図１】本発明の一実施の形態の構成を示す回路図であ
る。
る。
【図２】セラミック発振子の特性の一例を説明する図で
ある。
ある。
【図３】基準クロックのタイミングチャートである。
【図４】クロック・ディザリングなしの場合のＥＭＩレ
ベルを示す図である。
ベルを示す図である。
【図５】クロック・ディザリングありの場合のＥＭＩレ
ベルを示す図である。
ベルを示す図である。
１ マイコン ２ セラミック発振子 ３、４、８ コンデンサ ５ インバータ ６ 変調用発振回路 ７ トランジスタ ９ 帰還抵抗 １０ 電源ライン １１ ５Ｖレギュレータ １２ バッテリー １３ エンジン制御装置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 林原 年男 茨城県ひたちなか市大字高場2520番地 株 式会社日立製作所自動車機器事業部内 Ｆターム(参考） 5J043 AA06 BB01 DD03 DD07 DD09 DD13 EE01
Claims (4)
- 【請求項１】 水晶発振子またはセラミック発振子を用
いるクロック発振回路において、静電容量を変化させて
前記クロック発振回路の発振周波数を変調する変調手段
を備えることを特徴とするクロック発振回路。 - 【請求項２】 水晶発振子またはセラミック発振子と、
該水晶発振子またはセラミック発振子の両端とアースと
をそれぞれ接続するコンデンサ回路及び第１コンデンサ
と、前記水晶発振子またはセラミック発振子の両端に並
列に接続されるインバータ及び帰還抵抗を備えるクロッ
ク発振回路において、前記コンデンサ回路の静電容量を
変化させて前記クロック発振回路の発振周波数を変調す
る変調手段を備えることを特徴とするクロック発振回
路。 - 【請求項３】 前記コンデンサ回路は、第２コンデンサ
とトランジスタとを直列接続したものを第３コンデンサ
と並列に接続したものであって、前記変調手段は、前記
トランジスタをオン・オフさせることにより変調するも
のであることを特徴とする請求項２記載のクロック発振
回路。 - 【請求項４】 前記変調手段は、デューティレシオが１
／２のパルスで変調するものであることを特徴とする請
求項１乃至３いずれかに記載のクロック発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11015517A JP2000216667A (ja) | 1999-01-25 | 1999-01-25 | クロック発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11015517A JP2000216667A (ja) | 1999-01-25 | 1999-01-25 | クロック発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000216667A true JP2000216667A (ja) | 2000-08-04 |
Family
ID=11891020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11015517A Pending JP2000216667A (ja) | 1999-01-25 | 1999-01-25 | クロック発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000216667A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6703902B2 (en) | 2001-09-25 | 2004-03-09 | Samsung Electronics Co. Ltd. | Phase locked loop for reducing electromagnetic interference |
| US7224349B2 (en) | 2002-06-18 | 2007-05-29 | Seiko Epson Corporation | Electronic apparatus |
| WO2014130255A1 (en) * | 2013-02-25 | 2014-08-28 | Advanced Micro Devices, Inc. | State machine for low-noise clocking of high frequency clock |
| JP2019016321A (ja) * | 2017-07-11 | 2019-01-31 | 株式会社吉川アールエフセミコン | 乱数生成回路 |
-
1999
- 1999-01-25 JP JP11015517A patent/JP2000216667A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6703902B2 (en) | 2001-09-25 | 2004-03-09 | Samsung Electronics Co. Ltd. | Phase locked loop for reducing electromagnetic interference |
| US7224349B2 (en) | 2002-06-18 | 2007-05-29 | Seiko Epson Corporation | Electronic apparatus |
| WO2014130255A1 (en) * | 2013-02-25 | 2014-08-28 | Advanced Micro Devices, Inc. | State machine for low-noise clocking of high frequency clock |
| US8884663B2 (en) | 2013-02-25 | 2014-11-11 | Advanced Micro Devices, Inc. | State machine for low-noise clocking of high frequency clock |
| JP2019016321A (ja) * | 2017-07-11 | 2019-01-31 | 株式会社吉川アールエフセミコン | 乱数生成回路 |
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