JP2019016321A - 乱数生成回路 - Google Patents

Abstract

【課題】小さい回路規模で、乱数の品質が劣化することを防止し高速に乱数を生成することができる乱数生成回路を提供する。【解決手段】周波数が可変な第１の発振器が出力する第１のクロック信号をデータ入力とし、第２の発振器が出力する第１のクロック信号とは非同期の第２のクロック信号をクロック入力とし、各タップの出力を乱数データとしてパラレル出力するシフトレジスタ回路に入力される第１のクロック信号の周波数をシフトレジスタ回路が出力する乱数データに基づいて制御するようにして、小さい回路規模で、乱数の品質が劣化することを防止し高速に乱数を生成する。【選択図】図１

Description

本発明は、乱数生成回路に関する。

近年、暗号や認証のアプリケーションでは、無線（ＲＦ：Radio Frequency）信号を用いて給電して認証する技術が広まってきており、それに対応するため、次の＜１＞〜＜５＞のような特徴を備える真性乱数生成回路が必要となってきている。
＜１＞高速に乱数を生成できる。
＜２＞暗号用乱数として、生成される値に統計的に偏りがない無作為性と、すでに生成された値から将来生成される値が予測できない予測不可能性と、完全に同一の生成条件にしても異なる乱数が生成される再現不可能性とを有する。
＜３＞小規模で省電力である。
＜４＞設計容易である。
＜５＞半導体チップへの組み込みが容易で、半導体プロセスの移植が容易である。

真性乱数を生成する回路方式は、下記の４つの方式に大別される。
１．熱雑音等の自然界の微小なノイズやカオス現象から乱数を取り出すアナログ方式（例えば、特許文献１、２参照）は、測定した瞬間に乱数が確定するので高速に乱数を生成できる。しかし、アナログ方式は、信号を増幅するアンプや信号をデジタル化するＡ／Ｄ変換回路が必要であり、動作電流が大きく、それらの半導体製造ばらつき・電源電圧・温度（ＰＶＴ）の補償回路の設計と、回路外部や動作環境に存在するノイズの影響を受けない構造にする必要があり、半導体プロセス毎に専用の回路の設計が必要で、また小規模に回路を構成するのは容易ではない。また、半導体プロセスや工場を変更する際には、再設計や移植作業が必要であり汎用性に乏しい。

２．ラッチのメタステーブルやスタティックランダムアクセスメモリ（ＳＲＡＭ）の初期値のばらつきを使う方式（例えば、特許文献３、４参照）は、デジタル回路で構成でき移植性がよい。しかし、この方式は、素子毎のばらつきが小さい場合や製造ばらつきやＰＶＴによりばらつかない素子を見込んだ冗長な素子の配置や、そのような素子を判別して排除してから乱数生成を行うための回路が必要である。また、この方式は、消費電流が大きく、回路レイアウトにも依存する。

３．発振器を使う方式（例えば、特許文献５、６参照）は、発振周波数及び位相が異なる非同期で無相関である２つの発振器を用い、ラッチのデータ入力に一方の発振器の信号を入力しクロック入力に他方の発振器の信号を入力し、無相関性を蓄積して乱数を得るため、回路規模が小さい汎用のデジタル回路で実現でき、回路の設計及び半導体プロセスの移植も容易である。しかし、この方式は、発振器の発振周波数比率とゆらぎを乱数の種とするため、乱数を得るのに一定の蓄積時間を要する。これを解消するために発振器の発振周波数を可変にして蓄積時間を短縮する方式があるが、２つの発振器の発振周波数比率が有理数である場合、生成される乱数に周期性が発生し暗号用乱数に利用できないため、生成した乱数の品質を改善する回路や発振周波数比率を監視する回路が必要となる。

４．暗号を使うデジタル方式（例えば、特許文献７参照）は、暗号値から元の値を逆算することが困難な性質を利用し、暗号値を乱数として使用することが可能であり、また標準的な暗号方式の回路は回路ＩＰ化されているため、回路の設計や半導体プロセスの移植が容易である。しかし、この方式は、半導体チップ毎の製造ばらつきが乱数に反映されないため、半導体チップ毎に異なる乱数を生成する仕組み又は外部からの入力が必要となり、回路規模が大きく、暗号鍵（秘密情報）を秘匿するために不揮発性メモリが必要である。さらに、暗号化速度と回路規模は、トレードオフの関係にあり、両者を同時に満足させることが困難である。

特開２００１−１３４４２２号公報 特開２０００−１９４５３７号公報 特開２００４−１２７２８３号公報 特表２０１１−５２１３７６号公報 特開２００４−２３４１５３号公報 特開２００９−２０５５４７号公報 特開２００１−５３８４号公報

前述した従来の回路方式では、それぞれメリットとデメリットがあり、真数乱数生成回路に必要な前述した＜１＞〜＜５＞の特徴に関してトレードオフが必要であった。本発明の目的は、小さい回路規模で、乱数の品質が劣化することを防止し高速に乱数を生成することができる乱数生成回路を提供することである。

本発明に係る乱数生成回路は、第１のクロック信号を出力する周波数が可変な第１の発振器と、前記第１のクロック信号とは非同期の第２のクロック信号を出力する第２の発振器と、前記第１のクロック信号及び前記第２のクロック信号の一方をデータ入力とし他方をクロック入力とし、各タップの出力を乱数データとしてパラレル出力するシフトレジスタ回路と、前記シフトレジスタ回路が出力する乱数データに基づいて前記第１の発振器が出力する前記第１のクロック信号の周波数を制御する周波数制御部とを有することを特徴とする。

本発明によれば、小さい回路規模で、乱数の品質が劣化することを防止し高速に乱数を生成することができる乱数生成回路を提供することができる。

本発明の実施形態における乱数生成回路の構成例を示す図である。 本実施形態における可変周波数発振器の構成例を示す図である。 本実施形態におけるシフトレジスタ回路の構成例を示す図である。 本実施形態における周波数制御部の構成例を示す図である。 本実施形態における周波数設定部の構成例を示す図である。 本実施形態におけるパルス幅変調を説明する図である。 本実施形態における周波数設定部及びＰＷＭ処理部での処理を説明する図である。 本実施形態におけるディザ生成部を説明する図である。 本実施形態における周波数制御部の他の構成例を示す図である。 本実施形態における乱数生成回路の他の構成例を示す図である。

以下、本発明の実施形態を図面に基づいて説明する。

図１は、本発明の一実施形態における乱数生成回路の構成例を示す図である。本実施形態における乱数生成回路１０は、発振器１１、１２、シフトレジスタ回路１３、排他的論理和演算回路（ＥＸＯＲ回路）１４、及び周波数制御部１５を有する。第１の発振器１１は、出力するクロック信号（発振信号）の周波数が可変な発振器であり、周波数制御部１５から出力される制御信号ＣＴＬに応じた周波数のクロック信号ＣＬＫＡを出力する。

図２は、本実施形態における第１の発振器１１の構成例を示す図である。第１の発振器１１は、インバータ２１−１〜２１−ｐ（ｐは奇数）、キャパシタＣ１、抵抗Ｒ１〜Ｒｑ、及びスイッチＳＷ２〜ＳＷｑ（ｑは２以上の自然数）を有する。インバータ２１−１〜２１−ｐは、直列（縦続）接続されており、インバータ２１−ｐの出力がクロック信号ＣＬＫＡとして出力される。

インバータ２１−１の入力には、キャパシタＣ１が接続されているとともに、インバータ２１−１とインバータ２１−ｐとの間に並列接続された抵抗Ｒ１〜Ｒｑを介してインバータ２１−ｐの出力が入力される。また、抵抗Ｒ２〜Ｒｑに、周波数制御部１５からの制御信号ＣＴＬによりオン／オフ制御されるスイッチＳＷ２〜ＳＷｑが対応するように並列接続されている。制御信号ＣＴＬによってスイッチＳＷ２〜ＳＷｑを制御してインバータ２１−ｐからインバータ２１−１へのフィードバック経路（帰還経路）の抵抗値を制御することで、遅延量を制御し第１の発振器１１が出力するクロック信号ＣＬＫＡの周波数を制御する。

なお、図２に示した第１の発振器１１の構成例は一例であり、これに限定されるものではない。例えば、制御信号ＣＴＬによって接続されるインバータの個数等が制御されるリングオシレータや、制御信号ＣＴＬによって制御電圧等が制御されるレギュレータによるリングオシレータや電圧制御発振器（ＶＣＯ）であっても良い。本実施形態における乱数生成器が生成する乱数を使用する回路は、デジタル回路であることが多いため、第１の発振器１１は、デジタル回路を作成するプロセスで製造できる構成、例えば図２に示す構成やインバータの個数等が制御されるリングオシレータであることが好ましい。

第２の発振器１２は、第１の発振器１１と非同期のクロック信号（発振信号）ＣＬＫＢを出力する発振器である。なお、第２の発振器１２は、出力するクロック信号ＣＬＫＢが第１の発振器１１が出力するクロック信号ＣＬＫＡと非同期であればよく、周波数が固定の発振器であっても、周波数が可変の発振器であってもよい。

シフトレジスタ回路１３は、データとしてＥＸＯＲ回路１４の出力が入力され、クロックとして第２の発振器１２から出力されるクロック信号ＣＬＫＢが入力され、シフトレジスタ回路１３内の各タップからパラレル出力してｎビットからなる乱数ＲＮを出力する。ＥＸＯＲ回路１４には、第１の発振器１１が出力するクロック信号ＣＬＫＡ及びシフトレジスタ回路１３が出力する乱数データＲＮの任意のビットＲＮ［ｘ］が入力され、その演算結果を出力する。このようにＥＸＯＲ回路１４を設けることで、過去に生成した乱数を不可逆に蓄積することが可能となるとともに、入力データが“０”又は“１”の一方に偏ることを防止することができ、良好な品質の乱数の発生が可能となる。

シフトレジスタ回路１３は、例えば図３に示すように構成され、データとして入力されるＥＸＯＲ回路１４の出力をクロック信号ＣＬＫＢに同期して順次シフトし乱数データＲＮとして出力する。図３は、本実施形態におけるシフトレジスタ回路１３の構成例を示す図である。ｎビット出力のシフトレジスタ回路１３は、ｎ個のフリップフロップ回路３１−０〜３１−（ｎ−１）が直列（縦続）接続され、各フリップフロップ３１−ｉ（ｉは添え字であり、ｉ＝０〜（ｎ−１）の整数）の出力ＲＮ［ｉ］が乱数データＲＮとして出力される。

ここで、前述のように構成し、シフトレジスタ回路１３の出力ＲＮ［ｘ］と第１の発振器１１の出力との排他的論理和演算結果をシフトレジスタ回路１３に出力することで、シフトレジスタ回路１３への入力が“０”又は“１”の一方に偏ることを防止できる。これによって、シフトレジスタ回路１３の出力が“０”及び“１”の一方へ偏ることを防止できる。

周波数制御部１５は、出力される乱数データＲＮに基づいて制御信号ＣＴＬを出力し、周波数が可変な第１の発振器１１が出力するクロック信号ＣＬＫＡの周波数を制御する。周波数制御部１５は、例えば図４に示すように構成される。図４は、本実施形態における周波数制御部１５の構成例を示す図である。

図４に示す周波数制御部１５は、周波数設定部４１、パルス幅変調（Pulse width modulation：ＰＷＭ）処理部４２、ディザ生成部４３、及び演算部４４を有する。周波数設定部４１は、シフトレジスタ回路１３の出力ＲＮに基づいて、第１の発振器１１が出力するクロック信号ＣＬＫＡの周波数を設定する制御信号ＦＳＴを出力する。

図５（Ａ）は、本実施形態における周波数設定部４１の構成例を示す図である。図５（Ａ）には、周波数設定部４１の一例として、６ビットの最長線形帰還シフトレジスタ回路を用いた例を示している。図５（Ａ）に示す周波数設定部４１は、直列（縦続）接続されたフリップフロップ５１−０〜５１−５、セレクタ５２−０〜５２−５、及び排他的論理和演算回路（ＥＸＯＲ回路）５３を有する。

周波数設定部４１において、フリップフロップ５１−０〜５１−５の出力が制御信号ＦＳＴとして出力される。また、セレクタ５２−０〜５２−５の出力がフリップフロップ５１−０〜５１−５にデータとして入力される。セレクタ５２−０〜５２−５によりフリップフロップ５１−０〜５１−５には、選択信号ＳＥＬが所定の条件を満たす場合、乱数データＲＮが入力され、そうでない場合には前段のフリップフロップの出力データが入力される。

ここで、所定の条件とは、例えば制御信号ＦＳＴとして出力される値が所定の値を示すときである。本実施形態では、例えば制御信号ＦＳＴが６ビットである場合に値６３（全ビットが“１”であるとき）を示すときに乱数データＲＮがフリップフロップ５１−０〜５１−５に入力されるものとする。このようにすることで、周波数設定部４１から出力される制御信号ＣＴＬの周期性を損なわせることができ、良好な品質の乱数を生成することが可能となる。

なお、前述した例では、図５（Ａ）に示したような周波数制御部４１を一例に説明したが、本発明はこれに限定されるものではない。例えば、図５（Ｂ）に示すようなカウンタ回路を周波数設定部４１として用いても良い。図５（Ｂ）は、本実施形態における周波数設定部４１の他の構成例を示す図である。図５（Ｂ）に示す周波数設定部４１は、カウンタ値を保持して制御信号ＦＳＴとして出力する保持部５５、保持部５５の出力に１加算する処理部５６と、選択信号ＳＥＬに応じてカウンタ回路の処理部５６の出力又は乱数データＲＮの一方を出力するセレクタ５７を有する。例えば、セレクタ５７は、所定の条件（例えば制御信号ＦＳＴが６ビットである場合に値６３（全ビットが“１”であるとき））を示すときに乱数データＲＮを保持部５５に入力する。

パルス幅変調（ＰＷＭ）処理部４２は、周波数設定部４１から出力される制御信号ＦＳＴをパルス幅変調して出力信号ＭＳＧとして出力する。ＰＷＭ処理部４２は、図６に示すように、制御信号ＦＳＴが“０”→“１”に変化する場合、徐々に“１”である時間比率が大きくなるように出力信号ＭＳＧを変化させ、制御信号ＦＳＴが“１”→“０”に変化する場合、徐々に“０”である時間比率が大きくなるように出力信号ＭＳＧを変化させる。このような制御を行うことで、周波数設定値を整数の中間値とすることができ、２つの発振器１１、１２の周波数比が有理数になることを抑制することができる。なお、制御信号ＦＳＴが変化しない場合には、ＰＷＭ処理部４２は前述のような制御を行わずに信号レベルを維持する。

図６は、本実施形態におけるパルス幅変調を説明する図である。本実施形態では、例えば図６に示すように一定の周期でパルス幅変調を繰り返すカウンタ等を用いて一定の周期で信号レベルが変化する周期信号ＩＮＴＶを生成し、さらに周期信号ＩＮＴＶの周期を８分割する三角波ＲＭＰを生成する。なお、三角波ＲＭＰから周期信号ＩＮＴＶを生成するようにしても良い。

そして、三角波ＲＭＰと周期信号ＩＮＴＶとの値を比較し、三角波ＲＭＰの信号レベルが周期信号ＩＮＴＶの信号レベルより高い場合にハイレベル（“１”）となり、三角波ＲＭＰの信号レベルが周期信号ＩＮＴＶの信号レベルより低い場合にローレベル（“０”）となる基準信号ＢＭＳを取得する。この基準信号ＢＭＳと制御信号ＦＳＴとの排他的論理和演算を行うことにより、ＰＷＭ処理部４２は出力信号ＭＳＧを出力する。

ＰＷＭ処理部４２は、制御信号ＦＳＴが“１”→“０”に変化する場合、図６に示すように“０”（ローレベル）になる時間が時間の経過とともに長くなるように出力信号ＭＳＧを変化させる。また、ＰＷＭ処理部４２は、制御信号ＦＳＴが“０”→“１”に変化する場合、図６に示すように“１”（ハイレベル）になる時間が時間の経過とともに長くなるように出力信号ＭＳＧを変化させる。

図７は、本実施形態における周波数設定部４１及びＰＷＭ設定部４２での処理を説明する図である。図７に示すように各ビットについて、周波数設定部４１の出力値ＦＳＴ［０：５］が変化する場合、ＰＷＭ処理部４２の出力値ＭＳＧ［０：５］が時間経過とともに変化後の値になる時間が長くなるように変化する。図７の下部には、時刻Ｔ７１〜Ｔ７２における変化（値“３６”→“９”→“１８”）を拡大して示している。

また、例えば周波数設定部４１の出力値ＦＳＴが値“６３”となる時刻Ｔ７３において、そのときの乱数データＲＮ（ここでは値“２４”）が周波数設定部４１に取り込まれる。そして、その後の時刻Ｔ７４以降、周波数設定部４１の出力値ＦＳＴは、値“２４”に続く変化を示し、値“２４”→“４９”→“３４”→・・・と変化していく。

ディザ生成部４３は、乱数データＲＮが所定の値になった場合、周期性を損なわせるためのノイズを注入する。図８は、本実施形態におけるディザ生成部による動作例を示す図であり、図８においては乱数データＲＮの７、９、１２ビット目のすべてが“０”となった場合にノイズとするディザ信号ＤＴＨを入力する場合を示している。乱数データＲＮの７、９、１２ビット目のすべてが“０”となったときにディザ信号ＤＴＨを入力する場合、例えば図８（Ａ）に示すように、乱数データＲＮ［７］、ＲＮ［９］、ＲＮ［１２］を否定論理和演算回路（ＮＯＲ回路）８１に入力し、その演算結果をディザ信号ＤＴＨとすることで実現できる。なお、ディザ生成部４３は、これに限定されるものではなく、疑似乱数や、周波数設定とは非同期の一定間隔でノイズを注入したりするようなものであっても良い。

演算部４４は、ＰＷＭ処理部４２からの出力信号ＭＳＧの一部とディザ生成部４３からのディザ信号ＤＴＨとの演算処理を行い、その他は演算をせずに、演算結果を制御信号ＣＴＬとして出力する。演算部４４で行う演算処理は、排他的論理和演算であっても良いし、加算演算であっても良い。例えば、演算部４４が行う論理演算が排他的論理和演算であって、かつ周波数設定部４１から出力される制御信号ＦＳＴが“１”→“０”に変化する場合、図８（Ｂ）に示すような制御信号ＣＴＬが周波数制御部１５から第１の発振器１１に出力される。

以上のように、本実施形態によれば、周波数設定に係るデータをパルス幅変調したり、ディザ信号を加えたりして、第１の発振器１１が出力するクロック信号の周波数を変調することで、従来のような性能のトレードオフを不要とし、第１の発振器１１と第２の発振器１２との周波数比が有理数に固定されないようにして、乱数の品質が劣化することを防止し高速に乱数を生成することが可能となる。また、シフトレジスタ回路１３に対して乱数データＲＮの任意のビットをフィードバックして入力データと排他的論理和演算を行うことで、偏向性のない乱数を生成することができる。

なお、前述した実施形態では、周波数制御部１５が、周波数設定部４１、ＰＷＭ処理部４２、ディザ生成部４３、及び演算部４４で構成される例を示したが、本発明はこれに限定されるものではない。例えば、図９（Ａ）に示すようにディザ信号を加えずに周波数制御部１５を周波数設定部４１及びＰＷＭ処理部４２で構成するようにしても良い。また、例えば図９（Ｂ）にしめすように、周波数制御部１５を周波数設定部４１、ディザ生成部４３、及び演算部４４で構成しパルス幅変調処理を行わずに処理するようにしても良い。

また、本実施形態では、乱数データのビット幅を拡張する場合、例えば図１０に示すように第２の発振器１２Ａ、シフトレジスタ回路１３Ａ、ＥＸＯＲ回路１４Ａにそれぞれ対応する第３の発振器１２Ｂ、シフトレジスタ回路１３Ｂ、及びＥＸＯＲ回路１４Ｂを設けることで２倍のビット幅を有する乱数データＲＮ２を生成することができる。なお、シフトレジスタのビット数を拡張することでも、乱数データのビット数を拡張することが可能である。

また、本実施形態では、周波数可変の第１の発振器１１が出力するクロック信号ＣＬＫＡをデータとし、第２の発振器１２が出力するクロック信号ＣＬＫＢをクロックとしてシフトレジスタ回路１３に入力するようにしているが、第２の発振器１２が出力するクロック信号ＣＬＫＢをデータとし、第１の発振器１１が出力するクロック信号ＣＬＫＡをクロックとしてシフトレジスタ回路１３に入力するようにしても良い。

なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１０ 乱数生成回路
１１、１２ 発振器
１３ シフトレジスタ
１４ 排他的論理和演算回路（ＥＸＯＲ回路）
１５ 周波数制御部
４１ 周波数設定部
４２ ＰＷＭ処理部
４３ ディザ生成部
４４ 演算部

Claims (8)

1. 第１のクロック信号を出力する周波数が可変な第１の発振器と、
   前記第１のクロック信号とは非同期の第２のクロック信号を出力する第２の発振器と、
   前記第１のクロック信号及び前記第２のクロック信号の一方をデータ入力とし他方をクロック入力とし、各タップの出力を乱数データとしてパラレル出力するシフトレジスタ回路と、
   前記シフトレジスタ回路が出力する乱数データに基づいて前記第１の発振器が出力する前記第１のクロック信号の周波数を制御する周波数制御部とを有することを特徴とする乱数生成回路。
2. 前記シフトレジスタ回路が出力する乱数データと前記データ入力として入力されるクロック信号とが入力され、演算結果を前記シフトレジスタ回路のデータ入力として出力する排他的論理和演算回路を有することを特徴とする請求項１記載の乱数生成回路。
3. 前記周波数制御部は、前記シフトレジスタ回路が出力する乱数データに基づいて前記第１のクロック信号の周波数の設定値を出力する設定部と、
   前記設定値をパルス幅変調して出力する変調処理部とを有することを特徴とする請求項１又は２記載の乱数生成回路。
4. 前記変調処理部は、前記設定値を示す各ビットについて、変化させる値の遷移が出力のパルス幅を時間の経過とともに長くなるように変調することを特徴とする請求項３記載の乱数生成回路。
5. 前記変調処理部は、前記設定値を示す各ビットについて、値が“０”から“１”に変化する場合、単位時間において出力が“１”である時間比率を時間の経過とともに大きくするように変調し、値が“１”から“０”に変化する場合、単位時間において出力が“０”である時間比率を時間の経過とともに大きくするように変調することを特徴とする請求項３記載の乱数生成回路。
6. 前記周波数制御部は、前記第１のクロック信号の周波数の設定値に対するディザ信号を生成するディザ生成部を有することを特徴とする請求項１〜５の何れか１項に記載の乱数生成回路。
7. 前記第１のクロック信号を前記シフトレジスタ回路のデータ入力とし、前記第２のクロック信号を前記シフトレジスタ回路のクロック入力とすることを特徴とする請求項１〜６の何れか１項に記載の乱数生成回路。
8. 前記第１のクロック信号を前記シフトレジスタ回路のクロック入力とし、前記第２のクロック信号を前記シフトレジスタ回路のデータ入力とすることを特徴とする請求項１〜６の何れか１項に記載の乱数生成回路。

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