JP2009188186A - 半導体集積回路 - Google Patents

Abstract

【課題】乱数生成回路から出力される１ビットのシードの不規則性を高める。
【解決手段】乱数生成回路５０には発振回路１１、平滑化回路１２、及び真性化回路１３が設けられる。発振回路１１と平滑化回路１２の間は、信号線路ＤＬ１で接続される。信号線路ＤＬ１の発振回路１１側には、クロック信号ＣＬＫＡを伝送する信号線路ＤＬ１1が所定の長さの期間Ｌだけ信号線路ＤＬ１に近接配置される。近接配置された信号線路ＤＬ１1を伝送するクロック信号ＣＬＫＡにより、信号線路ＤＬ１を伝送する発振回路の出力信号Ｓ１にクロストークノイズが付加され、時系列的に見て乱数性が非常に高い乱数データとしての出力信号Ｓ１Ａが平滑化回路１２に入力され、平滑化回路１２で平滑された出力信号Ｓ２が真性化回路１３に入力される。
【選択図】図１

Description

本発明は、デジタル乱数を発生する半導体集積回路に関する。

デジタル乱数はセキュリティに用いる暗号アルゴリズムでの暗号鍵の生成などに使用され、ＩＣカードや移動体端末などに用いられる。デジタル乱数の生成には専用のハードウエアとして乱数生成回路が多用される（例えば、特許文献１参照。）。

特許文献１などに記載される乱数生成回路では、乱数生成回路から出力されるデータを時系列的な観点で見ると一定以上の品質の高い乱数を得ることが可能であるが、電源投入後に得られるデータを時系列的に見た場合、同一データが出力される可能性があり、乱数性の高いデジタル乱数を得ることが保障できないという問題点がある。
特許第３６９６２０９号公報

本発明は、乱数性の高いデジタル乱数を発生する半導体集積回路を提供する。

本発明の一態様の半導体集積回路は、デジタル乱数を発生する乱数生成回路と、
前記乱数生成回路で生成される第１の信号を伝送する第１の信号線路に近接配置され、第２の信号を伝送する第２の信号線路とを具備し、前記第２の信号により前記第１の信号にクロストークノイズが付加されることを特徴とする。

本発明によれば、乱数性の高いデジタル乱数を発生する半導体集積回路を提供することができる。

以下本発明の実施例について図面を参照しながら説明する。

まず、本発明の実施例１に係る半導体集積回路について、図面を参照して説明する。図１は半導体集積回路としての乱数生成回路を示すブロック図、図２は乱数生成回路内の発振回路を示す回路図、図３は図１の信号線路部を示す断面図、図３（ａ）は図１のＡ−Ａ線に沿う断面図、図３（ｂ）はＢ−Ｂ線に沿う断面図、図４は乱数生成回路内の平滑化回路を示す回路図、図５は乱数生成回路内の真性化回路を示す回路図である。本実施例では、乱数生成回路を構成する発振回路の出力信号を伝送する第１の信号線路にクロック信号を伝送する第２の信号線路を近接配置させて発振回路の出力信号にクロストークノイズを付加させている。

図１に示すように、乱数生成回路５０には、発振回路１１、平滑化回路１２、及び真性化回路１３が設けられる。

発振回路１１には、図２に示すように、インバータＩＮＶ１、インバータＩＮＶ２、・・・、インバータＩＮＶｎ、及びインバータＩＮＶ（ｎ＋１）が設けられる。発振回路１１は、縦続接続される（ｎ＋１）段（ただし、ｎは偶数）のインバータから構成され、連続的或いは非連続的に発振することにより周波数の異なるランダム信号である出力信号Ｓ１を発生する。なお、発振回路１１には、（ｎ＋１）段のインバータの代わりにＬＣ発振器などを用いてもよい。

発振回路１１と平滑化回路１２の間は、信号線路ＤＬ１で接続される。信号線路ＤＬ１の発振回路１１側には、クロック信号ＣＬＫＡを伝送する信号線路ＤＬ１1が所定の長さの期間Ｌだけ信号線路ＤＬ１に近接配置される。

信号線路ＤＬ１１と信号線路ＤＬ１が近接配置される領域では、図３（ａ）に示すように、信号線路ＤＬ１と信号線路ＤＬ１１が層間絶縁膜としての絶縁膜２を介して半導体基板１上に信号線路の間隔ＳＳ１だけ離間され、隣接配置される。信号線路ＤＬ１は信号線路の幅がＷ１、信号線路の高さがＨ１であり、信号線路ＤＬ１１は信号線路の幅がＷ２、信号線路の高さがＨ１である。

ここで、信号線路の間隔ＳＳ１は、例えば乱数生成回路５０或いは乱数生成回路５０が搭載される半導体集積回路に用いられる配線設計基準の最小寸法である。乱数生成回路５０或いは乱数生成回路５０が搭載される半導体集積回路に使用されるテクノロジーノードが、例えば１００ｎｍの場合、配線のハーフピッチである１００ｎｍに設定される。信号線路の高さＨ１は、例えば６００ｎｍに設定される。

隣接配置される信号線路ＤＬ１１を伝送するクロック信号ＣＬＫＡにより、信号線路ＤＬ１を伝送する発振回路１１の出力信号Ｓ１にクロストークノイズ（詳細は後述）が付加され、信号の乱数性が高められる。信号線路ＤＬ１及びＤＬ１１が隣接配置される所定の長さの期間Ｌは、付加されるクロストークノイズ量を考慮して適宜設定される。ここでは、信号線路の間隔ＳＳ１を乱数生成回路５０或いは乱数生成回路５０が搭載される半導体集積回路に用いられる配線設計基準の最小寸法にしているが、必ずしもこれに限定されるものではなく、クロストークノイズを発生させる間隔だけ近接配置すればよい。

信号線路ＤＬ１１と信号線路ＤＬ１が近接配置される領域以降では、図３（ｂ）に示すように、信号線路ＤＬ１１と信号線路ＤＬ１が層間絶縁膜としての絶縁膜２を介して半導体基板１上に信号線路の間隔ＳＳ２だけ離間配置される。

信号線路の間隔ＳＳ１と信号線路の間隔ＳＳ２の関係は、
SS2＞＞SS1・・・・・・・・・・・・・・・・式（１）
で設定される。信号線路の間隔ＳＳ２は、クロック信号ＣＬＫＡがクロストークノイズを発振回路１１の出力信号Ｓ１に発生させない、例えば５０μｍ程度に設定される。

クロック信号ＣＬＫＡによりクロストークノイズが付加され、乱数性が高められた信号は、出力信号Ｓ１Ａとして平滑化回路１２に入力される。

平滑化回路１２には、図４に示すように、擬似乱数発生回路２１とＸＯＲ回路ＥＸ１が設けられる。平滑化回路１２は、クロストークノイズが付加された出力信号Ｓ１Ａが入力され、デジタルデータ列における“０（ゼロ）”と“１”との出現頻度を制御して時系列データとしての乱数列情報である出力信号Ｓ２を出力する。

擬似乱数発生回路２１は、例えばＬＦＳＲ（Linear Feedback Shift Resistor）から構成される。擬似乱数発生回路２１は、信号線路ＤＬ２１を介して、時系列的に見て比較的高品質な乱数データである出力信号Ｓ１１を生成してＸＯＲ回路ＥＸ１に出力する。

ＸＯＲ回路ＥＸ１は、発振回路１１及び擬似乱数発生回路２１と真性化回路１３の間に設けられ、クロストークノイズが付加された出力信号Ｓ１Ａと擬似乱数発生回路２１から出力される出力信号Ｓ１１が入力され、出力信号Ｓ１Ａと出力信号Ｓ１１を論理演算処理し、乱数性が更に高められた出力信号Ｓ２を出力する。ＸＯＲ回路ＥＸ１は、出力信号Ｓ１Ａと出力信号Ｓ１１の信号レベルが異なる場合、“Ｈｉｇｈ”レベルの信号を出力し、出力信号Ｓ１Ａと出力信号Ｓ１１の信号レベルが同一の場合、“Ｌｏｗ”レベルの信号を出力する。なお、ＸＯＲ回路は、Ｅｘｃｌｕｓｉｖｅ−ＯＲ回路、ＥＸ−ＯＲ回路、或いはＥｘ−ＯＲ回路とも呼称される。

真性化回路１３には、図５に示すように、ＸＯＲ回路ＥＸ２とフリップフロップＦＦ１が設けられる。平滑化回路１２と真性化回路１３の間は、信号線路ＤＬ２で接続される。真性化回路１３は、信号線路ＤＬ２を介して出力信号Ｓ２が入力され、出力側に設けられる信号線路ＤＬ３を介して、時系列データの内の複数のビットを用いた演算処理により、時系列的に乱数性が非常に高いデジタル乱数である１ビットのシードとしての出力信号Ｓ３を出力する。

ＸＯＲ回路ＥＸ２は、ＸＯＲ回路ＥＸ１とフリップフロップＦＦ１の間に設けられ、ＸＯＲ回路ＥＸ１から出力される出力信号Ｓ２とフリップフロップＦＦ１のＱポートから出力される信号が入力され、この２つの信号を論理演算処理し、出力信号Ｓ２１を出力する。ＸＯＲ回路ＥＸ２は、この２つの信号の信号レベルが異なる場合、“Ｈｉｇｈ”レベルの信号を出力し、この２つの信号の信号レベルが同一の場合、“Ｌｏｗ”レベルの信号を出力する。

フリップフロップＦＦ１は、ＸＯＲ回路ＥＸ２から出力される出力信号Ｓ２１がＤポートに入力され、クロック信号ＣＬＫＢに基づいて出力信号Ｓ２１がラッチされ、ラッチされた乱数列データがＱポートから出力信号Ｓ３として出力される。

次に、乱数生成回路の動作について、図６を参照して説明する。図６は発振回路の出力信号波形を示す図である。

図６に示すように、発振回路１１から出力される出力信号Ｓ１は、“Ｈｉｇｈ”レベル期間がＴＨ１、“Ｌｏｗ”レベル期間がＴＬ１、振幅がＳＨ１である。一方、クロック信号ＣＬＫＡは、“Ｈｉｇｈ”レベル期間がＴＨ２、“Ｌｏｗ”レベル期間がＴＬ２、振幅がＳＨ２である。

“Ｈｉｇｈ”レベル期間ＴＨ１、“Ｌｏｗ”レベル期間ＴＬ１、振幅ＳＨ１、“Ｈｉｇｈ”レベル期間ＴＨ２、“Ｌｏｗ”レベル期間ＴＬ２、振幅ＳＨ２、発振周波数である出力信号Ｓ１の周波数ｆ１、及びクロック信号ＣＬＫＡの周波数ｆ２関係を、
TH1＝TL1＞TH2＝TL2・・・・・・・・・・・・式（２）
SH2＞SH1・・・・・・・・・・・・・・・・・式（３）
f1＜f2・・・・・・・・・・・・・・・・・・式（４）
と設定し、クロック信号ＣＬＫＡの周波数ｆ２を出力信号Ｓ１の周波数ｆ１のｍ倍（ただし、ｍは端数）に設定するのが好ましい。

ここで、例えば、出力信号Ｓ１を“Ｈｉｇｈ”レベル期間ＴＨ１及び“Ｌｏｗ”レベル期間ＴＬ１を２１０ｎｓ（出力信号Ｓ１のデューティ比５０％、５０％）としている。クロック信号ＣＬＫＡを“Ｈｉｇｈ”レベル期間ＴＨ２及び“Ｌｏｗ”レベル期間ＴＬ２を１００ｎｓ（クロック信号ＣＬＫＡのデューティ比５０％、５０％）としている。クロック信号ＣＬＫＡの振幅ＳＨ２の大きさを出力信号Ｓ１の振幅ＳＨ１の３．５倍に設定している。

上記設定により、クロック信号ＣＬＫＡが伝送される信号線路ＤＬ１１と出力信号Ｓ１が伝送される信号線路ＤＬ１が隣接配置される領域（図３（ａ）で示す領域）では、発振回路１１側の出力信号Ｓ１にクロック信号ＣＬＫＡ起因のクロストークノイズが付加されることになる。

具体的には、クロック信号ＣＬＫＡの立ち上がりエッジで平滑化回路１２側の出力信号Ｓ１Ａに出力信号Ｓ１の振幅よりも大きいクロストークノイズが付加される。クロック信号ＣＬＫＡの立ち下がりエッジで平滑化回路１２側の出力信号Ｓ１Ａに出力信号Ｓ１の振幅よりも大きいクロストークノイズ（立ち上がりエッジよりも小さい）が付加される。クロック信号ＣＬＫＡの立ち上がりエッジ及び立ち下がりエッジ起因の出力信号Ｓ１Ａのクロストークノイズの振幅の大きさ及び高さは一定せずに常に変動する。しかも、クロストークノイズは裾を引き、裾の大きさ及び高さも一定せずに常に変動する。

この結果、出力信号Ｓ１Ａは、クロック信号ＣＬＫＡを伝送する信号線路ＤＬ１１と発振回路１１の出力信号Ｓ１を伝送する信号線路ＤＬ１を隣接配置しない場合と比較し、電源投入後に得られるデータを時系列的に見た場合、乱数性が非常に高い乱数データとなる。乱数性が非常に高い乱数データとしての出力信号Ｓ１Ａが平滑化回路１２に入力され、平滑化回路１２で平滑された出力信号Ｓ２が真性化回路１３に入力される。

このため、真性化回路１３から、例えば、ＦＩＦＰ（Federal Information Processing Standards）の内ＦＩＦＳ ＰＵＢ １４０−２、或いはＮＩＳＴ ８００−２２などの要求値を上回る乱数性が非常に高められたデジタル乱数を出力信号Ｓ３として出力することができる。

上述したように、本実施例の半導体集積回路では、乱数生成回路５０に発振回路１１、平滑化回路１２、及び真性化回路１３が設けられる。発振回路１１と平滑化回路１２の間は、信号線路ＤＬ１で接続される。信号線路ＤＬ１の発振回路１１側には、クロック信号ＣＬＫＡを伝送する信号線路ＤＬ１1が所定の長さの期間Ｌだけ信号線路ＤＬ１に隣接配置される。近接配置された信号線路ＤＬ１1を伝送するクロック信号ＣＬＫＡにより、信号線路ＤＬ１を伝送する発振回路１１の出力信号Ｓ１にクロストークノイズが付加され、時系列的に見て乱数性が高い乱数データとしての出力信号Ｓ１Ａが平滑化回路１２に入力され、平滑化回路１２で平滑された出力信号Ｓ２が真性化回路１３に入力される。

このため、クロック信号ＣＬＫＡを伝送する信号線路ＤＬ１１と発振回路１１の出力信号Ｓ１を伝送する信号線路ＤＬ１を隣接配置しない場合と比較し、発振回路１１の出力信号Ｓ１Ａは乱数性が非常に高い乱数データとなる。したがって、電源投入後に得られるデータを時系列的に見た場合、乱数生成回路５０から出力される出力信号Ｓ３は同一データが出力される可能性がほとんどなく、乱数性の非常に高いデジタル乱数となる。

なお、本実施例では、クロック信号ＣＬＫＡの振幅ＳＨ２の大きさを出力信号Ｓ１の振幅ＳＨ１の３．５倍に設定しているが、適宜変更し、例えばクロック信号ＣＬＫＡの振幅ＳＨ２と出力信号Ｓ１の振幅ＳＨ１の大きさを略同一に設定してもよい。また、クロック信号ＣＬＫＡのデューティ比を５０％、５０％に設定しているが、必ずしもこれに限定されるものではなく、適宜デューティ比を変更してもよい。また、発振回路１１の出力信号Ｓ１を伝送する信号線路ＤＬ１にクロック信号ＣＬＫＡを伝送する信号線路ＤＬ１１を近接配置しているが、平滑化回路１２の出力信号Ｓ２を伝送する信号線路ＤＬ２にクロック信号ＣＬＫＡを伝送する信号線路ＤＬ１１を近接配置してもよい。更に、乱数生成回路５０を不確定論理回路と一様化回路から構成される乱数生成回路などに変更し、不確定論理回路と一様化回路を接続する信号線路にクロック信号を伝送する信号線路を近接配置してもよい。

次に、本発明の実施例２に係る半導体集積回路について、図面を参照して説明する。図７は半導体集積回路としての乱数生成回路を示すブロック図、図８は乱数生成回路内の発振回路を示す回路図である。本実施例では、クロック信号を伝送する信号線路を乱数生成回路の信号線路に近接配置する場所を変更している。

以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。

図７に示すように、乱数生成回路５１には、発振回路１１、平滑化回路１２ａ、及び真性化回路１３が設けられる。

発振回路１１と平滑化回路１２ａの間は、信号線路ＤＬ１で接続される。発振回路１１の出力信号Ｓ１は、信号線路ＤＬ１を介して平滑化回路１２ａに入力される。

平滑化回路１２ａには、図８に示すように、擬似乱数発生回路２１とＸＯＲ回路ＥＸ１が設けられる。平滑化回路１２は、デジタルデータ列における“０（ゼロ）”と“１”との出現頻度を制御して時系列データとしての乱数列情報である出力信号Ｓ２を出力する。

擬似乱数発生回路２１の出力信号Ｓ１１を伝送する信号線路ＤＬ２１の擬似乱数発生回路２１側には、クロック信号ＣＬＫＡを伝送する信号線路ＤＬ１1が所定の長さの期間Ｌだけ信号線路ＤＬ２１に近接配置される。

信号線路ＤＬ２１と信号線路ＤＬ１１が近接配置される領域では、実施例１（図３（ａ））と同様な位置及び形状に信号線路ＤＬ２１と信号線路ＤＬ１１が配置される。

隣接配置される信号線路ＤＬ１１を伝送するクロック信号ＣＬＫＡにより、信号線路ＤＬ２１を伝送する擬似乱数発生回路２１の出力信号Ｓ１１にクロストークノイズが付加され、信号の乱数性が高められる。出力信号Ｓ１１よりも、乱数性が高められた信号が出力信号Ｓ１１ＡとしてＸＯＲ回路ＥＸ１に出力される。

このため、ＸＯＲ回路ＥＸ１からは、実施例１と同様に、乱数性が更に高められた出力信号Ｓ２が出力される。

上述したように、本実施例の半導体集積回路では、乱数生成回路５１に発振回路１１、平滑化回路１２ａ、及び真性化回路１３が設けられる。平滑化回路１２ａには、擬似乱数生成回路２１とＸＯＲ回路ＥＸ１が設けられる。平滑化回路１２ａの擬似乱数生成回路２１とＸＯＲ回路ＥＸ１の間は、信号線路ＤＬ２１で接続される。信号線路ＤＬ２１の擬似乱数生成回路２１側には、クロック信号ＣＬＫＡを伝送する信号線路ＤＬ１1が所定の長さの期間Ｌだけ信号線路ＤＬ２１に隣接配置される。近接配置された信号線路ＤＬ１1を伝送するクロック信号ＣＬＫＡにより、信号線路ＤＬ２１を伝送する擬似乱数生成回路２１の出力信号Ｓ１１にクロストークノイズが付加され、時系列的に見て乱数性が高い乱数データとしての出力信号Ｓ１１ＡがＸＯＲ回路ＥＸ１に入力され、平滑化回路１２ａで平滑された出力信号Ｓ２が真性化回路１３に入力される。

このため、クロック信号ＣＬＫＡを伝送する信号線路ＤＬ１１と擬似乱数生成回路２１の出力信号Ｓ１１を伝送する信号線路ＤＬ２１を隣接配置しない場合と比較し、擬似乱数生成回路２１の出力信号Ｓ１１Ａは乱数性が非常に高い乱数データとなる。したがって、電源投入後に得られるデータを時系列的に見た場合、乱数生成回路５１から出力される出力信号Ｓ３は同一データが出力される可能性がほとんどなく、乱数性の非常に高いデジタル乱数となる。

なお、本実施例では、平滑化回路１２ａ内部の信号線路ＤＬ２１にクロック信号ＣＬＫＡを伝送する信号線路ＤＬ１１を近接配置しているが、発振回路１１や真性化回路１３の内部の信号線路にクロック信号ＣＬＫＡを伝送する信号線路ＤＬ１１を近接配置してもよい。

次に、本発明の実施例３に係る半導体集積回路について、図面を参照して説明する。図９は半導体集積回路としての乱数生成回路を示すブロック図である。本実施例では、乱数生成回路の発振回路の出力信号を伝送する第１の信号線路にバス信号を伝送する第２の信号線路を近接させて発振回路の出力信号にクロストークノイズを付加させている。

以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。

図９に示すように、乱数生成回路５２には、発振回路１１、平滑化回路１２、及び真性化回路１３が設けられる。

発振回路１１と平滑化回路１２の間は、信号線路ＤＬ１で接続される。信号線路ＤＬ１の発振回路１１側には、バス信号ＳＢＡＳＳを伝送する信号線路ＤＬＢＡＳＳが所定の長さの期間Ｌだけ信号線路ＤＬ１に近接配置される。バス信号ＳＢＡＳＳにより、発振回路１１の出力信号Ｓ１にクロストークノイズが付加され、クロストークノイズが付加された出力信号Ｓ１Ａが平滑化回路１２に入力される。信号線路ＤＬＢＡＳＳとは、アドレスバスやグローバルバスなどの信号線路を言う。バス信号ＳＢＡＳＳとは、信号線路ＤＬＢＡＳＳを伝送するアドレスバス信号やデータバス信号などを言う。

信号線路ＤＬＢＡＳＳと信号線路ＤＬ１が近接配置される領域では、実施例１（図３（ａ））と同様な位置及び形状に信号線路ＤＬＢＡＳＳと信号線路ＤＬ１１が配置される。

ここで、バス信号ＳＢＡＳＳの“Ｌｏｗ”レベル期間或いは“Ｈｉｇｈ”レベル期間を発振回路１１の発振周波数信号である出力信号Ｓ１の（１／２）の周期よりも短く設定するのが好ましい。発振周波数信号である出力信号Ｓ１の（１／２）の周期をバス信号ＳＢＡＳＳの“Ｌｏｗ”レベル期間或いは“Ｈｉｇｈ”レベル期間のｍ倍（ただし、ｍは端数）に設定するのが好ましい。バス信号ＳＢＡＳＳの振幅を発振回路１１の発振周波数信号である出力信号Ｓ１の振幅よりも大きく設定するのがこの好ましい。

上述したように、本実施例の半導体集積回路では、乱数生成回路５２に発振回路１１、平滑化回路１２、及び真性化回路１３が設けられる。発振回路１１と平滑化回路１２の間は、信号線路ＤＬ１で接続される。信号線路ＤＬ１の発振回路１１側には、バス信号ＳＢＡＳＳを伝送する信号線路ＤＬＢＡＳＳが所定の長さの期間Ｌだけ信号線路ＤＬ１に隣接配置される。近接配置された信号線路ＤＬＢＡＳＳを伝送するバス信号ＳＢＡＳＳにより、信号線路ＤＬ１を伝送する発振回路１１の出力信号Ｓ１にクロストークノイズが付加され、時系列的に見て乱数性が高い乱数データとしての出力信号Ｓ１Ａが平滑化回路１２に入力され、平滑化回路１２で平滑された出力信号Ｓ２が真性化回路１３に入力される。

このため、バス信号ＳＢＡＳＳを伝送する信号線路ＤＬＢＡＳＳと発振回路１１の出力信号Ｓ１を伝送する信号線路ＤＬ１を隣接配置しない場合と比較し、発振回路１１の出力信号Ｓ１Ａは乱数性が非常に高い乱数データとなる。したがって、電源投入後に得られるデータを時系列的に見た場合、乱数生成回路５２から出力される出力信号Ｓ３は同一データが出力される可能性がほとんどなく、乱数性の非常に高いデジタル乱数となる。

なお、本実施例では、発振回路１１の出力信号Ｓ１を伝送する信号線路ＤＬ１にバス信号ＤＬＢＡＳＳを伝送する信号線路ＤＬＢＡＳＳを近接配置しているが、平滑化回路１２の出力信号Ｓ２を伝送する信号線路ＤＬ２にバス信号ＤＬＢＡＳＳを伝送する信号線路ＤＬＢＡＳＳを近接配置してもよい。また、発振回路１１、平滑化回路１２、及び真性化回路１３の内部の信号線路にバス信号ＤＬＢＡＳＳを伝送する信号線路ＤＬＢＡＳＳを近接配置してもよい。

次に、本発明の実施例４に係る半導体集積回路について、図面を参照して説明する。図１０は信号線路部を示す断面図、図１０（ａ）は発振信号を伝送する第１の信号線路上にクロック信号を伝送する第２の信号線路を配置した断面図、図１０（ｂ）は第１の信号線路と第２の信号線路を離間配置した断面図である。本実施例では、乱数生成回路の発振回路の出力信号を伝送する第１の信号線路上にクロック信号を伝送する第２の信号線路を配置させて発振回路の出力信号にクロストークノイズを付加させている。

以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。

発振回路１１の出力信号Ｓ１を伝送する信号線路ＤＬ１上にクロック信号ＣＬＫＡを伝送する信号線路ＤＬ１１が配置される領域では、図１０（ａ）に示すように、層間絶縁膜である絶縁膜２上の信号線路ＤＬ１上に、膜厚の薄い絶縁膜３を介して信号線路ＤＬ１１が設けられる。

信号線路ＤＬ１は信号線路の幅がＷ１１、信号線路の高さがＨ１１であり、信号線路ＤＬ１１は信号線路の幅がＷ１１、信号線路の高さがＨ１２である。絶縁膜３は絶縁膜の膜厚Ｔ１１を有する。絶縁膜の膜厚Ｔ１１は、例えば１００ｎｍ程度に設定され、層間絶縁膜である絶縁膜２などよりも略１桁程度薄く形成される。

薄い絶縁膜２を介して信号線路ＤＬ１１を信号線路ＤＬ１上に配置することにより、クロック信号ＣＬＫＡに基づいて、クロストークノイズが実施例１と同様に信号線路ＤＬ１を伝送する発振回路１１の出力信号Ｓ１に付加される。クロストークノイズが付加された出力信号Ｓ１Ａが平滑化回路１２に入力される。ここでは、信号線路ＤＬ１上に信号線路ＤＬ１１を配置しているが、信号線路ＤＬ１１上に信号線路ＤＬ１を配置してもよい。

信号線路ＤＬ１上に信号線路ＤＬ１が配置される領域以降では、図１０（ｂ）に示すように、信号線路ＤＬ１１と信号線路ＤＬ１１が信号線路の間隔ＳＳ２だけ離間配置される。信号線路の間隔ＳＳ２は、クロック信号ＣＬＫＡがクロストークノイズを発振回路１１の出力信号Ｓ１に発生させない、例えば５０μｍ程度に設定される。

上述したように、本実施例の半導体集積回路では、乱数生成回路に発振回路１１、平滑化回路１２、及び真性化回路１３が設けられる。発振回路１１と平滑化回路１２の間は、信号線路ＤＬ１で接続される。信号線路ＤＬ１の発振回路１１側に所定の長さの期間Ｌだけ信号線路ＤＬ１に近接配置されるクロック信号ＣＬＫＡを伝送する信号線路ＤＬ１1が薄い絶縁膜３を介して信号線路ＤＬ１上に配置形成される。信号線路ＤＬ１上に配置された信号線路ＤＬ１1を伝送するクロック信号ＣＬＫＡにより、信号線路ＤＬ１を伝送する発振回路１１の出力信号Ｓ１にクロストークノイズが付加され、時系列的に見て乱数性が高い乱数データとしての出力信号Ｓ１Ａが平滑化回路１２に入力され、平滑化回路１２で平滑された出力信号Ｓ２が真性化回路１３に入力される。このため、実施例１と同様な効果を有する。

本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。

例えば、実施例１及び２では、乱数生成回路内部の信号線路にクロック信号ＣＬＫＡを伝送する伝送線路ＤＬ１１を近接配置する箇所を１箇所設け、実施例３では、乱数生成回路内部の信号線路にバス信号ＳＢＡＳＳを伝送する伝送線路ＤＬＢＡＳＳを近接配置する箇所を１箇所設けているが、必ずしも１箇所に限定されるものではない。近接配置する箇所を複数設けてもよい。実施例４では、乱数生成回路内部の信号線路上に膜厚の薄い絶縁膜３を介してクロック信号ＣＬＫＡを伝送する伝送線路ＤＬ１１を設ける箇所を１箇所設けているが、必ずしも１箇所に限定されるものではない。

本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） デジタル乱数を発生する乱数生成回路と、前記乱数生成回路で生成される第１の信号を伝送する第１の信号線路に近接配置され、クロック信号を伝送する第２の信号線路とを具備し、前記クロック信号により前記第１の信号にクロストークノイズが付加され、前記第１の信号線路は半導体基板上の層間絶縁膜上に設けられ、前記第２の信号線路は前記層間絶縁膜よりも薄い絶縁膜を介して前記第１の信号線路上に設けられる半導体集積回路。

（付記２） デジタル乱数を発生する乱数生成回路と、前記乱数生成回路で生成される第１の信号を伝送する第１の信号線路に近接配置され、クロック信号を伝送する第２の信号線路とを具備し、前記クロック信号により前記第１の信号にクロストークノイズが付加され、前記第２の信号線路は半導体基板上の層間絶縁膜上に設けられ、前記第１の信号線路は前記層間絶縁膜よりも薄い絶縁膜を介して前記第２の信号線路上に設けられる半導体集積回路。

（付記３） デジタル乱数を発生する乱数生成回路と、前記乱数生成回路で生成される第１の信号を伝送する第１の信号線路に近接配置され、バス信号を伝送する第２の信号線路とを具備し、前記バス信号により前記第１の信号にクロストークノイズが付加され、前記第１の信号線路は半導体基板上の層間絶縁膜上に設けられ、前記第２の信号線路は前記層間絶縁膜よりも薄い絶縁膜を介して前記第１の信号線路上に設けられる半導体集積回路。

（付記４） デジタル乱数を発生する乱数生成回路と、前記乱数生成回路で生成される第１の信号を伝送する第１の信号線路に近接配置され、バス信号を伝送する第２の信号線路とを具備し、前記バス信号により前記第１の信号にクロストークノイズが付加され、前記第２の信号線路は半導体基板上の層間絶縁膜上に設けられ、前記第１の信号線路は前記層間絶縁膜よりも薄い絶縁膜を介して前記第２の信号線路上に設けられる半導体集積回路。

本発明の実施例１に係る乱数生成回路を示すブロック図。 本発明の実施例１に係る発振回路を示す回路図。 図１の信号線路部を示す断面図、図３（ａ）は図１のＡ−Ａ線に沿う断面図、図３（ｂ）は図1のＢ−Ｂ線に沿う断面図。 本発明の実施例１に係る平滑化回路を示す回路図。 本発明の実施例１に係る真性化回路を示す回路図。 本発明の実施例１に係る発振回路の出力信号波形を示す図。 本発明の実施例２に係る乱数生成回路を示すブロック図。 本発明の実施例２に係る発振回路を示す回路図。 本発明の実施例３に係る乱数生成回路を示すブロック図。 本発明の実施例４に係る信号線路部を示す断面図、図１０（ａ）は発振信号を伝送する第１の信号線路上にクロック信号を伝送する第２の信号線路を配置した断面図、図１０（ｂ）は第１の信号線路と第２の信号線路を離間配置した断面図。

符号の説明

１ 半導体基板
２、３ 絶縁膜
１１ 発振回路
１２、１２ａ 平滑化回路
１３ 真性化回路
２１ 擬似乱数発生回路
５０、５１、５２ 乱数生成回路
ＣＬＫＡ、ＣＬＫＢ クロック信号
ＤＬ１、ＤＬ２、ＤＬ３、ＤＬ１１、ＤＬ２１、ＤＬＢＡＳＳ 信号線路
ＥＸ１、ＥＸ２ ＸＯＲ回路
ＦＦ１ フリップフロップ
Ｈ１、Ｈ１１、Ｈ１２ 信号線路の高さ
ＩＮＶ１、ＩＮＶ２、ＩＮＶｎ、ＩＮＶ（ｎ＋１） インバータ
Ｓ１〜３、Ｓ１１、Ｓ２１、Ｓ１Ａ、Ｓ１１Ａ 出力信号
ＳＢＡＳＳ バス信号
ＳＨ１、ＳＨ２ 振幅
ＳＳ１、ＳＳ２ 信号線路の間隔
Ｔ１１ 絶縁膜の膜厚
ＴＨ１、ＴＨ２ “Ｈｉｇｈ”レベル期間
ＴＬ１、ＴＬ２ “Ｌｏｗ”レベル期間
Ｗ１、Ｗ２、Ｗ１１ 信号線路の幅

Claims (5)

1. デジタル乱数を発生する乱数生成回路と、
   前記乱数生成回路で生成される第１の信号を伝送する第１の信号線路に近接配置され、第２の信号を伝送する第２の信号線路と、
   を具備し、前記第２の信号により前記第１の信号にクロストークノイズが付加されることを特徴とする半導体集積回路。
2. 前記乱数生成回路は、第１の発振周波数を発生する発振回路と、前記発振回路から出力されるデジタルデータ列としての０と１との出現頻度を制御し、時系列データとして出力する平滑化回路と、前記平滑化回路の出力信号が入力され、前記時系列データの内の複数のビットを用いた演算処理により、１ビットのシードを生成する真性化回路とを具備することを特徴とする請求項１に記載の半導体集積回路。
3. 前記第２の信号は、クロック信号であり、前記クロック信号の周波数は前記第１の発振周波数よりも高いことを特徴とする請求項１又は２に記載の半導体集積回路。
4. 前記第２の信号は、バス信号であり、前記バス信号のハイレベル期間或いはローレベル期間は前記第１の発振周波数の（１／２）周期よりも短いことを特徴とする請求項１又は２に記載の半導体集積回路。
5. 前記第１の信号線路と前記第２の信号線路は、前記乱数生成回路に使用される配線設計基準の最少寸法で隣接配置されることを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路。

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