JP5171420B2 - 擬似乱数生成装置 - Google Patents
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Description
1−1.全体構成
図1は、本発明の第1の実施の形態に係る擬似乱数生成装置1の構成を示すブロック図である。擬似乱数生成装置1は、クロック生成回路10、データ生成回路20、擬似乱数生成回路30、及び擬似乱数制御回路40を備えている。
図2は、本実施の形態に係るクロック生成回路10及びデータ生成回路20の構成を示すブロック図である。
図3は、本実施の形態に係る1つの擬似乱数生成回路30の構成を示すブロック図である。図3に示されるように、擬似乱数生成回路30は、入力端子IN、出力端子OUT、Nビットレジスタ32、及び変調回路33を有している。入力端子INには、Nビットの入力データDinが入力される。出力端子OUTからは、Nビットの出力データDoutが出力される。
図4は、本実施の形態に係る擬似乱数制御回路40の構成を示すブロック図である。擬似乱数制御回路40は、擬似乱数生成回路30−1〜30−4のそれぞれから異なる擬似乱数データX1〜X4を受け取る。そして、擬似乱数制御回路40は、受け取った4個の擬似乱数データX1〜X4のうち任意の擬似乱数データの組み合わせを擬似乱数列PRとして出力する。言い換えれば、擬似乱数制御回路40は、受け取った4個の擬似乱数データX1〜X4を可変的に組み合わせ、その組み合わせを擬似乱数列PRとして出力する。より詳細には、図4に示されるように、擬似乱数制御回路40は、出力制御回路41、セレクタ42、AND回路43、及びセレクト信号生成回路44を有している。
以上に説明されたように、本実施の形態によれば、複数段の擬似乱数生成回路30−1〜30−4によってそれぞれ異なる擬似乱数データX1〜X4が生成され、擬似乱数制御回路40によってそれら擬似乱数データX1〜X4がランダムに組み合わされる。その結果、ロジック規模を増大させることなく、生成される擬似乱数列PRのビット数を増加させることが可能となる。つまり、乱数性能を低下させることなく、回路規模を縮小することが可能となる。本実施の形態に係る擬似乱数生成装置1が規模の小さいマイコン等に搭載される場合であっても、余計な制限を加える必要はない。
図5は、本発明の第2の実施の形態に係る擬似乱数生成装置1の構成を示すブロック図である。第1の実施の形態と同じ構成には同一の符号が付され、重複する説明は適宜省略される。第1の実施の形態と比較して、第2の実施の形態は、擬似乱数生成回路30間の接続が異なっている。
10 クロック生成回路
11〜13 発振回路
20 データ生成回路
21 第1Nビットカウンタ
22 第2Nビットカウンタ
23、24 EXOR回路
30 擬似乱数生成回路
31 フリップフロップ
32 Nビットレジスタ
33 変調回路
34 EXOR回路
35 置換回路
40 擬似乱数制御回路
41 出力制御回路
42 セレクタ
43 AND回路
44 セレクト信号生成回路
45 EXOR回路
46 フリップフロップ
50 EXOR回路
IN 入力端子
OUT 出力端子
Drnd 乱数データ
Din 入力データ
Dout 出力データ
PR 擬似乱数列
SEL セレクト信号
Claims (11)
- 直列に接続されたS段(Sは2以上の整数)の擬似乱数生成回路と、
前記S段の擬似乱数生成回路に接続された制御回路と
を具備し、
前記S段の擬似乱数生成回路の各々は、Nビット(Nは2以上の整数)の擬似乱数データを生成し、
前記制御回路は、前記S段の擬似乱数生成回路のそれぞれから前記擬似乱数データを受け取り、前記受け取ったS個の擬似乱数データのうち任意の擬似乱数データの組み合わせを擬似乱数列として出力し、
前記制御回路は、
前記S個の擬似乱数データに基づいてセレクト信号を生成するセレクト信号生成回路と、
前記セレクト信号に応じて前記S個の擬似乱数データから擬似乱数データを選択し、前記選択された擬似乱数データの組み合わせを前記擬似乱数列として出力するセレクタと
を備える
擬似乱数生成装置。 - 請求項1に記載の擬似乱数生成装置であって、
前記セレクト信号生成回路は、前記S個の擬似乱数データのそれぞれを受け取るS個のEXOR回路を備え、
前記S個のEXOR回路の各々は、前記受け取った擬似乱数データのNビットの排他的論理和を出力し、
前記セレクト信号は、前記S個のEXOR回路のそれぞれからの出力から構成されるSビットの信号である
擬似乱数生成装置。 - 請求項1又は2に記載の擬似乱数生成装置であって、
前記S段のうち初段の擬似乱数生成回路に接続されたデータ生成回路を更に具備し、
前記S段の擬似乱数生成回路の各々は、
Nビットの入力データが入力される入力端子と、
Nビットレジスタと、
前記Nビットレジスタの出力から入力へのフィードバック経路に設けられ、前記入力データを用いて前記Nビットレジスタからの出力データを変調することによって、前記Nビットレジスタに入力されるレジスタ入力データを生成する変調回路と、
前記NビットレジスタからのNビットの出力データが前記擬似乱数データとして出力される出力端子と
を備え、
前記データ生成回路は、複数のクロック信号のそれぞれのカウント値に基づいてNビットの乱数データを生成し、前記乱数データを前記初段の擬似乱数生成回路に対する前記入力データとして出力する
擬似乱数生成装置。 - 請求項3に記載の擬似乱数生成装置であって、
前記データ生成回路は、
第1クロック信号をカウントする第1のNビットカウンタと、
第2クロック信号をカウントする第2のNビットカウンタと、
前記第1のNビットカウンタによる第1カウント値と前記第2のNビットカウンタによる第2カウント値との排他的論理和を前記乱数データとして生成する第1EXOR回路と
を有する
擬似乱数生成装置。 - 請求項4に記載の擬似乱数生成装置であって、
前記第1クロック信号と前記第2クロック信号とは、非同期であり、異なる周波数を有する
擬似乱数生成装置。 - 請求項4又は5に記載の擬似乱数生成装置であって、
前記データ生成回路は、更に、第3クロック信号と第4クロック信号との排他的論理和を前記第2クロック信号として出力する第2EXOR回路を有する
擬似乱数生成装置。 - 請求項3乃至6のいずれか一項に記載の擬似乱数生成装置であって、
前記変調回路は、前記Nビットレジスタの出力データと前記入力データとの排他的論理和を出力する第3EXOR回路を有し、
前記レジスタ入力データは、前記第3EXOR回路の出力データから生成される
擬似乱数生成装置。 - 請求項7に記載の擬似乱数生成装置であって、
前記変調回路は、前記第3EXOR回路の出力データのうち1ビットを置換ビットで置換することによって前記レジスタ入力データを生成する置換回路を更に有する
擬似乱数生成装置。 - 請求項8に記載の擬似乱数生成装置であって、
前記変調回路は、
前記Nビットレジスタの出力データと前記入力データとの論理積を算出することによって置換データを生成するAND回路と、
前記置換データのそれぞれのビットの排他的論理和を前記置換ビットとして生成する第4EXOR回路と
を更に有する
擬似乱数生成装置。 - 請求項3乃至9のいずれか一項に記載の擬似乱数生成装置であって、
前記S段の擬似乱数生成回路において、ある擬似乱数生成回路の前記出力端子は、次段の擬似乱数生成回路の前記入力端子に直接接続された
擬似乱数生成装置。 - 請求項3乃至9のいずれか一項に記載の擬似乱数生成装置であって、
前記S段の擬似乱数生成回路において、ある擬似乱数生成回路の前記出力端子は、第5EXOR回路を介して、次段の擬似乱数生成回路の前記入力端子に接続され、
前記第5EXOR回路は、前記乱数データと前記ある擬似乱数生成回路からの出力データとの排他的論理和を、前記次段の擬似乱数生成回路の前記入力端子に出力する
擬似乱数生成装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008158851A JP5171420B2 (ja) | 2008-06-18 | 2008-06-18 | 擬似乱数生成装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008158851A JP5171420B2 (ja) | 2008-06-18 | 2008-06-18 | 擬似乱数生成装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010002959A JP2010002959A (ja) | 2010-01-07 |
JP5171420B2 true JP5171420B2 (ja) | 2013-03-27 |
Family
ID=41584670
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008158851A Expired - Fee Related JP5171420B2 (ja) | 2008-06-18 | 2008-06-18 | 擬似乱数生成装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5171420B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2704354B1 (en) * | 2011-04-27 | 2021-04-07 | Kabushiki Kaisha Toshiba | Re-encryption key generator, re-encryption apparatus, and program |
JP5670849B2 (ja) * | 2011-09-19 | 2015-02-18 | Necエンジニアリング株式会社 | 擬似乱数生成装置、および、擬似乱数生成方法 |
JP6058245B2 (ja) * | 2015-01-15 | 2017-01-11 | 三菱電機株式会社 | 乱数拡大装置、乱数拡大方法及び乱数拡大プログラム |
JP6542171B2 (ja) | 2016-09-15 | 2019-07-10 | 東芝メモリ株式会社 | ランダマイザおよび半導体記憶装置 |
JP7276047B2 (ja) * | 2019-09-26 | 2023-05-18 | 富士通株式会社 | 乱数発生装置および乱数発生方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3606418B2 (ja) * | 1997-03-04 | 2005-01-05 | 松下電器産業株式会社 | 乱数生成装置 |
JP3022439B2 (ja) * | 1997-09-24 | 2000-03-21 | 日本電気株式会社 | 擬似乱数発生方法および装置 |
JP2003008593A (ja) * | 2001-06-21 | 2003-01-10 | Sharp Corp | 擬似乱数発生器、通信装置、ネットワークシステムおよび擬似乱数発生方法 |
JP3807390B2 (ja) * | 2003-07-16 | 2006-08-09 | 富士通株式会社 | 乱数発生装置 |
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2008
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Publication number | Publication date |
---|---|
JP2010002959A (ja) | 2010-01-07 |
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