JP3022439B2 - 擬似乱数発生方法および装置 - Google Patents

擬似乱数発生方法および装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は擬似乱数の発生方法
および装置に関するものである。
【０００２】
【従来の技術】１つの擬似乱数発生回路に供給されるク
ロック信号を別の擬似乱数発生回路の出力する擬似乱数
に依存して操作することは古くから行われており、第２
次世界大戦中の機械式暗号にまで起源を遡ることができ
る。また、日本軍の暗号の専門家であった加藤正隆が著
した「基礎暗号学」（１９８９年サイエンス社発行）に
も、Ｍ系列発生器の出力を間引くことによって良質な擬
似乱数を発生できることが記述されている。しかしなが
ら、クロック信号を操作する擬似乱数発生装置には理論
的な解析が難しいという問題があった。
【０００３】このため、理論的に評価されているのは、
後述の「段数の等しい線形フィードバック・シフトレジ
スタ（ＬＦＳＲ）」（特にＭ系列発生器と呼ばれるＬＦ
ＳＲ）をカスケード接続した擬似乱数発生装置（図７）
に限られていた。しかしながら、このような従来の擬似
乱数発生装置には、ロックインの問題があり、ロックイ
ンを利用した暗号解読を防ぐために、多数のＬＦＳＲを
カスケード接続しなければならないという欠点があっ
た。
【０００４】ロックインの問題とは、初段のＬＦＳＲが
出力する擬似乱数にもとづいて発生されたクロック制御
信号によっては、連続する複数のクロックの期間にわた
って次段のＬＦＳＲにクロックが供給されなくなる場合
があり、その際、残りのＬＦＳＲも動作を停止してしま
い、擬似乱数発生装置が出力する擬似乱数がこの期間中
同じ値をとってしまうという問題である。なお、この問
題および関連する事柄については、例えば、ゴールマン
とチャンバーズの著した論文「クロック・コントロール
ド・シフトレジスターズ：ア・レビュー」（Ｄｉｅｔｅ
ｒ Ｇｏｌｌｍａｎｎ ａｎｄ Ｗｉｌｌｉａｍ Ｇ．
Ｃｈａｍｂｅｒｓ、 ”Ｃｌｏｃｋ−Ｃｏｎｔｒｏｌｌ
ｅｄＳｈｉｆｔ Ｒｅｇｉｓｔｅｒｓ： Ａ Ｒｅｖｉ
ｅｗ”、 ＩＥＥＥ Ｊｏｏｕｒｎａｌ ｏｎＳｅｌｅ
ｃｔｅｄ Ａｒｅａｓ ｉｎ Ｃｏｍｍｕｎｉｃａｔｉ
ｏｎｓ、 Ｖｏｌ．７、 Ｎｏ．４、 ｐｐ．５２５−
５３３、 Ｍａｙ １９８９）や、シュナイアによる
「アプライド・クリプトグラフィー」（Ｂｒｕｃｅ Ｓ
ｃｈｎｅｉｅｒ、 Ａｐｐｌｉｅｄ Ｃｒｙｐｔｏｇｒ
ａｐｈｙ ：Ｐｒｏｔｏｃｏｌｓ、Ａｌｇｏｒｉｔｈｍ
ｓ、 ａｎｄ Ｓｏｕｒｃｅ Ｃｏｄｅ ｉｎ Ｃ、
２ｎｄ Ｅｄｉｔｉｏｎ、 Ｊｏｈｎ Ｗｉｌｅｙ ＆
Ｓｏｎｓ、 １９９６）などの書籍に詳しく解説されて
いる。
【０００５】図７は、擬似乱数発生回路として線形フィ
ードバック・シフトレジスタ（ＬＦＳＲ）をカスケード
接続した従来の擬似乱数発生装置の基本構成を示す機能
ブロック図である。図に示したように、この擬似乱数発
生装置は順番に配列されたｎ（ｎは正の整数）のＬＦＳ
Ｒ９０２を備え、各ＬＦＳＲ９０２はそれぞれｍビット
（ｍは正の整数）の内部状態を持っている。そして、ｉ
番目（ｉは正の整数）のＬＦＳＲ９０２は、入力端子１
０４に供給されている制御信号Ｌの値が論理”０”の時
には、ｉ番目の論理和回路９０１からクロック信号が供
給されたら、入力端子１０５から供給されるｎ×ｍビッ
トのビット列のうちｍビットのビット列を取り込んで内
部状態として保持し、一方、入力端子１０４に供給され
ている制御信号Ｌが論理”１”の時には、上記論理和回
路９０１からクロック信号が供給されるごとに、内部状
態を１クロックパルス分だけ進めるとともに、発生した
擬似乱数Ｘi（１ビット）を出力する。
【０００６】ｉ番目の排他的論理和回路８０２は、擬似
乱数Ｘiと、ｉ−１番目の排他的論理和回路８０２が出
力する擬似乱数Ｙi-1との排他的論理和を計算し、計算
結果として得られる擬似乱数Ｙiを、クロック制御信号
としてｉ＋１番目のＬＦＳＲ９０２に供給すると共にｉ
＋１番目の排他的論理和回路８０２に供給する。なお、
最後の排他的論理和回路８０２は、排他的論理和の計算
結果として得られる擬似乱数Ｙnをこの擬似乱数発生装
置の出力として出力端子１０６より出力する。
【０００７】ｉ番目の論理和回路９０１は、入力端子１
０３から供給されるクロック信号ＣＬＫとクロック制御
信号Ｙi-1との論理和を計算して計算結果を出力するの
で、クロック制御信号Ｙi-1の論理値が論理”０”であ
れば、論理和回路９０１は入力端子１０３から供給され
たクロック信号をそのまま出力するが、クロック制御信
号Ｙi-1が論理”１”であれば、入力端子１０３から供
給されたクロック信号はこの論理和回路９０１で阻止さ
れる。そのため、クロック制御信号Ｙi-1が論理”０”
の時には、入力端子１０３からクロック信号が供給され
ると、ｉ番目のＬＦＳＲ９０２の内部状態が更新される
が、クロック制御信号Ｙi-1が論理”１”の時には、入
力端子１０３からクロック信号が供給されても、このＬ
ＦＳＲ９０２の内部状態は更新されない。なお、クロッ
ク制御信号Ｙ0は予め決められた定数であり、例えばＹ0
＝０とする。
【０００８】ここで図７の擬似乱数発生装置などを構成
するために用いる従来の擬似乱数発生回路について詳し
く説明しておく。図８は従来の基本的な構成の擬似乱数
発生回路の一例を示す機能ブロック図である。図におい
て、レジスタ２０５は、入力端子３１５からクロック信
号ＣＬＫが供給されると、セレクタ２０４が出力するｍ
ビットのデータを内部状態を表すデータとして保持し、
同時に保持したデータを関数発生回路２０２に供給す
る。関数発生回路２０２は、レジスタ２０５から供給さ
れるｍビットのデータに対して予め決められた変換を施
し、１ビットを加えて合計ｍ＋１ビットのデータを発生
する。そして、このデータのｍ＋１ビットのうちのｍビ
ットをセレクタ２０４に供給し、一方、残りの１ビット
は擬似乱数として出力端子３１７から出力する。
【０００９】セレクタ２０４は、入力端子３１４に供給
されている制御信号Ｌが論理”０”の時には、入力端子
３１３に供給されているｍビットのデータを選択して出
力し、一方、入力端子３１４に供給されている制御信号
Ｌが論理”１”の時には、関数発生回路２０２が出力す
るｍビットのデータを選択して出力する。この擬似乱数
発生回路では、関数発生回路２０２はレジスタ２０５の
現在の内部状態を表すデータを変換して出力し、レジス
タ２０５は、通常の動作状態においてクロック信号ＣＬ
Ｋの各クロックパルスが入力されるごとに、セレクタ２
０４を通じて関数発生回路２０２が出力するデータを取
り込んで保持する。したがって、各クロックパルスが入
力されるごとに内部状態が変化し、変化した内部状態に
もとづいて関数発生回路２０２は擬似乱数を発生して端
子３１７から出力する。
【００１０】図９は、特に非線形フィードバック・シフ
トレジスタと呼ばれる従来の擬似乱数発生回路の基本構
成を示す機能ブロック図である。図中、図８と同一の要
素には同一の符号が付されており、それらに関する説明
はここでは省略する。この擬似乱数発生回路は、関数発
生回路２０２の構成において上述した擬似乱数発生回路
と異なっている。すなわちこの擬似乱数発生回路では、
関数発生回路２０２は関数発生回路４０１およびシフタ
４０２により構成されている。関数発生回路４０１は、
ｍビットの入力データに対して１ビットのデータを出力
するものであり、出力データはシフタ４０２に供給する
と共に、出力端子３１７を通じて擬似乱数として出力す
る。シフタ４０２は、レジスタ２０５から供給されるｍ
ビットのデータを右に１ビットシフトさせて左側のｍ−
１ビットを取り出し、さらに、最左端に関数発生回路４
０１からの１ビットの出力データを付加してｍビットの
データとした上でセレクタ２０４を通じてレジスタ２０
５に供給する。
【００１１】したがってこの擬似乱数発生回路でも、関
数発生回路２０２はレジスタ２０５の現在の内部状態を
表すデータを、関数発生回路４０１およびシフタ４０２
の作用によって変換して出力し、レジスタ２０５は、通
常の動作状態においてクロック信号ＣＬＫの各クロック
パルスが入力されるごとに、セレクタ２０４を通じて関
数発生回路２０２が出力するデータを取り込んで保持す
る。したがって、各クロックパルスが入力されるごとに
内部状態が変化し、変化した内部状態にもとづいて関数
発生回路２０２は擬似乱数を発生して端子３１７から出
力する。
【００１２】図１０は、図７の擬似乱数発生装置を構成
する線形フィードバック・シフトレジスタの基本構成を
示す機能ブロック図である。図中、図８、図９と同一の
要素には同一の符号が付されており、それらに関する説
明はここでは省略する。図１０に示したＬＦＳＲ９０２
は、関数発生回路４０１が排他的論理和回路５０１によ
り構成されている点で図９の擬似乱数発生回路と異なっ
ている。排他的論理和回路５０１は、レジスタ２０５か
らのデータを構成するｍビットのうち予め決められた複
数ビットの排他的論理和を算出し、結果を出力端子３１
７に出力すると共に、シフタ４０２に供給する。
【００１３】したがって、このＬＦＳＲ９０２でも、関
数発生回路２０２はレジスタ２０５からの現在の内部状
態を表すデータを変換して出力し、レジスタ２０５は、
通常の動作状態においてクロック信号ＣＬＫの各クロッ
クパルスが入力されるごとに、セレクタ２０４を通じて
関数発生回路２０２が出力するデータを取り込んで保持
する。したがって、各クロックが入力されるごとに内部
状態が変化し、変化した内部状態にもとづいて関数発生
回路２０２は擬似乱数を発生し、端子３１７から出力す
る。このようなＬＦＳＲ９０２で、発生される擬似乱数
の周期が２m−１である場合には、このＬＦＳＲは特に
Ｍ系列発生器と呼ばれる。
【００１４】
【発明が解決しようとする課題】しかし、図７に示した
従来の擬似乱数発生装置では、入力端子１０３からクロ
ック信号が入力されても、クロック制御信号Ｙi-1が論
理”１”の時には、上記クロックは論理和回路９０１で
阻止され、したがって、ＬＦＳＲ９０２の内部状態は更
新されない。その結果、上述したロックインの問題が発
生し、ロックインを利用した暗号解読を防ぐべく、多数
のＬＦＳＲ９０２をカスケード接続しなければならなく
なる。そのため、従来の擬似乱数発生装置は規模が大き
く、かつコスト高となっていた。また、装置の規模およ
びコストに配慮して設計した場合には、性能が抑えられ
る結果となっていた。
【００１５】そこで本発明の目的は、ロックインの問題
を解決して小規模、低コストで、かつ暗号学的な安全性
の高い擬似乱数を発生できる擬似乱数発生方法および装
置を提供することにある。
【００１６】
【課題を解決するための手段】本発明は上記目的を達成
するため、順序づけられた複数の擬似乱数発生回路を用
い、前段の前記擬似乱数発生回路が発生した第１の擬似
乱数にもとづいて各擬似乱数発生回路に第１の擬似乱数
を発生させ、前記複数の擬似乱数発生回路が発生した前
記第１の擬似乱数により第２の擬似乱数を発生する擬似
乱数発生方法において、各擬似乱数発生回路では、複数
のビットから成る状態データを保持し、保持した前記状
態データに応じて複数のビットから成る第１および第２
のデータを発生し、前記第１および第２のデータのうち
のいずれかのデータの特定のビットを、前段の前記擬似
乱数発生回路が発生した前記第１の擬似乱数にもとづい
て選択し前記第１の擬似乱数として出力し、前記第１お
よび第２のデータのうちのいずれかのデータの、前記特
定のビットを除いたデータを、前段の前記擬似乱数発生
回路が発生した前記第１の擬似乱数にもとづいて選択し
次に保持すべき前記状態データとすることを特徴とす
る。
【００１７】本発明の擬似乱数発生方法はまた、保持し
た前記状態データに応じて複数のビットから成る順序づ
けられた複数のデータを発生し、前記複数のデータのう
ちの１番目のデータは前記状態データから直接発生し、
２番目以降のデータはそれぞれ１つ前のデータから発生
し、前記第１のデータは前記複数のデータのうちの最後
のデータを除くいずれかのデータであり、前記第２のデ
ータは前記複数のデータのうちの最後のデータであるこ
とを特徴とする。本発明は擬似乱数発生方法また、
Ｓ0、Ｓ1を０＜Ｓ0＜Ｓ1を満たす整数として前記第１の
データは前記複数のデータのうちのＳ0番目のデータで
あって前記第２のデータはＳ1番目の前記データであ
り、ｉを１以上の整数としてｉ番目の前記擬似乱数発生
回路が発生する前記第１の擬似乱数の系列の周期をＬi
とし、ｉ番目の前記擬似乱数発生回路が発生する前記第
１の擬似乱数の系列の１周期中に出現する論理”１”の
数をＷiとし、任意のｉに対してＬiと（Ｌi-1−Ｗi-1）
×Ｓ0＋Ｗi-1×Ｓ1とが互いに素で、２より大きい任意
のｉに対してＬiとＬ1×Ｌ2×…×Ｌi-2とが互いに素で
あることを特徴とする。
【００１８】また、本発明の擬似乱数発生装置は、順序
づけられた複数の擬似乱数発生回路を備え、各擬似乱数
発生回路は前段の前記擬似乱数発生回路が発生した第１
の擬似乱数にもとづいて第１の擬似乱数を発生し、前記
複数の前記擬似乱数発生回路が発生した前記第１の擬似
乱数により第２の擬似乱数を発生する擬似乱数発生装置
において、各擬似乱数発生回路は、複数のビットから成
る状態データを、クロック信号の各クロックパルスに同
期して取り込んで保持するレジスタと、前記レジスタが
保持している前記状態データに応じて複数のビットから
成る第１および第２のデータをそれぞれ出力する第１お
よび第２の関数発生回路と、前記第１および第２の関数
発生回路がそれぞれ出力する前記第１および第２のデー
タのうちのいずれかのデータの特定のビットを、前段の
前記擬似乱数発生回路が発生した前記第１の擬似乱数に
もとづいて選択し前記第１の擬似乱数として出力する第
１のセレクタと、前記第１および第２の関数発生回路が
それぞれ出力する前記第１および第２のデータのうちの
いずれかの前記データの、前記特定のビットを除いたデ
ータを、前段の前記擬似乱数発生回路が発生した前記第
１の擬似乱数にもとづいて選択し前記レジスタに前記状
態データとして供給する第２のセレクタとを備えたこと
を特徴とする。
【００１９】本発明の擬似乱数発生装置はまた、前記レ
ジスタが保持している状態データに応じて複数のビット
から成るデータをそれぞれ出力する順序づけられた複数
の関数発生回路を含み、１番目の前記関数発生回路は前
記レジスタが保持している前記状態データに直接したが
って前記データを出力し、２番目以降の前記関数発生回
路はそれぞれ１つ前の前記関数発生回路が出力したデー
タにしたがって前記データを出力し、前記第１の関数発
生回路は前記複数の関数発生回路のうちの最後の関数発
生回路を除くいずれかの関数発生回路であり、第２の前
記関数発生回路は前記複数の関数発生回路のうちの最後
の関数発生回路であることを特徴とする。本発明の擬似
乱数発生装置はまた、Ｓ0、Ｓ1を０＜Ｓ0＜Ｓ1を満たす
整数として前記第１の関数発生回路は前記複数の関数発
生回路のうちのＳ0番目の関数発生回路であって前記第
２の関数発生回路はＳ1番目の関数発生回路であり、ｉ
を１以上の整数としてｉ番目の前記擬似乱数発生回路が
発生する前記第１の擬似乱数の系列の周期をＬiとし、
ｉ番目の前記擬似乱数発生回路が発生する前記第１の擬
似乱数の系列の１周期中に出現する論理”１”の数をＷ
iとし、任意のｉに対してＬiと（Ｌi-1−Ｗi-1）×Ｓ0
＋Ｗi-1×Ｓ1とが互いに素で、２より大きい任意のｉに
対してＬiとＬ1×Ｌ2×…×Ｌi-2とが互いに素であるこ
とを特徴とする。
【００２０】本発明の擬似乱数発生方法では、擬似乱数
発生回路において複数のビットから成る状態データを保
持し、保持した状態データに応じて複数のビットから成
る第１および第２のデータを発生する。そして、第１お
よび第２のデータのうちのいずれかのデータの特定のビ
ットを、前段の擬似乱数発生回路が発生した第１の擬似
乱数にもとづいて選択し第１の擬似乱数として出力す
る。一方、第１および第２のデータのうちのいずれかの
データの、上記特定のビットを除いたデータを、前段の
擬似乱数発生回路が発生した第１の擬似乱数にもとづい
て選択し次に保持すべき状態データとする。
【００２１】また、本発明の擬似乱数発生装置では、擬
似乱数発生回路において、レジスタは、複数のビットか
ら成る状態データを、クロック信号の各クロックパルス
に同期して取り込んで保持し、第１および第２の関数発
生回路は、レジスタが保持している状態データに応じて
複数のビットから成る第１および第２のデータをそれぞ
れ出力する。そして、第１のセレクタは、第１および第
２の関数発生回路がそれぞれ出力する第１および第２の
データのうちのいずれかのデータの特定のビットを、前
段の擬似乱数発生回路が発生した第１の擬似乱数にもと
づいて選択し第１の擬似乱数として出力する。一方、第
２のセレクタは、第１および第２の関数発生回路がそれ
ぞれ出力する第１および第２のデータのうちのいずれか
のデータの、上記特定のビットを除いたデータを、前段
の擬似乱数発生回路が発生した第１の擬似乱数にもとづ
いて選択しレジスタに状態データとして供給する。した
がって、本発明では、各擬似乱数発生回路の状態データ
が表す各擬似乱数発生回路の内部状態は前段が発生した
擬似乱数に係わらず必ず変化し、そのためロックインの
問題は発生しない。
【００２２】また、本発明の擬似乱数発生方法および擬
似乱数発生装置では、第１のデータまたは第１の関数発
生回路は複数のデータまたは複数の関数発生回路のうち
のＳ 0番目のデータまたは関数発生回路であって第２の
データまたは第２の関数発生回路はＳ1番目のデータま
たは関数発生回路であるとし、また、ｉを１以上の整数
としてｉ番目の擬似乱数発生回路が発生する第１の擬似
乱数の系列の周期をＬi、ｉ番目の擬似乱数発生回路が
発生する第１の擬似乱数の系列の１周期中に出現する論
理”１”の数をＷiとした場合、任意のｉに対してＬiと
（Ｌi-1−Ｗi-1）×Ｓ0＋Ｗi-1×Ｓ1とが互いに素で、
２より大きい任意のｉに対してＬiとＬ1×Ｌ2×…×Ｌ
i-2とが互いに素であるように、Ｓ0、Ｓ1およびＬiが選
定される。したがって、本発明では周期が最大の擬似乱
数系列を発生することができる。
【００２３】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。図１は本発明による擬似乱数
発生装置の一例の基本構成を示す機能ブロック図、図２
は図１の擬似乱数発生装置を構成する擬似乱数発生回路
を示す機能ブロック図である。以下ではこれらの図面を
参照して本発明による擬似乱数発生装置の実施の形態に
ついて説明し、同時に本発明による擬似乱数発生方法の
実施の形態について説明する。
【００２４】図１に示したようにこの擬似乱数発生装置
１００は、複数の擬似乱数発生回路１０１を備え、擬似
乱数発生回路１０１には、入力端子１０３を通じてクロ
ック信号ＣＬＫが入力され、入力端子１０４からは制御
信号Ｌが入力されている。また、入力端子１０５からは
各擬似乱数発生回路１０１が最初に保持するｍビットの
データ（各擬似乱数発生回路１０１ごとに異なる）が入
力される。ｉ番目（ｎを正の整数としてｉ＝１、
２、．．．、ｎ）の擬似乱数発生回路１０１が発生した
擬似乱数Ｘi（本発明に係わる第１の擬似乱数）は次段
（ｉ＋１番目）の擬似乱数発生回路１０１に状態制御信
号として入力される。ただし、最初の擬似乱数発生回路
１０１には、論理値が一定（本実施の形態では論理”
０”）の状態制御信号（Ｘ0）が入力されている。排他
的論理和回路１０２は、すべての擬似乱数発生回路１０
１が発生した擬似乱数Ｘ1 〜 nの排他的論理和を計算し、
計算結果をこの擬似乱数発生装置１００が発生した擬似
乱数（本発明に係わる第２の擬似乱数）として出力端子
１０６を通じて出力する。
【００２５】擬似乱数発生回路１０１は、後に詳しく説
明するように内部状態をスキップする機能を有し、具体
的には図２に示したように、レジスタ２０５、関数発生
回路２０２１、２０２２、セレクタ２０３、２０６によ
り構成されている。レジスタ２０５は、入力端子２１５
からクロック信号ＣＬＫの各クロックパルスが供給され
るごとに、セレクタ２０６が出力しているｍビットのデ
ータを内部状態を表すデータ（本発明に係わる状態デー
タ）として取り込んで保持し、同時に、保持したデータ
を関数発生回路２０２１に出力する。
【００２６】関数発生回路２０２１は、レジスタ２０５
から供給されるｍビットのデータに対して予め決められ
た変換を施し、もとのデータより１ビット多いｍ＋１ビ
ットのデータを発生し、発生したデータの各ビットのう
ちｍビットを関数発生回路２０２２とセレクタ２０６と
に供給し、一方、残りの１ビット（本発明に係わる特定
のビット）をセレクタ２０３に供給する。関数発生回路
２０２２は関数発生回路２０２１と同様に構成され、関
数発生回路２０２１から供給されるｍビットのデータに
対して予め決められた変換を施して、ｍ＋１ビットのデ
ータを発生し、発生したデータの各ビットのうちｍビッ
トをセレクタ２０６に供給し、一方、残りの１ビットを
セレクタ２０３に供給する。なお、関数発生回路２０２
２は関数発生回路２０２１からのデータにもとづいて新
たなデータを発生するので、結局レジスタ２０５が保持
しているデータに応じて新たなデータを発生しているこ
とになる。
【００２７】セレクタ２０６は、入力端子２１４から供
給される制御信号Ｌが論理”０”の時は、入力端子２１
３から供給されるｍビットのデータＰＩiを選択して出
力する。一方、入力端子２１４から供給される制御信号
Ｌが論理”１”の時は、入力端子２１６から供給される
前段（ｉ−１番目）の擬似乱数発生回路１０１からの擬
似乱数Ｘi-1（状態制御信号）が論理”０”であれば関
数発生回路２０２１の出力データを選択して出力し、入
力端子２１６から供給される擬似乱数Ｘi-1が論理”
１”であれば関数発生回路２０２２の出力データを選択
して出力する。
【００２８】また、セレクタ２０３は、入力端子２１６
から供給される擬似乱数Ｘi-1が論理”０”であれば、
関数発生回路２０２１の出力を選択して出力し、入力端
子２１６から供給される擬似乱数Ｘi-1が論理”１”で
あれば、関数発生回路２０２２の出力を選択して出力す
る。そして、このセレクタ２０３の出力が、ｉ番目の擬
似乱数発生回路１０１が発生した擬似乱数Ｘiとして出
力端子２１７より出力される。
【００２９】この擬似乱数発生回路１０１では、まず最
初に論理”０”の制御信号Ｌが入力され、入力端子２１
３から供給されるデータＰＩiがセレクタ２０６を通じ
てレジスタ２０５に入力され、入力端子215からクロッ
ク信号ＣＬＫのクッロクパルスが入力されると、レジス
タはこのデータＰＩiを最初の状態データとして取り込
んで保持する。その後、制御信号Ｌは論理”１”に設定
され、以降、セレクタ２０３、２０６は前段の擬似乱数
発生回路１０１が発生した擬似乱数発生回路Ｘi-1の論
理値にしたがって、関数発生回路２０２１、２０２２の
いずれかが出力した１ビットおよびｍビットのデータを
選択してそれぞれ出力端子２１７およびレジスタ２０５
に出力する。
【００３０】このように、レジスタ２０５が保持したデ
ータは、関数発生回路２０２１、２０２４で変換され、
いずれかの関数発生回路２０２１、２０２４のデータが
セレクタ２０６を通じてレジスタ２０５に入力される。
そして、レジスタ２０５はクロック信号ＣＬＫの各クロ
ックパルスごとに、入力されたデータを新たな状態を表
すデータとして取り込み、保持する。そのため、この擬
似乱数発生回路１０１では、前段の擬似乱数発生回路１
０１が発生した擬似乱数Ｘi-1の論理値に係わらず、ク
ロック信号ＣＬＫの各クロックパルスが入力されるごと
にレジスタ２０５は必ず新たなデータを取り込んで保持
し、したがって、各クロックパルスごとに必ず内部状態
が変化する。そして、このような内部状態の変化に応じ
て擬似乱数Ｘiが出力端子２１７から出力される。
【００３１】なお、セレクタ２０６は、入力端子２１６
から供給される前段の擬似乱数発生回路１０１からの擬
似乱数Ｘi-1（状態制御信号）が論理”１”であれば関
数発生回路２０２２の出力を選択して出力するので、擬
似乱数Ｘi-1が論理”１”のときは、本来次の内部状態
を表すデータとして関数発生回路２０２１が出力してい
るデータはスキップされ、関数発生回路２０２２の出力
データがレジスタ２０５に保持される。
【００３２】次に、このように構成された擬似乱数発生
装置１００の動作について説明する。図１の擬似乱数発
生装置１００に擬似乱数を発生させるには次のようにす
る。まず、各擬似乱数発生回路１０１の内部状態を初期
化するため、各擬似乱数発生回路１０１ごとに異なるｍ
ビットのデータを入力端子１０５に供給し、そして、入
力端子１０４に論理”０”の制御信号Ｌを供給して入力
端子１０３からはクロック信号ＣＬＫを供給する。その
結果、各擬似乱数発生回路１０１内の上記レジスタ２０
５（図２）に入力端子１０５から供給したｍビットのデ
ータがセレクタ２０６を通じてレジスタ２０５に入力さ
れ、保持される。
【００３３】次に、入力端子１０４に論理”１”の制御
信号Ｌを供給し、入力端子１０３からはクロック信号Ｃ
ＬＫを供給して通常の動作状態とする。これにより、各
擬似乱数発生回路１０１では、入力端子１０３から供給
したクロック信号の各クロックパルスがレジスタ２０５
に入力されるごとに、レジスタ２０５は、上述のように
して関数発生回路２０２１、２０２２が発生した新たな
状態を表すデータをセレクタ２０６を通じて取り込み、
保持する。その際、セレクタ２０６は、前段の擬似乱数
発生回路１０１が発生した擬似乱数Ｘi-1（状態制御信
号）の論理値にしたがって関数発生回路２０２１、２０
２２のいずれかが発生したデータを選択してレジスタ２
０５に供給する。
【００３４】そのため、各擬似乱数発生回路１０１で
は、前段の擬似乱数発生回路１０１が発生した擬似乱数
Ｘi-1の論理値が論理”０”あるいは論理”１”のいず
れであっても、クロック信号ＣＬＫの各クロックパルス
が入力されるごとにレジスタ２０５は必ず新たなデータ
を取り込んで保持し、したがって、各クロックパルスご
とに必ず内部状態が変化する。
【００３５】そして、各擬似乱数発生回路１０１の関数
発生回路２０２１、２０２２はこの内部状態に応じて決
る１ビットのデータを発生してセレクタ２０３に出力
し、セレクタ２０３は前段の擬似乱数発生回路１０１が
発生した擬似乱数Ｘi-1の論理値にもとづいて関数発生
回路２０２１、２０２２からの上記１ビットのデータの
いずれかを選択し、出力端子２１７から擬似乱数Ｘiと
して出力する。排他的論理和回路１０２は、すべての擬
似乱数発生回路１０１が発生した擬似乱数Ｘ1 〜 nの排他
的論理和を計算し、計算結果をこの擬似乱数発生装置１
００が発生した擬似乱数として出力端子１０６を通じて
出力する。
【００３６】このように本実施の形態の擬似乱数発生装
置１００では、各擬似乱数発生回路１０１の内部状態は
前段が発生した擬似乱数（状態制御信号）の論理値に係
わらず必ず変化するので、ロックインの問題は発生しな
い。したがって、この擬似乱数発生装置１００では暗号
学的に高い安全性を備えた擬似乱数を発生することがで
きる。また、多数の擬似乱数発生回路１０１を用いなく
とも安全性の高い擬似乱数を発生することができるの
で、装置の小型化および低コスト化を図ることが可能で
ある。
【００３７】なお、この擬似乱数発生装置１００では各
擬似乱数発生回路１０１において２つの関数発生回路を
用いたが、図３に示したようにさらに多くの関数発生回
路を配列することも可能である。この擬似乱数発生回路
１１０では、Ｓ0、Ｓ1を０＜Ｓ0＜Ｓ1を満たす整数とし
て、レジスタ２０５の保持データが入力される最初の関
数発生回路２０２０から数えてＳ0番目の関数発生回路
２０２１およびＳ1番目（最後）の関数発生回路２０２
２の出力データ（ｍ＋１ビット）がセレクタ２０３、２
０６に供給されている。
【００３８】この擬似乱数発生回路１１０でも、上述し
た擬似乱数発生回路１０１の場合と同様に、前段の擬似
乱数発生回路が発生した擬似乱数Ｘi-1の論理値に係わ
らず、クロック信号ＣＬＫの各クロックパルスが入力さ
れるごとにレジスタ２０５は必ず新たなデータを取り込
んで保持し、したがって、各クロックごとに必ず内部状
態が変化する。そして、このような内部状態の変化に応
じて擬似乱数Ｘiが出力端子２１７から出力される。そ
のため、擬似乱数発生回路１１０を用いた場合にもロッ
クインを起すことなく擬似乱数を発生することができ
る。
【００３９】ただし、擬似乱数発生回路１１０ではより
多くの関数発生回路が必要であるから、装置の規模およ
びコストの点では不利となる。したがって、２つの関数
発生回路を用いた擬似乱数発生回路１０１は、装置の小
型化と、擬似乱数の暗号学的な安全性を両立できるとい
う点では最適である。なお、擬似乱数発生回路１１０に
おいてＳ0＝１、Ｓ1＝２とすると擬似乱数発生回路１１
０は上述した擬似乱数発生回路１０１と同一構成とな
る。
【００４０】本実施の形態の擬似乱数発生装置１００で
は、各擬似乱数発生回路１０１のレジスタ２０５が保持
する内部状態を表すデータはすべてｍビットで同一であ
るとしたが、本発明では従来と異なり、このビット数を
各擬似乱数発生回路１０１ごとに異なる値とすることも
可能である。そのような構成とした場合にも、各擬似乱
数発生回路１０１は上述の場合と基本的に同様に動作し
てそれぞれ擬似乱数を発生し、排他的論理和回路１０２
が各擬似乱数発生回路１０１が発生した擬似乱数の排他
的論理和を算出することで最終的な擬似乱数が得られ
る。そして、内部状態を表すデータのビット数を擬似乱
数発生回路ごとに変えることで多様性が増し、発生され
る擬似乱数はより質が向上して暗号学的な安全性は一層
高まる。
【００４１】さらにパラメータを次のように最適化する
ことにより擬似乱数発生装置１００の性能を一層高める
ことができる。ここでは、一般化のため擬似乱数発生装
置１００は上記擬似乱数発生回路１１０で構成され、ま
た内部状態を表すデータのビット数は擬似乱数発生回路
ごとに任意に設定されているものとする。そして、ｉ番
目の擬似乱数発生回路１１０が発生する擬似乱数系列の
周期をＬiとし、ｉ番目の擬似乱数発生回路１１０が発
生する擬似乱数系列の１周期中に出現する論理”１”の
数をＷiとして、任意のｉに対してＬiと（Ｌi-1−
Ｗi-1）×Ｓ0＋Ｗi-1×Ｓ1とが互いに素で、２より大き
い任意のｉに対してＬiとＬ1×Ｌ2×…×Ｌi-2とが互い
に素となるように、Ｓ0、Ｓ1および周期Ｌiを選定す
る。なお、擬似乱数発生装置１００を図１のように擬似
乱数発生回路１０１で構成した場合は、Ｓ0、Ｓ1はＳ0
＝１、Ｓ1＝１に選定されているので、残る周期Ｌiを上
記条件を満たすように選定することになる。Ｓ0、Ｓ1お
よび周期Ｌiをこのように選定することで、擬似乱数発
生装置１００が出力する擬似乱数系列の周期を最大にす
ることができる。
【００４２】このことは、次のようにして証明できる。
まず、図１において、擬似乱数Ｘi-1の周期がＬ1×Ｌ2
×……×Ｌi-1で、その１周期中に出現する論理”０”
の数と論理”１”の数との比が（Ｌi-1−Ｗi-1）：Ｗ
i-1であると仮定する。このとき、ｉ番目の擬似乱数発
生回路１１０（１０１）の内部状態は、Ｌ1×Ｌ2×……
×Ｌi-1時間の後に、ちょうど｛（Ｌi-1−Ｗi-1）×Ｓ0
＋Ｗi-1Ｓ1｝×Ｌ1×Ｌ2×……×Ｌi-2クロックパルス
分だけ更新される。
【００４３】ところで、上述のように、任意のｉに対し
てＬiと（Ｌi-1−Ｗi-1）×Ｓ0＋Ｗi-1×Ｓ1とが互いに
素で、２より大きい任意のｉに対してＬiとＬ1×Ｌ2×
…×Ｌi-2とが互いに素となるように、Ｓ0、Ｓ1および
周期Ｌiを選定すると、擬似乱数Ｘi-1とｉ番目の擬似乱
数発生回路１１０（１０１）の内部状態の両方が同時に
ちょうど一巡するのは、Ｌ1×Ｌ2×……×Ｌi-1×Ｌi時
間の後であるから、擬似乱数Ｘiの周期はＬ1×Ｌ2×…
…×Ｌi-1×Ｌiで、その間にｉ番目の擬似乱数発生回路
１１０（１０１）のどの内部状態も等しい回数だけスキ
ップされている。したがって、擬似乱数Ｘiの１周期中
に出現する論理”０”と論理”１”の数の比は（Ｌi-1
−Ｗi-1）：Ｗi-1となる。ところで、この仮定は、ｉ＝
２の場合には成り立っているから、以上の議論は、ｉ＝
２から出発して、ｉ＝２、３、．．．、ｎについてまで
適用できる。従って、擬似乱数Ｘnの周期（すなわち擬
似乱数発生装置１００が発生する擬似乱数の周期）はＬ
1×Ｌ2×……×Ｌnとなる。そして、この周期は、それ
ぞれの周期がＬiである擬似乱数発生回路を組み合わせ
て得られる擬似乱数の周期の最大値に等しい。したがっ
て、本実施の形態の擬似乱数発生装置１００では、上記
条件を満たすようにＳ0、Ｓ1、および周期Ｌiを選定す
ることで、擬似乱数発生装置１００が出力する擬似乱数
系列の周期を最大にすることができる。
【００４４】なお、図３の擬似乱数発生回路でＳ0＝
０、Ｓ1＝１と選ぶと、擬似乱数発生回路１１０は図８
に示した擬似乱数発生回路と同一構成となり、その場
合、擬似乱数発生回路１１０の内部状態は、Ｌ1×Ｌ2×
……×Ｌi-1時間の後に、Ｗi-1×Ｌ1×Ｌ2×……×Ｌ
i-2クロックパルス分だけ更新されることになるが、図
７に示した従来の擬似乱数発生装置では内部状態が常に
更新されるとは限らないので、ちょうどＷi-1×Ｌ1×Ｌ
2×……×Ｌi-2クロックパルス分だけ常に更新されると
は言えず、以上の議論は適用できない。
【００４５】なお、擬似乱数発生装置１００では排他的
論理和回路１０２により、各擬似乱数発生回路１０１が
発生した擬似乱数の排他的論理和を算出して擬似乱数を
得ているが、各擬似乱数発生回路１０１が発生した擬似
乱数に対して排他的論理和以外の演算を行って擬似乱数
を発生することも可能である。ただし、排他的論理和を
使うことが、擬似乱数の暗号学的な安全性と装置の小規
模化を両立できるという点で最適である。
【００４６】また、排他的論理和回路１０２の代りに各
擬似乱数発生回路１０１ごとに排他的論理和回路を設け
る構成とすることも可能である。図４は、各擬似乱数発
生回路ごとに排他的論理和回路を設けた場合の発明の実
施の形態を示す機能ブロック図である。この擬似乱数発
生装置１１１では、各擬似乱数発生回路１０１ごとに排
他的論理和回路８０２が設けられ、ｉ番目の排他的論理
和８０２の一方の入力端子にはｉ−１番目の排他的論理
和回路８０２が出力する擬似乱数Ｙi-1が入力され、も
う一方の入力端子にはｉ番目の擬似乱数発生回路１０１
が発生した擬似乱数Ｘiが入力されている。そして、ｉ
−１番目の排他的論理和回路８０２からの擬似乱数Ｙ
i-1が状態制御信号としてｉ番目の擬似乱数発生回路１
０１に供給されている。また、最後の排他的論理和回路
８０２が算出した擬似乱数Ｙnがこの擬似乱数発生装置
１１１が発生した擬似乱数として出力端子１０６より出
力されている。
【００４７】このような構成においても擬似乱数Ｘiと
擬似乱数Ｙiとの性質は等しいので、擬似乱数発生装置
１１１は擬似乱数発生装置１００と同様に動作し、した
がって擬似乱数発生装置１００と同様の効果が得られ
る。そして、この擬似乱数発生装置１１１では、擬似乱
数発生回路１０１と排他的論理和８０２とを１つの集積
回路に搭載することができ、それらをカスケード接続す
ることによって所望の安全性を持つ擬似乱数発生装置を
簡単に構成できる。
【００４８】図１の擬似乱数発生装置１００を構成する
擬似乱数発生回路１０１は、図８に示した従来の擬似乱
数発生回路において、関数発生回路を複数にして上述の
ような内部状態のスキップ機能を持たせたものである。
したがって、図９に示した非線形フィードバック・シフ
トレジスタでも、この非線形フィードバック・シフトレ
ジスタの基本構成は図８の擬似乱数発生回路と同じであ
るから、同様にして容易にスキップ機能を持たせ、図１
の擬似乱数発生装置１００において、擬似乱数発生回路
１０１の代りに用いることができる。そして、図８の非
線形フィードバック・シフトレジスタにスキップ機能を
持たせて利用した場合には、関数発生回路の構成が簡素
となるので装置の小型化に有効である。
【００４９】また、図９に示したＬＦＳＲでも同様にし
て容易に内部状態のスキップ機能を持たせることがで
き、擬似乱数発生回路１０１の代りに用いることができ
る。この場合にも関数発生回路の構成が簡素となるので
装置の小型化に有効である。
【００５０】なお、図２に示した擬似乱数発生回路１０
１において、セレクタ２０６に供給されるｍビットのデ
ータ、したがってまたレジスタ２０５に供給されるｍビ
ットのデータはシリアルデータおよびパラレルデータの
いずれであってもかまわない。そして、内部状態を表す
データのビット数が擬似乱数発生回路１０１ごとに異な
る場合、１〜ｎ（ｎは２以上の整数）の各擬似乱数発生
回路１０１に対して最初にそれぞれｍ1、ｍ2、……、ｍ
nビットのデータを供給するとき、これらのデータをｍ1
＋ｍ2＋……＋ｍnビットのビット列として入力端子２１
３に供給し、各擬似乱数発生回路１０のレジスタ２０５
には対応するビット列部分をそれぞれ保持させるように
することも可能である。
【００５１】次に本発明の第２の実施の形態について説
明する。図５は、第２の実施の形態の擬似乱数発生装置
の基本構成を示す機能ブロック図、図６は図５の擬似乱
数発生装置を構成する擬似乱数発生回路を示す機能ブロ
ック図である。図中、図１、図２と同一の要素には同一
の符号が付されており、それらに関する詳しい説明はこ
こでは省略する。
【００５２】この擬似乱数発生装置１１２が、擬似乱数
発生装置１００と機能的に異なるのは複数ビットのデー
タとして擬似乱数を発生する点であり、一方、構成の点
では、擬似乱数発生回路６０１の構成が異なり、また関
数発生回路６０３が追加されている点で異なっている。
図５に示したようにこの擬似乱数発生装置１１２は、多
値の擬似乱数を発生する複数の擬似乱数発生回路６０１
を備え、擬似乱数発生回路６０１には、入力端子１０３
を通じてクロック信号ＣＬＫが入力され、入力端子１０
４からは制御信号Ｌが入力されている。また、入力端子
１０５からは擬似乱数発生回路６０１が最初に保持する
ｍビットのデータが入力される。
【００５３】ｉ番目（ｎを正の整数としてｉ＝１、
２、．．．、ｎ）の擬似乱数発生回路６０１が発生した
擬似乱数Ｘi（ｋを２以上の整数としてｋビットのデー
タ）は、各擬似乱数発生回路６０１ごとに設けられた関
数発生回路６０３に入力され、関数発生回路６０３はこ
の擬似乱数Ｘiに予め決められた変換を施して１ビット
のデータとし、擬似乱数Ｚｉ（状態制御信号）として次
段（ｉ＋１番目）の擬似乱数発生回路６０１に出力す
る。ただし、最初の擬似乱数発生回路６０１には、論理
値が一定（本実施の形態では論理”０”）の状態制御信
号（Ｚ0）が入力されている。排他的論理和回路６０２
は、すべての擬似乱数発生回路６０１が発生した擬似乱
数Ｘ1 〜 nのｋビットのデータとしての排他的論理和を計
算し、計算結果をこの擬似乱数発生装置１１２が発生し
たｋビットの擬似乱数として出力端子１０６を通じて出
力する。
【００５４】ｉ番目の擬似乱数発生回路６０１は図６に
示したように、レジスタ２０５、関数７０２１、７０２
２、セレクタ７０３、２０６により構成されている。レ
ジスタ２０５は、入力端子２１５からクロック信号ＣＬ
Ｋの１つのクロックパルスが供給されるごとに、セレク
タ２０６が出力しているｍビットのデータを内部状態を
表すデータ（本発明に係わる状態データ）として保持
し、同時に、保持したデータを関数発生回路７０２１に
出力する。
【００５５】関数発生回路７０２１は、レジスタ２０５
から供給されるｍビットのデータに対して予め決められ
た変換を施し、もとのデータよりｋビット多いｍ＋ｋビ
ットのデータを発生し、発生したデータの各ビットのう
ちｍビットを関数発生回路７０２２とセレクタ２０６と
に供給し、一方、残りのｋビット（本発明に係わる特定
のビット）をセレクタ７０３に供給する。関数発生回路
７０２２は関数発生回路７０２１と同様に構成され、関
数発生回路７０２１から供給されるｍビットのデータに
対して予め決められた変換を施して、ｍ＋ｋビットのデ
ータを発生し、発生したデータの各ビットのうちｍビッ
トをセレクタ２０６に供給し、一方、残りのｋビットを
セレクタ７０３に供給する。なお、関数発生回路７０２
２は関数発生回路７０２１からのデータにもとづいて新
たなデータを発生するので、結局レジスタ２０５が保持
しているデータに応じて新たなデータを発生しているこ
とになる。
【００５６】セレクタ７０３は、入力端子２１６から供
給される前段からの擬似乱数Ｚi-1（状態制御信号）が
論理”０”であれば、関数発生回路７０２１の出力を選
択して出力し、入力端子２１６から供給される状態制御
信号Ｚi-1が論理”１”であれば、関数発生回路７０２
２の出力を選択して出力する。そして、このセレクタ７
０３の出力が、擬似乱数発生回路６０１が発生したｋビ
ットの擬似乱数Ｘiとして出力端子７１７より出力され
る。
【００５７】この擬似乱数発生回路６０１でも、セレク
タ２０６は、入力端子２１６から供給される前段の擬似
乱数発生回路６０１からの状態制御信号Ｚi-1が論理”
１”であれば関数発生回路７０２２の出力を選択して出
力するので、状態制御信号Ｚi-1が論理”１”のとき
は、本来次の内部状態を表すデータとして関数発生回路
７０２１が出力しているデータはスキップされ、関数発
生回路７０２２の出力データがレジスタ２０５に保持さ
れる。
【００５８】この擬似乱数発生回路６０１では、まず最
初に論理”０”の制御信号Ｌが入力され、入力端子２１
３から供給されるデータＰＩiがセレクタ２０６を通じ
てレジスタ２０５に入力され、入力端子215からクロッ
ク信号ＣＬＫのクロックパルスが入力されると、レジス
タはこのデータＰＩiを最初の状態データとして取り込
んで保持する。その後、制御信号Ｌは論理”１”に設定
され、以降、セレクタ７０３、２０６は前段の関数発生
回路６０３が発生した擬似乱数Ｚi-1の論理値にしたが
って、関数発生回路７０２１、７０２２のいずれかが出
力したｋビットおよびｍビットのデータを選択してそれ
ぞれ出力端子７１７およびレジスタ２０５に出力する。
【００５９】このように、レジスタ２０５が保持したデ
ータは、関数発生回路７０２１、７０２２で変換され、
いずれかの関数発生回路７０２１、７０２２のデータが
セレクタ２０６を通じてレジスタ２０５に入力される。
そして、レジスタ２０５はクロック信号ＣＬＫの各クロ
ックパルスごとに、入力されたデータを新たな状態を表
すデータとして取り込み、保持する。
【００６０】そのため、この擬似乱数発生回路６０１で
は、前段の関数発生回路６０３が発生した擬似乱数Ｚ
i-1の論理値に係わらず、クロック信号ＣＬＫの各クロ
ックパルスが入力されるごとにレジスタ２０５は必ず新
たなデータを取り込んで保持し、したがって、各クロッ
クごとに必ず内部状態が変化する。そして、このような
内部状態の変化に応じてｋビットの擬似乱数Ｘiが出力
端子２１７から出力される。
【００６１】次に、このように構成された擬似乱数発生
装置１１２の動作について説明する。図５の擬似乱数発
生装置１１２に擬似乱数を発生させるには次のようにす
る。まず、各擬似乱数発生回路６０１の内部状態を初期
化するためのｍビットのデータ（擬似乱数発生回路６０
１ごとに異なる）を入力端子１０５に供給し、そして、
入力端子１０４に論理”０”の制御信号Ｌを供給して入
力端子１０３からはクロック信号ＣＬＫを入力する。そ
の結果、各擬似乱数発生回路６０１内の上記レジスタ２
０５（図６）に入力端子１０５から供給したｍビットの
データがセレクタ２０６を通じてレジスタ２０５に入力
され、保持される。
【００６２】次に、入力端子１０４に論理”１”の制御
信号Ｌを供給し、入力端子１０３からはクロック信号Ｃ
ＬＫを供給して通常の動作状態とする。これにより、各
擬似乱数発生回路６０１では、入力端子１０３から供給
したクロック信号の各クロックパルスがレジスタ２０５
に入力されるごとに、レジスタ２０５は、上述のように
して関数発生回路７０２１、７０２２が発生した新たな
状態を表すデータをセレクタ２０６を通じて取り込み、
保持する。その際、セレクタ２０６は、前段の擬似乱数
発生回路６０１が発生した擬似乱数Ｘi-1を関数発生回
路６０３が変換して発生した擬似乱数Ｚi-1（状態制御
信号）の論理値にしたがって関数発生回路７０２１、７
０２２のいずれかが発生したデータを選択してレジスタ
２０５に供給する。
【００６３】そのため、各擬似乱数発生回路６０１で
は、前段の擬似乱数発生回路６０１に対応する関数発生
回路６０３が発生した擬似乱数Ｚi-1（状態制御信号）
の論理値が論理”０”あるいは論理”１”のいずれであ
っても、クロック信号ＣＬＫの各クロックパルスが入力
されるごとにレジスタ２０５は必ず新たなデータを取り
込んで保持し、したがって、各クロックごとに必ず内部
状態が変化する。
【００６４】そして、各擬似乱数発生回路６０１の関数
発生回路７０２１、７０２２はこの内部状態に応じて決
るｋビットのデータを発生してセレクタ７０３に出力
し、セレクタ７０３は前段の擬似乱数発生回路６０１に
対応する関数発生回路６０３が発生した擬似乱数Ｚi-1
（状態制御信号）の論理値にもとづいて関数発生回路７
０２１、７０２２からの上記ｋビットのデータのいずれ
かを選択し、出力端子７１７からｋビットの擬似乱数Ｘ
iとして出力する。排他的論理和回路６０２は、すべて
の擬似乱数発生回路６０１が発生した擬似乱数Ｘ1 〜 nの
排他的論理和を計算し、計算結果をｋビットの擬似乱数
として出力端子６０６を通じて出力する。
【００６５】したがってこの擬似乱数発生装置１１２で
も、各擬似乱数発生回路６０１の内部状態は前段が発生
した擬似乱数にもとづく状態制御信号の論理値に係わら
ず必ず変化するので、ロックインの問題は発生しない。
そのため、擬似乱数発生装置１１２では暗号学的に高い
安全性を備えた擬似乱数を発生することができる。ま
た、多数の擬似乱数発生回路６０１を用いなくとも安全
性の高い擬似乱数を発生することができるので、装置の
小型化および低コスト化を図ることが可能である。な
お、この擬似乱数発生装置１１２では各擬似乱数発生回
路６０１において２つの関数発生回路を用いたが、擬似
乱数発生装置１００の場合と同様、擬似乱数発生回路１
１０（図３）のようにさらに多くの関数発生回路を配列
することも可能である。ただし、そのような構成ではよ
り多くの関数発生回路が必要であるから、装置の規模お
よびコストの点では不利となる。したがって、２つの関
数発生回路を用いた擬似乱数発生回路６０１は、装置の
小型化と、擬似乱数の暗号学的な安全性を両立できると
いう点では最適である。
【００６６】また、この擬似乱数発生装置１１２では、
各擬似乱数発生回路６０１のレジスタ２０５が保持する
内部状態を表すデータはすべてｍビットで同一であると
したが、擬似乱数発生装置１００の場合と同様に、この
ビット数を各擬似乱数発生回路６０１ごとに異なる値と
することも可能である。そのような構成とした場合に
も、各擬似乱数発生回路６０１は上述の場合と基本的に
同様に動作してそれぞれ擬似乱数を発生し、排他的論理
和回路６０２が各擬似乱数発生回路６０１が発生した擬
似乱数の排他的論理和を算出することで擬似乱数が得ら
れる。そして、内部状態を表すデータのビット数を擬似
乱数発生回路ごとに変えることで多様性が増し、発生さ
れる擬似乱数はより質が向上して暗号学的な安全性は一
層高まる。
【００６７】さらに、この擬似乱数発生装置１１２にお
いてもパラメータを最適化することにより性能を一層高
めることができる。すなわち、ｉ番目の擬似乱数発生回
路６０１が発生する擬似乱数系列の周期をＬiとし、ｉ
番目の関数発生回路６０３が出力する状態制御信号Ｚi
（擬似乱数系列）の１周期中に出現する論理”１”の数
をＷiとして、任意のｉに対してＬiと（Ｌi-1−Ｗi-1）
×Ｓ0＋Ｗi-1×Ｓ1とが互いに素で、２より大きい任意
のｉに対してＬiとＬ1×Ｌ2×…×Ｌi-2とが互いに素と
なるように、Ｓ0、Ｓ1および周期Ｌiを選定する。
【００６８】なお、一般化のため擬似乱数発生回路６０
１において内部状態を表すデータのビット数は擬似乱数
発生回路６０１ごとに任意に設定されているものとす
る。また、Ｓ0、Ｓ1は、擬似乱数発生回路１１０の場合
と同様、擬似乱数発生回路６０１において関数発生回路
をさらに多数配列した場合に、何番目の関数発生回路か
らセレクタ２０６にデータが供給されているかを表す数
であり、Ｓ0番目とＳ1番目の関数発生回路からセレクタ
２０６にデータが供給され、Ｓ1番目の関数発生回路が
最後の関数発生回路である。Ｓ0、Ｓ1および周期Ｌiを
上記条件を満たすように選定することで、擬似乱数発生
装置１１２が出力する擬似乱数系列の周期を最大にする
ことができる。このことは、擬似乱数発生装置１００の
場合と同様にして証明できるので、ここではその証明は
省略する。なお、擬似乱数発生装置１１２ではＳ0＝
１、Ｓ1＝２であるから、擬似乱数発生装置１１２の場
合は上記条件を満たすように周期Ｌiを選定することに
なる。
【００６９】擬似乱数発生装置１１２では排他的論理和
回路６０２により、各擬似乱数発生回路６０１が発生し
た擬似乱数の排他的論理和を算出して擬似乱数を得てい
るが、各擬似乱数発生回路６０１が発生した擬似乱数に
対して排他的論理和以外の演算を行って擬似乱数を発生
することも可能である。ただし、排他的論理和を使うこ
とが、擬似乱数の暗号学的な安全性と装置の小規模化を
両立できるという点で最適である。また、擬似乱数発生
装置１１１（図４）のように、排他的論理和回路６０２
の代りに各擬似乱数発生回路６０１ごとに排他的論理和
回路を設ける構成とすることも可能である。
【００７０】
【発明の効果】以上説明したように本発明の擬似乱数発
生方法では、擬似乱数発生回路において複数のビットか
ら成る状態データを保持し、保持した状態データに応じ
て複数のビットから成る第１および第２のデータを発生
する。そして、第１および第２のデータのうちのいずれ
かのデータの特定のビットを、前段の擬似乱数発生回路
が発生した第１の擬似乱数にもとづいて選択し第１の擬
似乱数として出力する。一方、第１および第２のデータ
のうちのいずれかのデータの、上記特定のビットを除い
たデータを、前段の擬似乱数発生回路が発生した第１の
擬似乱数にもとづいて選択し次に保持すべき状態データ
とする。
【００７１】また、本発明の擬似乱数発生装置では、擬
似乱数発生回路において、レジスタは、複数のビットか
ら成る状態データを、クロック信号の各クロックパルス
に同期して取り込んで保持し、第１および第２の関数発
生回路は、レジスタが保持している状態データに応じて
複数のビットから成る第１および第２のデータをそれぞ
れ出力する。そして、第１のセレクタは、第１および第
２の関数発生回路がそれぞれ出力する第１および第２の
データのうちのいずれかのデータの特定のビットを、前
段の擬似乱数発生回路が発生した第１の擬似乱数にもと
づいて選択し第１の擬似乱数として出力する。一方、第
２のセレクタは、第１および第２の関数発生回路がそれ
ぞれ出力する第１および第２のデータのうちのいずれか
のデータの、上記特定のビットを除いたデータを、前段
の擬似乱数発生回路が発生した第１の擬似乱数にもとづ
いて選択しレジスタに状態データとして供給する。
【００７２】したがって、本発明では、各擬似乱数発生
回路の状態データが表す各擬似乱数発生回路の内部状態
は前段が発生した擬似乱数に係わらず必ず変化し、その
ためロックインの問題は発生しない。その結果、本発明
では暗号学的に高い安全性を備えた擬似乱数を発生でき
る。また、ロックインの問題がないので多数の擬似乱数
発生回路を用いなくとも安全性の高い擬似乱数を発生す
ることができ、装置の小型化および低コスト化を図るこ
とが可能である。そして、本発明では状態データのビッ
ト数を擬似乱数発生回路ごとに変えることが可能である
から、多様性を増大させて、発生される擬似乱数の質を
一層向上させ、暗号学的な安全性を一層高めることがで
きる。さらに、擬似乱数を複数のビットから成るデータ
として発生する多値の擬似乱数発生回路を用いることが
できるので、より利用範囲を拡大することができる。
【００７３】また、本発明の擬似乱数発生方法および擬
似乱数発生装置では、第１のデータまたは第１の関数発
生回路は複数のデータまたは複数の関数発生回路のうち
のＳ0番目のデータまたは関数発生回路であって第２の
データまたは第２の関数発生回路はＳ1番目のデータま
たは関数発生回路であるとし、また、ｉを１以上の整数
としてｉ番目の擬似乱数発生回路が発生する第１の擬似
乱数の系列の周期をＬi、ｉ番目の擬似乱数発生回路が
発生する第１の擬似乱数の系列の１周期中に出現する論
理”１”の数をＷiとした場合、任意のｉに対してＬiと
（Ｌi-1−Ｗi-1）×Ｓ0＋Ｗi-1×Ｓ1とが互いに素で、
２より大きい任意のｉに対してＬiとＬ1×Ｌ2×…×Ｌ
i-2とが互いに素であるように、Ｓ0、Ｓ1およびＬiが選
定される。したがって、本発明では周期が最大の擬似乱
数系列を発生することができる。
【図面の簡単な説明】
【図１】本発明による擬似乱数発生装置の一例の基本構
成を示す機能ブロック図である。
【図２】図１の擬似乱数発生装置を構成する擬似乱数発
生回路を示す機能ブロック図である。
【図３】より多くの関数発生回路を用いた擬似乱数発生
回路を示す機能ブロック図である。
【図４】各擬似乱数発生回路ごとに排他的論理和回路を
設けた場合の発明の実施の形態を示す機能ブロック図で
ある。
【図５】第２の実施の形態の擬似乱数発生装置の基本構
成を示す機能ブロック図である。
【図６】図５の擬似乱数発生装置を構成する擬似乱数発
生回路を示す機能ブロック図である。
【図７】線形フィードバック・シフトレジスタ（ＬＦＳ
Ｒ）をカスケード接続した従来の擬似乱数発生装置の基
本構成を示す機能ブロック図である。
【図８】従来の基本的な構成の擬似乱数発生回路の一例
を示す機能ブロック図である。
【図９】非線形フィードバック・シフトレジスタと呼ば
れる従来の擬似乱数発生回路の基本構成を示す機能ブロ
ック図である。
【図１０】図７の擬似乱数発生装置を構成する線形フィ
ードバック・シフトレジスタの基本構成を示す機能ブロ
ック図である。
【符号の説明】
１００、１１１、１１２……擬似乱数発生装置、１０
１、１１０、６０１……擬似乱数発生回路、１０２、６
０２、８０２……排他的論理和回路、２０５……レジス
タ、２０３、２０６、７０３……セレクタ、６０３、２
０２１、２０２０、２０２２、７０２１、７０２２……
関数発生回路。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 7/58 G09C 1/00 650

Claims (14)

    (57)【特許請求の範囲】
  1. 【請求項１】 順序づけられた複数の擬似乱数発生回路
    を用い、前段の前記擬似乱数発生回路が発生した第１の
    擬似乱数にもとづいて各擬似乱数発生回路に第１の擬似
    乱数を発生させ、前記複数の擬似乱数発生回路が発生し
    た前記第１の擬似乱数により第２の擬似乱数を発生する
    擬似乱数発生方法において、 各擬似乱数発生回路では、 複数のビットから成る状態データを保持し、 保持した前記状態データに応じて複数のビットから成る
    第１および第２のデータを発生し、 前記第１および第２のデータのうちのいずれかのデータ
    の特定のビットを、前段の前記擬似乱数発生回路が発生
    した前記第１の擬似乱数にもとづいて選択し前記第１の
    擬似乱数として出力し、 前記第１および第２のデータのうちのいずれかのデータ
    の、前記特定のビットを除いたデータを、前段の前記擬
    似乱数発生回路が発生した前記第１の擬似乱数にもとづ
    いて選択し次に保持すべき前記状態データとする、 ことを特徴とする擬似乱数発生方法。
  2. 【請求項２】 保持した前記状態データに応じて複数の
    ビットから成る順序づけられた複数のデータを発生し、 前記複数のデータのうちの１番目のデータは保持した前
    記状態データから直接発生し、２番目以降のデータはそ
    れぞれ１つ前のデータから発生し、 前記第１のデータは前記複数のデータのうちの最後のデ
    ータを除くいずれかのデータであり、 前記第２のデータは前記複数のデータのうちの最後のデ
    ータである、 ことを特徴とする請求項１記載の擬似乱数発生方法。
  3. 【請求項３】 Ｓ0、Ｓ1を０＜Ｓ0＜Ｓ1を満たす整数と
    して前記第１のデータは前記複数のデータのうちのＳ0
    番目のデータであって前記第２のデータはＳ1番目の前
    記データであり、 ｉを１以上の整数としてｉ番目の前記擬似乱数発生回路
    が発生する前記第１の擬似乱数の系列の周期をＬiと
    し、 ｉ番目の前記擬似乱数発生回路が発生する前記第１の擬
    似乱数の系列の１周期中に出現する論理”１”の数をＷ
    iとし、 任意のｉに対してＬiと（Ｌi-1−Ｗi-1）×Ｓ0＋Ｗi-1
    ×Ｓ1とが互いに素で、２より大きい任意のｉに対して
    ＬiとＬ1×Ｌ2×…×Ｌi-2とが互いに素である、 ことを特徴とする請求項２記載の擬似乱数発生方法。
  4. 【請求項４】 前記複数の擬似乱数発生回路により発生
    した前記第１の擬似乱数の排他的論理和を算出し、算出
    結果を前記第２の擬似乱数とすることを特徴とする請求
    項１記載の擬似乱数発生方法。
  5. 【請求項５】 前記複数の擬似乱数発生回路のそれぞれ
    に対応させて排他的論理和回路を設け、 各排他的論理和回路には、対応する前記擬似乱数発生回
    路が発生した前記第１の擬似乱数と、前段の前記擬似乱
    数発生回路に対応する前記排他的論理和回路が算出した
    擬似乱数との排他的論理和を算出させ、 最後の前記擬似乱数発生回路に対応する前記排他的論理
    和回路に算出させた擬似乱数を前記第２の擬似乱数とす
    る、 ことを特徴とする請求項１記載の擬似乱数発生方法。
  6. 【請求項６】 前記特定のビットは１つまたは複数のビ
    ットから成ることを特徴とする請求項１記載の擬似乱数
    発生方法。
  7. 【請求項７】 前記擬似乱数発生回路は非線型擬似乱数
    発生回路であることを特徴とする請求項１記載の擬似乱
    数発生方法。
  8. 【請求項８】 順序づけられた複数の擬似乱数発生回路
    を備え、各擬似乱数発生回路は前段の前記擬似乱数発生
    回路が発生した第１の擬似乱数にもとづいて第１の擬似
    乱数を発生し、前記複数の前記擬似乱数発生回路が発生
    した前記第１の擬似乱数により第２の擬似乱数を発生す
    る擬似乱数発生装置において、 各擬似乱数発生回路は、 複数のビットから成る状態データを、クロック信号の各
    クロックパルスに同期して取り込んで保持するレジスタ
    と、 前記レジスタが保持している前記状態データに応じて複
    数のビットから成る第１および第２のデータをそれぞれ
    出力する第１および第２の関数発生回路と、 前記第１および第２の関数発生回路がそれぞれ出力する
    前記第１および第２のデータのうちのいずれかのデータ
    の特定のビットを、前段の前記擬似乱数発生回路が発生
    した前記第１の擬似乱数にもとづいて選択し前記第１の
    擬似乱数として出力する第１のセレクタと、 前記第１および第２の関数発生回路がそれぞれ出力する
    前記第１および第２のデータのうちのいずれかの前記デ
    ータの、前記特定のビットを除いたデータを、前段の前
    記擬似乱数発生回路が発生した前記第１の擬似乱数にも
    とづいて選択し前記レジスタに前記状態データとして供
    給する第２のセレクタと、 を備えたことを特徴とする擬似乱数発生装置。
  9. 【請求項９】 前記レジスタが保持している状態データ
    に応じて複数のビットから成るデータをそれぞれ出力す
    る順序づけられた複数の関数発生回路を含み、 １番目の前記関数発生回路は前記レジスタが保持してい
    る前記状態データに直接したがって前記データを出力
    し、２番目以降の前記関数発生回路はそれぞれ１つ前の
    前記関数発生回路が出力したデータにしたがって前記デ
    ータを出力し、 前記第１の関数発生回路は前記複数の関数発生回路のう
    ちの最後の関数発生回路を除くいずれかの関数発生回路
    であり、 第２の前記関数発生回路は前記複数の関数発生回路のう
    ちの最後の関数発生回路である、 ことを特徴とする請求項８記載の擬似乱数発生装置。
  10. 【請求項１０】 Ｓ0、Ｓ1を０＜Ｓ0＜Ｓ1を満たす整数
    として前記第１の関数発生回路は前記複数の関数発生回
    路のうちのＳ0番目の関数発生回路であって前記第２の
    関数発生回路はＳ1番目の関数発生回路であり、 ｉを１以上の整数としてｉ番目の前記擬似乱数発生回路
    が発生する前記第１の擬似乱数の系列の周期をＬiと
    し、 ｉ番目の前記擬似乱数発生回路が発生する前記第１の擬
    似乱数の系列の１周期中に出現する論理”１”の数をＷ
    iとし、 任意のｉに対してＬiと（Ｌi-1−Ｗi-1）×Ｓ0＋Ｗi-1
    ×Ｓ1とが互いに素で、２より大きい任意のｉに対して
    ＬiとＬ1×Ｌ2×…×Ｌi-2とが互いに素である、 ことを特徴とする請求項９記載の擬似乱数発生装置。
  11. 【請求項１１】 前記複数の擬似乱数発生回路がそれぞ
    れ発生した前記第１の擬似乱数の排他的論理和を算出し
    て前記第２の擬似乱数として出力する排他的論理和回路
    を備えたことを特徴とする請求項８記載の擬似乱数発生
    装置。
  12. 【請求項１２】 前記複数の擬似乱数発生回路のそれぞ
    れに対応する排他的論理和回路を有し、 各擬似乱数発生回路に対応する前記排他的論理和回路の
    一方の入力端子には対応する前記擬似乱数発生回路が発
    生した前記第１の擬似乱数が供給され、もう一方の入力
    端子は前段の前記擬似乱数発生回路に対応する排他的論
    理和回路の出力端子に接続され、 最後の前記擬似乱数発生回路に対応する前記排他的論理
    和回路から前記第２の擬似乱数が出力される、 ことを特徴とする請求項８記載の擬似乱数発生装置。
  13. 【請求項１３】 前記特定のビットは１つまたは複数の
    ビットから成ることを特徴とする請求項８記載の擬似乱
    数発生装置。
  14. 【請求項１４】 前記擬似乱数発生回路は非線型擬似乱
    数発生回路であることを特徴とする請求項８記載の擬似
    乱数発生装置。
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