JPH09179726A - 擬似乱数発生装置 - Google Patents

擬似乱数発生装置

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JPH09179726A
JPH09179726A JP7336920A JP33692095A JPH09179726A JP H09179726 A JPH09179726 A JP H09179726A JP 7336920 A JP7336920 A JP 7336920A JP 33692095 A JP33692095 A JP 33692095A JP H09179726 A JPH09179726 A JP H09179726A
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pseudo
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JP7336920A
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Michio Shimada
道雄 島田
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NEC Corp
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/58—Random or pseudo-random number generators
    • G06F7/582—Pseudo-random number generators
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/06—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols the encryption apparatus using shift registers or memories for block-wise or stream coding, e.g. DES systems or RC4; Hash functions; Pseudorandom sequence generators
    • H04L9/065—Encryption by serially and continuously modifying data stream elements, e.g. stream cipher systems, RC4, SEAL or A5/3
    • H04L9/0656—Pseudorandom key sequence combined element-for-element with data sequence, e.g. one-time-pad [OTP] or Vernam's cipher
    • H04L9/0662—Pseudorandom key sequence combined element-for-element with data sequence, e.g. one-time-pad [OTP] or Vernam's cipher with particular pseudorandom sequence generator
    • H04L9/0668—Pseudorandom key sequence combined element-for-element with data sequence, e.g. one-time-pad [OTP] or Vernam's cipher with particular pseudorandom sequence generator producing a non-linear pseudorandom sequence
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    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
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    • H04L2209/00—Additional information or applications relating to cryptographic mechanisms or cryptographic arrangements for secret or secure communication H04L9/00
    • H04L2209/12—Details relating to cryptographic hardware or logic circuitry
    • H04L2209/122—Hardware reduction or efficient architectures

Abstract

(57)【要約】 【課題】装置規模が小さくてすみ、線形フィードバック
・シフトレジスタのみからなる少数の擬似乱数発生回路
によって非線形性の大きな擬似乱数系列を発生でき、ス
トリーム暗号に適した擬似乱数発生装置を提供する。 【解決手段】ｎ個の擬似乱数発生回路１０１1〜１０１n
と、これらｎ個の擬似乱数発生回路１０１1〜１０１nの
出力を非線形結合してその結果を出力する結合関数回路
１０２と、結合関数回路１０２の出力がシフト入力とし
て入力するシフトレジスタ１０３と、シフトレジスタ１
０３の内部状態のうち予め定められた複数のビットの非
線形結合を計算する非線形関数回路１０４とを設け、非
線形関数回路１０４での計算結果が擬似乱数を表わすビ
ットストリームとして出力端子１０８から出力されるよ
うにする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、擬似乱数を発生す
る擬似乱数発生装置に関し、特に、複数の擬似乱数発生
回路を有しこれら擬似乱数発生回路の出力を非線形結合
して擬似乱数を出力する擬似乱数発生装置に関する。
【０００２】
【従来の技術】通信システムや計算機システムにおいて
は、許可されていない者が不正に情報を取得することな
どを防止するために、情報に擬似乱数を排他的論理和で
加算して暗号に変換したり、暗号に擬似乱数を排他的論
理和で加算して元の情報を復元したりするストリーム暗
号装置などが使用される。
【０００３】情報への不正なアクセスを防ぐための暗号
化に使用される擬似乱数は、以下に説明するように、非
線形性が高いことが必須であり、そのため、暗号化に使
用される擬似乱数の発生方法として、結合関数と呼ばれ
る非線形関数によって複数の擬似乱数発生回路の出力を
非線形結合して非線形性のより高い擬似乱数を生成する
方法が、従来より広く知られている。以下、擬似乱数発
生回路とは、線形フィードバック・シフトレジスタな
ど、擬似乱数を与える基本的な回路のことを指し、擬似
乱数発生装置とは、１または複数の擬似乱数発生回路を
含んでより非線形性の高い擬似乱数を発生する装置のこ
とを言う。
【０００４】ここで非線形結合とは、線形結合ではない
結合のことである。ビットｘ1,…,ｘn,…の線形結合と
は、ｙ＝ｘ1＋ｘ2＋…＋ｘnやｙ＝ｘ1＋ｘ2＋…＋ｘn+1
など、排他的論理和"＋"だけを使ってビットｙを与える
ことである。したがって、ビットｘ1,…,ｘn,…の非線
形結合とは、ｙ＝ｘ1＊ｘ2＋ｘ2＊ｘ3＋…＋ｘn＊ｘ1な
ど、論理積"＊"と排他的論理和"＋"の両方（否定論理を
含んでもよい）を使ってビットｙを与えることであり、
ｙを与える式をどのように変形しても線形結合に帰着し
ないようなものである。また、非線形結合の非線形性と
は、ｙを与える式の次数のことであり、式の次数が大き
いほど非線形性が高いとされる。なお、非線形関数の入
力（結合されるべき擬似乱数発生回路の数）を増やすほ
ど、非線形性の高い非線形結合が実現可能になる。
【０００５】図４は、従来の擬似乱数発生装置の一例の
構成を示す機能ブロック図である。この擬似乱数発生装
置はｎ個の擬似乱数発生回路４０１1〜４０１nと、これ
らｎ個の擬似乱数発生回路４０１1〜４０１nの出力を非
線形結合して擬似乱数を出力端子４０８から出力する結
合関数回路４０２と、制御パルス（クロック）が入力す
る入力端子４０５と、モード制御用の入力端子４０６
と、初期状態と呼ばれるビット系列を入力するための入
力端子４０７とから構成されている。ｎ個の擬似乱数発
生回路４０１1〜４０１nは、いずれも、入力端子４０５
〜４０７に接続しており、入力端子４０６に"０"が供給
されている時に入力端子４０５に制御パルスが入力され
た場合には、入力端子４０７から供給される初期状態を
取り込んで内部状態として保持し、入力端子４０６に"
１"が供給されている場合には、入力端子４０５に制御
パルスが１個入力されるごとに擬似乱数を出力するよう
に構成されている。なお、擬似乱数発生回路４０１1〜
４０１nには、一般に、それぞれ異なる初期状態が供給
される。
【０００６】図４の擬似乱数発生装置を用いて擬似乱数
を発生させる場合には、まず、入力端子４０７に初期状
態を供給し、次に、入力端子４０６に"０"を供給して、
入力端子４０５に制御パルスを１個入力する。そして、
入力端子４０６に"１"を供給する。するとそれ以降は、
入力端子４０５に制御パルスを１個入力するごとに、各
擬似乱数発生回路４０１1〜４０１nの出力を結合関数回
路４０２によって非線形結合して得られた擬似乱数が、
出力端子４０８から得られる。
【０００７】しかしながら、図４に示す擬似乱数発生装
置は、しばしば、各擬似乱数発生回路４０１1〜４０１n
に設定された初期状態がコリレーション・アタックと呼
ばれる解読方法によって推定されてしまい、その結果、
暗号の不正な解読を許してしまうという問題点がある。
すなわち、ある擬似乱数発生回路４０１j（１≦ｊ≦
ｎ）の出力で条件付けたときの結合関数回路４０２の出
力の条件付き確率分布が一様でない場合には、その擬似
乱数発生回路４０１jと等価な擬似乱数系列発生回路を
想定し、この擬似乱数系列発生回路の出力系列と結合関
数回路４０２の出力系列との相関が最大になるようにそ
の擬似乱数系列発生回路の初期状態を求めることで、擬
似乱数発生回路４０１jに与えられた初期状態を知るこ
とができる。このような性質があると、ストリーム暗号
の擬似乱数発生装置としては使えない。なお、コリレー
ション・アタックに関しては、R. A. Rueppel（ルェペ
ル）著、"Analysis and Design of Stream Ciphers（ア
ナリシス・アンド・デザイン・オブ・ストリーム・サイ
ファーズ）", Springer-Verlag（スプリンガー・ヴァー
ラグ）社、１９８６年の第９２頁から第１４１頁にその
詳しい解説がある。
【０００８】そこで本発明者は、コリレーション・アタ
ックによる解読を防ぐために、特開平７−１０４９７６
号公報において、結合関数回路が出力するビットストリ
ームをそのまま擬似乱数として使うのではなく、結合関
数回路の出力を畳み込んで得られるビットストリームを
擬似乱数として用いる擬似乱数発生装置を提案した。そ
のようにすれば、ある擬似乱数発生回路の出力で条件付
けたときの擬似乱数の条件付き確率分布がほぼ一様にな
り、コリレーション・アタックが困難になる。
【０００９】図５は、コリレーション・アタック対策を
施した従来の擬似乱数発生装置の一例を示す機能ブロッ
ク図である。この擬似乱数発生装置は、図４に示す擬似
乱数発生装置において、結合関数回路４０２と出力端子
４０８との間に、シフトレジスタ４１０と排他的論理和
回路４１１を挿入した構成である。シフトレジスタ４１
０は、入力端子４０５〜４０７にも接続しており、入力
端子４０６に"０"が供給されている時に入力端子４０５
に制御パルスが入力すると、入力端子５０７から供給さ
れている初期状態と呼ばれるビット系列を内部状態とし
て保持し、入力端子５０６に"１"が供給されている場合
には、入力端子５０５に制御パルスが１個入力されるご
とに、内部状態を１ビットだけ右にシフトし、左端のビ
ットに結合関数回路４０２の出力を保持するように構成
されている。また、排他的論理和回路４１１は、シフト
レジスタ４１０の内部状態のうち予め決められた複数の
ビットの線形結合を計算するものであり、その計算結果
が擬似乱数として出力端子４０８から出力される。な
お、図示点線で示されるように、結合関数回路４０２の
出力も排他的論理和回路４１１に入力するようにしても
よい。
【００１０】図５に示す擬似乱数発生装置を用いて擬似
乱数を発生させる場合には、まず、入力端子４０７に初
期状態を供給し、次いで入力端子４０６に"０"を供給し
て、入力端子４０５に制御パルスを１個入力する。そし
て、入力端子４０６に"１"を供給する。するとそれ以降
は、入力端子４０５に制御パルスを１個入力するごと
に、出力端子４０８から擬似乱数が得られる。
【００１１】図６は、シフトレジスタ４１０の内部構成
を示す回路図である。このシフトレジスタ４１０はｍ段
構成であり、クロック入力端子４１５と、モード切り換
え信号入力端子４１６と、このシフトレジスタ４１０に
内部状態を設定するための内部状態入力端子４１７と、
このシフトレジスタ４１０の内部状態を出力するための
内部状態出力端子４１８と、シフト入力端子４１９と、
モード切り換え信号入力端子４１６に入力した信号に応
じて選択動作を行うｍ個の２入力セレクタ４２１1〜４
２１mと、クロック入力端子４１５に入力した信号をク
ロックとしセレクタ４２１1〜４２１mの出力をそれぞれ
入力とするｍ個のＤ型フリップフロップ４２２1〜４２
２mによって構成されている。なお、Ｄ型フリップフロ
ップ４２２1〜４２２mの出力系列のことをこのシフトレ
ジスタ４１０の内部状態という。図５に示される状態で
は、このシフトレジスタのクロック入力端子４１５は入
力端子４０５に接続し、モード切り換え信号入力端子４
１６は入力端子４０６に接続し、内部状態入力端子４１
７は入力端子４０７に接続し、シフト入力端子４１９は
結合関数回路４０２の出力に接続している。
【００１２】図示左端のセレクタ４２１1には、シフト
入力端子４１９を介して結合関数回路４０２（図５参
照）が入力するとともに、内部状態入力端子４１７から
入力した内部状態のうちの１ビットが入力する。その他
のセレクタ４２１j（Ｊ＝２,…,ｍ）には、それぞれ、
Ｄ型フリップフロップ４２１j-1の出力と、内部状態入
力端子４１７から入力した内部状態のうちのそれぞれに
固有の１ビットとが入力する。そして、各セレクタ４２
１1〜４２１mは、モード切り換え信号入力端子４１６か
ら"０"が供給されている時に、それぞれ内部状態入力端
子４１７から供給されるビットを選択して出力し、モー
ド切り換え信号入力端子４１６から"１"が供給されてい
るときには、シフト入力端子４１９や前段のＤ型フリッ
プフロップ４２２1〜４２２m-1から入力する信号を選択
して出力する。各Ｄ型フロップフロップ４２２1〜４２
２mは、クロック入力端子４１５から制御パルスが１個
入るごとに、それぞれ、セレクタ４２１1〜４２１mの出
力を保持して、保持している値を出力する。これらＤ型
フロップフリップ４２２1〜４２２mの出力は、ｍビット
並列に、内部状態出力端子４１８から出力され、これら
のうちのいくつかのビットが排他的論理和回路４１１
（図５参照）に入力する。
【００１３】次に、各擬似乱数発生回路４０１1〜４０
１nの構成について説明する。擬似乱数発生回路４０１1
〜４０１nとしては、例えば、図７に示すように線形フ
ィードバック・シフトレジスタのみで構成された擬似乱
数発生回路５０１を使用することもできるし、図８に示
すように非線形関数回路と線形フィードバック・シフト
レジスタを組み合わせた擬似乱数発生回路５１１を使用
することもできるし、さらにはここで述べるのとは異な
る回路構成のものも使用することもできる。
【００１４】まず、図７を用いて線形フィードバック・
シフトレジスタのみからなる擬似乱数発生回路５０１を
説明する。この擬似乱数発生回路５０１は、シフトレジ
スタ５０２と排他的論理和回路５０３とから構成されて
いる。シフトレジスタ５０２は、段数は異なっていても
よいが図６に示すシフトレジスタ４１０と同様の構造を
持つものである。シフトレジスタ５０２のクロック入力
端子、モード切り換え信号入力端子、内部状態入力端子
（いずれも図６参照）は、それぞれ、入力端子４０５,
４０６,４０７に接続している。そして、シフトレジス
タ５０２の内部状態出力端子（図６参照）からの出力の
うち予め決められたビットだけが排他的論理和回路５０
３に供給され、排他的論理和回路５０３の出力が、出力
端子５０４から出力されるとともに、シフトレジスタ５
０２のシフト入力端子（図６）に供給されている。な
お、排他的論理和回路５０３は、入力された各ビットの
データの排他的論理和を計算して、その結果を出力する
ものである。
【００１５】図７に示す擬似乱数発生回路５０１は、い
わゆるＭ系列発生回路であり、この回路単独で発生させ
た擬似乱数のランダム性はあまり良くなく、また、初期
状態を容易に推定することができるので、単独では暗号
化のために使用することには適さない。
【００１６】図８に示す擬似乱数発生回路５１１は、シ
フトレジスタ５１２と排他的論理和回路５１３の他に、
非線形関数回路５１４を有している。シフトレジスタ５
１２は、段数は異なっていてもよいが図６に示すシフト
レジスタ４１０と同様の構造を持つものである。シフト
レジスタ５１２のクロック入力端子、モード切り換え信
号入力端子、内部状態入力端子（いずれも図６参照）
は、入力端子４０５,４０６,４０７に接続している。そ
して、シフトレジスタ５１２の内部状態出力端子（図６
参照）からの出力のうち予め決められたビットが排他的
論理和回路５１３に供給されて、排他的論理和回路５１
３の出力がシフトレジスタ５１２のシフト入力端子（図
６）に供給されている。なお、排他的論理和回路５１３
は、入力された各ビットのデータの排他的論理和を計算
して、その結果を出力するものである。さらに、シフト
レジスタ５１２の内部状態出力端子からの出力の全ビッ
トあるいは予め定められたビットが非線形関数回路５１
４に入力して非線形結合され、この非線形結合された結
果が擬似乱数として出力端子５１５から出力される。
【００１７】次に、結合関数について説明する。結合関
数とは、既に述ベたように、入力されたビットの非線形
結合をとって、その結果を出力するものである。結合関
数を出力する結合関数回路は、論理関数回路やリード・
オンリ・メモリあるいはそれらの組合せによって実現で
きる。図９は３入力の結合関数回路４５０を示す機能ブ
ロック図である。すなわちこの結合関数回路４５０は、
図４や図５の擬似乱数発生装置においてＮ＝３（擬似乱
数発生回路の数が３個）の場合に、結合関数回路４０２
として使用できるものである。
【００１８】この結合関数回路は、否定回路４５１と、
２つの２入力論理積回路４５２,４５３と、２入力排他
的論理和回路４５４と、それぞれ異なる擬似乱数発生回
路が発生する擬似乱数が入力する３個の入力端子４５５
1〜４５５3と、排他的論理和回路４５４の出力に接続さ
れた出力端子４５８とによって構成されている。第１の
入力端子４５５1に入力した擬似乱数は第１の論理積回
路４５２の一方の入力に供給され、第２の入力端子４５
５2に入力した擬似乱数は第１の論理積回路４５２の他
方の入力と否定回路４５１に供給される。第２の論理積
回路４５３には、第３の入力端子４５５3に入力した擬
似乱数と、否定回路４５１で反転された第２の入力端子
４５５2からの擬似乱数が入力する。そして、各論理積
回路４５２,４５３は、それぞれへの入力の論理積を計
算して結果を排他的論理和回路４５４に出力し、排他的
論理和回路４５４は、第１の論理積回路４５２の出力と
第２の論理積回路４５３の出力の排他的論理和を計算し
てその結果を出力端子４５８から出力する。
【００１９】
【発明が解決しようとする課題】以上、従来の擬似乱数
発生装置についてやや詳しく説明したが、上述の従来の
擬似乱数発生装置には、回路規模を小さくしようとする
と非線形性の小さい擬似乱数しか生成できず、一方、非
線形性の大きな擬似乱数を発生させるようとすると装置
規模が大きくなるという問題点がある。すなわち、回路
規模を小さくするためには、擬似乱数発生回路として線
形フィードバック・シフトレジスタのみからなるものを
使用することが有効であるが、そうすると、非線形変換
を行うのが結合関数回路だけとなり、非線形性の大きな
擬似乱数を得ることができなくなる。また、回路規模を
小さくするために擬似乱数発生回路の個数自体を減らし
た場合には、結合関数への入力数が減ることとなって結
合関数の非線形性が小さくなり、非線形性がさらに小さ
な擬似乱数しか得られなくなる。逆に、得られる擬似乱
数の非線形性を大きくするためには擬似乱数発生回路と
して非線形関数回路と線形フィードバック・シフトレジ
スタを組み合わせたものを用いることが有効であるが、
そうすると、非線形関数回路を実現するための複雑な論
理回路やリード・オンリ・メモリ（ＲＯＭ）が擬似乱数
発生回路の個数だけ必要になってしまい、回路規模が必
然的に大きくなる。また、擬似乱数の非線形性を大きく
するために結合関数への入力数を増やすと、その分、擬
似乱数発生回路の数も増やさなければならない。
【００２０】本発明の目的は、上述した従来の擬似乱数
発生装置の抱える問題点を解決し、線形フィードバック
・シフトレジスタのみからなる少数の擬似乱数発生回路
によって非線形性の大きな擬似乱数系列を発生でき、ス
トリーム暗号に適した擬似乱数発生装置を提供すること
にある。
【００２１】
【課題を解決するための手段】本発明の第１の擬似乱数
発生装置は、同一のクロックが入力し相互に同期して動
作する複数の擬似乱数発生回路と、各擬似乱数発生回路
の出力を非線形関数で結合して出力する結合関数回路
と、クロックに同期して記憶内容を一端から他端に向う
方向に１ビットずつシフトするとともに結合関数回路の
出力を一端に記憶するシフトレジスタと、シフトレジス
タの記憶ビットのうち所定の複数の記憶ビットの値を非
線形結合して出力する非線形関数回路とを有し、クロッ
クに同期して非線形関数回路より擬似乱数を出力する。
【００２２】本発明の第２の擬似乱数発生装置は、同一
のクロックが入力し相互に同期して動作する複数の擬似
乱数発生回路と、各擬似乱数発生回路の出力を非線形関
数で結合して出力する結合関数回路と、シフトレジスタ
と、シフトレジスタの記憶ビットのうち所定の複数の記
憶ビットの値を非線形結合して出力する非線形関数回路
と、結合関数回路の出力と非線形関数回路の出力との排
他的論理和を計算して出力する排他的論理和回路とを有
し、シフトレジスタは、クロックに同期して記憶内容を
一端から他端に向う方向に１ビットずつシフトするとと
もに排他的論理和回路の出力を一端に記憶し、擬似乱数
がクロックに同期して非線形関数回路より出力される。
【００２３】本発明の第３の擬似乱数発生装置は、入力
するクロックに同期して動作する単一の擬似乱数発生回
路と、シフトレジスタと、シフトレジスタの記憶ビット
のうち所定の複数の記憶ビットの値を非線形結合して出
力する非線形関数回路と、擬似乱数発生回路の出力と非
線形関数回路の出力との排他的論理和を計算して出力す
る排他的論理和回路とを有し、シフトレジスタは、クロ
ックに同期して記憶内容を一端から他端に向う方向に１
ビットずつシフトするとともに排他的論理和回路の出力
を一端に記憶し、擬似乱数がクロックに同期して非線形
関数回路より出力される。
【００２４】本発明においては、擬似乱数発生回路とし
て、線形フィードバック・シフトレジスタを好ましく使
用できる。また、擬似乱数発生回路とシフトレジスタに
初期値を設定する初期値設定回路を設けるようにするよ
い。さらに、結合関数回路の出力も非線形関数回路に入
力し、非線形関数回路によって、シフトレジスタの記憶
ビットのうち所定の複数の記憶ビットの値と結合関数回
路の出力とが非線形結合して出力されるようにしてもよ
い。
【００２５】以下、本発明についてさらに詳しく説明す
る。
【００２６】図５に示す従来の擬似乱数発生装置では、
結合関数回路４０２の出力系列をシフトレジスタ４１０
に保持し、シフトレジスタ４１０の内部状態のすべてあ
るいは予め決められた一部のビットを排他的論理和回路
４１１によって線形結合して擬似乱数を生成していた。
このように構成すると、ある擬似乱数発生回路４０１ j
（１≦ｊ≦Ｎ）の出力で条件付けたときの擬似乱数の条
件付き確率分布がほぼ一様になるため、コリレーション
・アタックが困難になる。このような手法は、物理的な
方法で発生される乱数（例えば、サイコロを振って決め
られる乱数）の分布を一様にする目的でも、長年にわた
って用いられてきた。このため、コリレーション・アタ
ックを防ぐためには、線形結合が有用だと考えられてい
た。
【００２７】しかしながら、線形結合によって条件付き
確率が一様になるのは、線形結合の線形性によるもので
はなく、線形結合の一様性によるものである。ここで、
一様とは、ランダムに与えられたビットを結合すること
により、ほば等確率に"０"と"１"を生ずることである。
したがって、一様な非線形結合であれば、線形結合の代
りに用いても、コリレーション・アタックを防ぐことが
可能なはずである。
【００２８】そこで本発明では、図５に示す従来の擬似
乱数発生装置における排他的論理和回路の代りに、一様
な非線形結合を行う非線形関数回路を使用し、結合関数
回路の出力が入力するシフトレジスタの内部状態をこの
非線形関数回路によって非線形結合して擬似乱数として
出力する。このように構成することにより、コリレーシ
ョン・アタックを防ぐという性質を保ったまま、擬似乱
数の非線形性を高められる。さらに本発明では、結合関
数回路とシフトレジスタとの間に排他的論理和回路を設
け、非線形関数回路の出力と結合関数回路の出力を排他
的論理和で足し込んだものがシフトレジスタに入力する
ように構成することができる。このように構成すると、
非線形関数回路の出力がシフトレジスタにフィードバッ
クされることになり、非線形関数回路で行われる非線形
結合の非線形性が小さい場合であっても、ｘの２乗がｘ
2に、その２乗がｘ4に、さらにその２乗がｘ8にという
具合に非線形性の低い変換の繰り返しが非線形性の高い
変換に帰着することから、非線形性がさらに高められた
擬似乱数を得ることが可能になる。
【００２９】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して説明する。
【００３０】《第１の実施の形態》図１は、本発明の第
１の実施の形態の擬似乱数発生装置の構成を示す機能ブ
ロック図である。この擬似乱数発生装置は、ｎ個の擬似
乱数発生回路１０１1〜１０１nと、これらｎ個の擬似乱
数発生回路１０１1〜１０１nの出力を非線形結合してそ
の結果を出力する結合関数回路１０２と、結合関数回路
１０２の出力がシフト入力として入力するシフトレジス
タ１０３と、シフトレジスタ１０３の内部状態のうち予
め定められた複数のビット（シフトレジスタ１０３の全
記憶ビットでもよい）の非線形結合を計算する非線形関
数回路１０４と、制御パルス（クロック）が入力する入
力端子１０５と、モード制御用の入力端子１０６と、初
期状態と呼ばれるビット系列を入力するための入力端子
１０７とを有し、非線形関数回路１０４での計算結果が
擬似乱数を表わすビットストリームとしてクロックに同
期して出力端子１０８から出力されるように構成されて
いる。なお、図示点線で示されるように、結合関数回路
１０２の出力も非線形関数回路１０４に入力するように
してもよい。
【００３１】ｎ個の擬似乱数発生回路１０１1〜１０１n
は、いずれも、入力端子１０５〜１０７に接続してお
り、入力端子１０６に"０"が供給されている時に入力端
子１０５に制御パルスが入力された場合には、入力端子
１０７から供給される初期状態を取り込んで内部状態と
して保持し、入力端子１０６に"１"が供給されている場
合には、入力端子１０５に制御パルスが１個入力される
ごとに擬似乱数を出力する。この擬似乱数発生回路１０
１1〜１０１nとしては、上述の図７に示したような線形
フィードバック・シフトレジスタのみからなるものを好
ましく使用できる。また、シフトレジスタ１０４は、入
力端子１０５〜１０７にも接続しており、入力端子１０
６に"０"が供給されている時に入力端子１０５に制御パ
ルスが入力すると、入力端子１０７から供給されている
初期状態と呼ばれるビット系列を内部状態として保持
し、入力端子１０６に"１"が供給されている場合には、
入力端子５０５に制御パルスが１個入力されるごとに、
内部状態を１ビットだけ右にシフトし、左端のビットに
結合関数回路１０２の出力を保持するように構成されて
いる。シフトレジスタ１０４としては、例えば、上述の
図６に示す構成のものを使用することができる。
【００３２】上述の説明から明らかなように、擬似乱数
発生回路１０１1〜１０１n、結合関数回路１０２、入力
端子１０５〜１０７は、それぞれ、図４及び図５におけ
る擬似乱数発生回路４０１1〜４０１n、結合関数回路４
０２、入力端子４０５〜４０７に対応し、シフトレジス
タ１０３は、図５のシフトレジスタ４１０に対応する。
また、結合関数回路１０２と非線形関数回路１０４は、
この分野での慣例に従って別の名称で呼んでいるが、ど
ちらも非線形結合を行う回路であるという点では同様の
ものである（入力ビット数や内部構造は異なるかもしれ
ないが）。
【００３３】非線形関数回路１０４としては、一様な非
線形結合を行う回路であれば任意のものを使用できる。
例えば、リード・オンリ・メモリ（ＲＯＭ）を用いたル
ック・アップ・テーブル形式の構成とすることができ
る。具体的には、図１０(a)に示すように、ＲＯＭ１５
１に"０"と"１"とを個数が等しくなるように書き込んで
おき、非線形関数回路１０４に対する複数の入力をこの
ＲＯＭ１５１の複数のアドレス入力端子それぞれへのア
ドレス入力とみて、このＲＯＭ１５１からの１ビットの
データ出力を非線形関数回路１０４の出力とするような
構成とすることができる。非線形関数回路１０４の入力
数、すなわちＲＯＭに対する入力ビット数が増えた場合
には、１個のＲＯＭを用いたのでは実現できなくなる
が、そのような場合には、図１０(b)に示すように、上
述したＲＯＭ１５１を複数用意してこれらＲＯＭ１５１
の出力を排他的論理和回路１５２に入力し、この排他的
論理和回路１５２の出力を非線形関数回路１０４の出力
とするように構成すればよい。
【００３４】なお、擬似乱数発生回路１０１1〜１０１n
及びシフトレジスタ１０３には、入力端子１０７を介し
て一般に、それぞれ異なる初期状態が供給される。各擬
似乱数発生回路１０１1〜１０１nやシフトレジスタ１０
３に供給される初期状態は、それぞれ、それらの内部ビ
ット幅に応じて複数のビットであるから、入力端子１０
７のビット幅は、これら擬似乱数発生回路１０１1〜１
０１nやシフトレジスタ１０３の内部ビット幅の総和と
なるようにするとよい。あるいは、内部状態設定のため
の制御が個別に行えるような構成とするよい。図示した
例では、各擬似乱数発生回路１０１1〜１０１n及びシフ
トレジスタ１０３に初期状態のビット系列を設定するた
めに、入力端子１０７に、これら擬似乱数発生回路１０
１1〜１０１nやシフトレジスタ１０３の初期状態を発生
する初期状態設定回路１１０が接続されている。
【００３５】この擬似乱数発生装置を用いて擬似乱数を
発生させる場合には、まず、擬似乱数発生回路１０１1
〜１０１n及びシフトレジスタ１０３の初期状態を初期
値設定回路１１０によって入力端子１０７に供給する。
次いで、入力端子１０６に"０"を供給して入力端子１０
５に制御パルスを１個入力する。その結果、各擬似乱数
発生回路１０１1〜１０１n及びシフトレジスタ１０３に
初期状態が設定される。そして、入力端子１０６に"１"
を供給すると、それ以降は、入力端子１０５に制御パル
スを１個入力するごとに、出力端子１０８から１ビット
ずつ擬似乱数が得られる。
【００３６】《第２の実施の形態》次に、本発明の第２
の実施の形態について、図２を用いて説明する。図２に
示す擬似乱数発生装置は、図１に示すものと比べ、結合
関数回路１０２とシフトレジスタ１０３との間に排他的
論理和回路１１１が挿入され、シフトレジスタ１０３の
シフト入力には、結合関数回路１０２の出力ではなく排
他的論理和回路１１１の出力が入力する点で異なってい
る。排他的論理和回路１１１は、結合関数回路１０２の
出力と非線形関数回路１０４の出力との排他的論理和を
求めて出力する。この擬似乱数発生装置では、排他的論
理和回路１１１を介して非線形関数回路１０４の出力が
シフトレジスタ１０３にフィードバックされるので、非
線形関数回路１０４の非線形性が小さい場合であって
も、非線形性の大きな擬似乱数を出力端子１０８から得
ることができる。この擬似乱数発生装置を用いて擬似乱
数を発生させるときの手順は、図１に示す擬似乱数発生
装置での手順と同じである。
【００３７】《第３の実施の形態》上述の各実施の形態
の擬似乱数発生装置は、出力端子１０８に接続する非線
形関数回路１０４によって非線形性を高めているので、
特に第２の実施の形態のように非線形関数回路１０４の
出力をシフトレジスタ１０３にフィードバックさせる場
合には、擬似乱数発生回路の個数を１個としても、十分
に非線形性の高い擬似乱数を得ることができる。図３
は、このような構成の擬似乱数発生装置を示している。
この擬似乱数発生装置では、単一の擬似乱数発生回路１
０１が設けられている。擬似乱数発生回路が１個なので
結合関数回路は不要であり、この擬似乱数発生回路１０
１の出力がそのまま排他的論理和回路１１１に入力して
いる。その他の構成や擬似乱数発生のための手順は第２
の実施の形態におけるものと同様である。
【００３８】
【発明の効果】以上説明したように本発明は、ある擬似
乱数発生回路の出力で条件付けたときの擬似乱数の条件
付き確率分布を一様にするために、線形結合回路でなく
一様な非線形結合を行う非線形関数回路を使用している
ので、擬似乱数の非線形性が高められ、コリレーション
・アタックに強い擬似乱数を発生でき、ストリーム暗号
に適した擬似乱数発生装置が実現できるという効果があ
る。また、擬似乱数発生回路として単純な線形フィード
バック・シフトレジスタを使用しても擬似乱数の非線形
性が高いので、小規模な装置で非線形性の高い擬似乱数
を発生できるようになり、擬似乱数発生装置を低コスト
で実現できるようになる。
【００３９】また、非線形関数回路の出力が排他的論理
和回路を介してシフトレジスタにフィードバックするよ
うに構成した場合には、非線形変換の繰返しが行われる
ことになって、非線形関数回路の非線形性が小さい場合
でも非線形性のより大きな擬似乱数を生成できるように
なり、したがって、非線形関数回路の規模を小さくする
ことができるようになる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の擬似乱数発生装置
の構成を示す機能ブロック図である。
【図２】本発明の第２の実施の形態の擬似乱数発生装置
の構成を示す機能ブロック図である。
【図３】本発明の第３の実施の形態の擬似乱数発生装置
の構成を示す機能ブロック図である。
【図４】従来の擬似乱数発生装置の一例を示す機能ブロ
ック図である。
【図５】コリレーション・アタック対策の施された従来
の擬似乱数発生装置の一例を示す機能ブロック図であ
る。
【図６】シフトレジスタの構成例を示す回路図である。
【図７】線形フィードバック・シフトレジスタを利用し
た擬似乱数発生回路を示す機能ブロック図である。
【図８】非線形関数回路と線形フィードバック・シフト
レジスタを利用した擬似乱数発生回路を示す機能ブロッ
ク図である。
【図９】３入力の結合関数回路を示す回路図である。
【図１０】(a),(b)は、それぞれ、非線形関数回路の構
成例を示す回路図である。
【符号の説明】
１０１,１０１1〜１０１n,４０１1〜４０１n 擬似乱
数発生回路 １０２,４０２,４５０ 結合関数回路 １０３,４０３,４１０,５０２,５１２ シフトレジス
タ １０４,５１４ 非線形関数回路 １０５〜１０７,４０５〜４０７ 入力端子 １０８,４０８ 出力端子 １１０ 初期値発生回路 １５１ ＲＯＭ １１１,１５２,４１１,４５４,５０３,５１３ 排他
的論理和回路 ４１５ クロック入力端子 ４１６ モード切り換え信号入力端子 ４１７ 内部状態入力端子 ４１８ 内部状態出力端子 ４１９ シフト入力端子 ４２１1〜４２１m セレクタ ４２２1〜４２２m Ｄ型フリップフロップ ４５１ 否定回路 ４５３,４５３ 論理積回路

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 同一のクロックが入力し相互に同期して
    動作する複数の擬似乱数発生回路と、 前記各擬似乱数発生回路の出力を非線形関数で結合して
    出力する結合関数回路と、 前記クロックに同期して記憶内容を一端から他端に向う
    方向に１ビットずつシフトするとともに前記結合関数回
    路の出力を前記一端に記憶するシフトレジスタと、 前記シフトレジスタの記憶ビットのうち所定の複数の記
    憶ビットの値を非線形結合して出力する非線形関数回路
    とを有し、 前記クロックに同期して前記非線形関数回路より擬似乱
    数を出力することを特徴とする擬似乱数発生装置。
  2. 【請求項２】 同一のクロックが入力し相互に同期して
    動作する複数の擬似乱数発生回路と、 前記各擬似乱数発生回路の出力を非線形関数で結合して
    出力する結合関数回路と、 シフトレジスタと、 前記シフトレジスタの記憶ビットのうち所定の複数の記
    憶ビットの値を非線形結合して出力する非線形関数回路
    と、 前記結合関数回路の出力と前記非線形関数回路の出力と
    の排他的論理和を計算して出力する排他的論理和回路と
    を有し、 前記シフトレジスタは、前記クロックに同期して記憶内
    容を一端から他端に向う方向に１ビットずつシフトする
    とともに前記排他的論理和回路の出力を前記一端に記憶
    し、擬似乱数が前記クロックに同期して前記非線形関数
    回路より出力されることを特徴とする擬似乱数発生装
    置。
  3. 【請求項３】 入力するクロックに同期して動作する単
    一の擬似乱数発生回路と、 シフトレジスタと、 前記シフトレジスタの記憶ビットのうち所定の複数の記
    憶ビットの値を非線形結合して出力する非線形関数回路
    と、 前記擬似乱数発生回路の出力と前記非線形関数回路の出
    力との排他的論理和を計算して出力する排他的論理和回
    路とを有し、 前記シフトレジスタは、前記クロックに同期して記憶内
    容を一端から他端に向う方向に１ビットずつシフトする
    とともに前記排他的論理和回路の出力を前記一端に記憶
    し、擬似乱数が前記クロックに同期して前記非線形関数
    回路より出力されることを特徴とする擬似乱数発生装
    置。
  4. 【請求項４】 前記擬似乱数発生回路と前記シフトレジ
    スタに初期値を設定する初期値設定回路をさらに有する
    請求項１乃至３いずれか１項に記載の擬似乱数発生装
    置。
  5. 【請求項５】 前記結合関数回路の出力も前記非線形関
    数回路に入力し、前記非線形関数回路が前記シフトレジ
    スタの記憶ビットのうち所定の複数の記憶ビットの値と
    前記結合関数回路の出力とを非線形結合して出力する請
    求項１または２に記載の擬似乱数発生装置。
  6. 【請求項６】 前記擬似乱数発生回路が線形フィードバ
    ック・シフトレジスタである請求項１乃至５いずれか１
    項に記載の擬似乱数発生装置。
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