JPH07104976A - 擬似乱数発生装置 - Google Patents
擬似乱数発生装置Info
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- JPH07104976A JPH07104976A JP5274935A JP27493593A JPH07104976A JP H07104976 A JPH07104976 A JP H07104976A JP 5274935 A JP5274935 A JP 5274935A JP 27493593 A JP27493593 A JP 27493593A JP H07104976 A JPH07104976 A JP H07104976A
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- H04L9/0656—Pseudorandom key sequence combined element-for-element with data sequence, e.g. one-time-pad [OTP] or Vernam's cipher
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Abstract
(57)【要約】
【目的】 本発明は暗号通信装置などで擬似乱数を発生
するために用いられる擬似乱数発生装置に関し、コリレ
ーションアタックによって初期状態を推定することが困
難な擬似乱数発生装置を提供することを目的とする。 【構成】 複数の線形フィードバックシフトレジスタ１
１1〜１１nは互いに同一のクロックが入力されることに
より同期して動作する。非線形関数回路１２は複数の線
形フィードバックシフトレジスタ１１1〜１１nの出力ビ
ット列をそれぞれ非線形関数で結合する。シフトレジス
タ１３は前記クロックの入力毎に記憶内容を１ビット右
へシフトすると共に、非線形関数回路１２の出力１ビッ
トを左端のビットに記憶する。加算器１４はシフトレジ
スタ１３の記憶ビットのうち予め定められた一部又は全
部の記憶ビットと非線形関数回路１２の出力ビット列と
を加算して擬似乱数を出力する。
するために用いられる擬似乱数発生装置に関し、コリレ
ーションアタックによって初期状態を推定することが困
難な擬似乱数発生装置を提供することを目的とする。 【構成】 複数の線形フィードバックシフトレジスタ１
１1〜１１nは互いに同一のクロックが入力されることに
より同期して動作する。非線形関数回路１２は複数の線
形フィードバックシフトレジスタ１１1〜１１nの出力ビ
ット列をそれぞれ非線形関数で結合する。シフトレジス
タ１３は前記クロックの入力毎に記憶内容を１ビット右
へシフトすると共に、非線形関数回路１２の出力１ビッ
トを左端のビットに記憶する。加算器１４はシフトレジ
スタ１３の記憶ビットのうち予め定められた一部又は全
部の記憶ビットと非線形関数回路１２の出力ビット列と
を加算して擬似乱数を出力する。
Description
【０００１】
【産業上の利用分野】本発明は擬似乱数発生装置に係
り、特に暗号通信装置などで擬似乱数を発生するために
用いられる擬似乱数発生装置に関する。
り、特に暗号通信装置などで擬似乱数を発生するために
用いられる擬似乱数発生装置に関する。
【０００２】
【従来の技術】従来より、電話、モデムあるいはテレビ
ジョン放送などの通信システムにおける伝送情報が第三
者によって盗聴されないようにするため、送信情報に擬
似乱数を排他的論理和加算することにより送信情報を暗
号化する暗号通信装置では、擬似乱数発生装置を用い
る。この擬似乱数発生装置としては、従来より線形フィ
ードバックシフトレジスタを用いたものなどが知られて
いる（特開平２−９０３２０号公報など）。
ジョン放送などの通信システムにおける伝送情報が第三
者によって盗聴されないようにするため、送信情報に擬
似乱数を排他的論理和加算することにより送信情報を暗
号化する暗号通信装置では、擬似乱数発生装置を用い
る。この擬似乱数発生装置としては、従来より線形フィ
ードバックシフトレジスタを用いたものなどが知られて
いる（特開平２−９０３２０号公報など）。
【０００３】図２は従来の擬似乱数発生装置の一例の構
成図を示す。この従来の擬似乱数発生装置は線形フィー
ドバックシフトレジスタで、１９８２年にエージアン・
パーク・プレスから発刊されたゴロム他著「シフトレジ
スタ・シーケンシーズ」（Ｓｏｌｏｍｏｎ Ｗ．Ｇｏｌ
ｏｍｂ，Ｌｌｏｙｄ Ｒ．Ｗｅｉｃｈ，Ｒｉｃｈａｒｄ
Ｍ．Ｇｏｌｄｓｔｅｉｎ，ａｎｄ Ａｌｆｒｅｄ
Ｗ．Ｈａｌｅｓ，”Ｓｈｉｆｔ Ｒｅｇｉｓｔｅｒ Ｓ
ｅｑｕｅｎｃｅｓ（Ｒｅｖｉｓｅｄ Ｅｄｉｔｉｏ
ｎ）”，Ａｅｇｅａｎ Ｐａｒｋ Ｐｒｅｓｓ，１９８
２）や、１９９３年に共立出版株式会社より発刊された
岡本栄司著「暗号理論入門」などの文献に記載されてい
る。
成図を示す。この従来の擬似乱数発生装置は線形フィー
ドバックシフトレジスタで、１９８２年にエージアン・
パーク・プレスから発刊されたゴロム他著「シフトレジ
スタ・シーケンシーズ」（Ｓｏｌｏｍｏｎ Ｗ．Ｇｏｌ
ｏｍｂ，Ｌｌｏｙｄ Ｒ．Ｗｅｉｃｈ，Ｒｉｃｈａｒｄ
Ｍ．Ｇｏｌｄｓｔｅｉｎ，ａｎｄ Ａｌｆｒｅｄ
Ｗ．Ｈａｌｅｓ，”Ｓｈｉｆｔ Ｒｅｇｉｓｔｅｒ Ｓ
ｅｑｕｅｎｃｅｓ（Ｒｅｖｉｓｅｄ Ｅｄｉｔｉｏ
ｎ）”，Ａｅｇｅａｎ Ｐａｒｋ Ｐｒｅｓｓ，１９８
２）や、１９９３年に共立出版株式会社より発刊された
岡本栄司著「暗号理論入門」などの文献に記載されてい
る。
【０００４】図２において、擬似乱数発生装置２０はＬ
ビットのシフトレジスタ２１と、排他的論理和回路２２
とよりなる。シフトレジスタ２１は乱数入力端子２３、
モード制御信号入力端子２４及びクロック入力端子２５
に接続され、また排他的論理和回路２２の出力端子２６
に接続されており、入力端子２４より入力されるモード
制御信号が「１」のときに入力端子２５よりクロックが
１個入力されると、入力端子２３より供給されるＬビッ
トの乱数を記憶する。
ビットのシフトレジスタ２１と、排他的論理和回路２２
とよりなる。シフトレジスタ２１は乱数入力端子２３、
モード制御信号入力端子２４及びクロック入力端子２５
に接続され、また排他的論理和回路２２の出力端子２６
に接続されており、入力端子２４より入力されるモード
制御信号が「１」のときに入力端子２５よりクロックが
１個入力されると、入力端子２３より供給されるＬビッ
トの乱数を記憶する。
【０００５】この擬似乱数発生装置（線形フィードバッ
クシフトレジスタ）２０を使用する前は上記のようにし
て、まず入力端子２３よりのＬビットの乱数を初期値と
してシフトレジスタ２１に記憶させておく。このシフト
レジスタ２１のＬビットの出力のうち一又は二以上の予
め定められた出力が排他的論理和回路２２に供給され
る。排他的論理和回路２２の出力信号はシフトレジスタ
２１のシリアル入力端子に入力される。
クシフトレジスタ）２０を使用する前は上記のようにし
て、まず入力端子２３よりのＬビットの乱数を初期値と
してシフトレジスタ２１に記憶させておく。このシフト
レジスタ２１のＬビットの出力のうち一又は二以上の予
め定められた出力が排他的論理和回路２２に供給され
る。排他的論理和回路２２の出力信号はシフトレジスタ
２１のシリアル入力端子に入力される。
【０００６】次に、擬似乱数を発生する時には、入力端
子２４より入力されるモード制御信号を「０」にし、入
力端子２５にクロックを供給する。シフトレジスタ２１
は入力端子２４より入力されるモード制御信号が「０」
のときに、入力端子２５よりクロックが１個供給される
と、記憶しているビット系列を右に１ビットシフトす
る。これにより、シフトレジスタ２１に記憶されている
Ｌビットの情報のうち右端の１ビットが捨てられ、か
つ、排他的論理和回路２２の１ビットの出力信号がシフ
トレジスタの左端の１ビットに格納される。
子２４より入力されるモード制御信号を「０」にし、入
力端子２５にクロックを供給する。シフトレジスタ２１
は入力端子２４より入力されるモード制御信号が「０」
のときに、入力端子２５よりクロックが１個供給される
と、記憶しているビット系列を右に１ビットシフトす
る。これにより、シフトレジスタ２１に記憶されている
Ｌビットの情報のうち右端の１ビットが捨てられ、か
つ、排他的論理和回路２２の１ビットの出力信号がシフ
トレジスタの左端の１ビットに格納される。
【０００７】以下、上記と同様にしてモード制御信号が
「０」の状態のままクロックが入力される毎に、シフト
レジスタ２１の記憶ビット系列が１ビットずつ右へシフ
トされ、かつ、排他的論理和回路２２の出力信号がシフ
トレジスタ２１の左端のビットにその都度格納されてい
く。排他的論理和回路２２の出力ビット系列はまた、出
力端子２６へ擬似乱数としてシリアルに出力される。
「０」の状態のままクロックが入力される毎に、シフト
レジスタ２１の記憶ビット系列が１ビットずつ右へシフ
トされ、かつ、排他的論理和回路２２の出力信号がシフ
トレジスタ２１の左端のビットにその都度格納されてい
く。排他的論理和回路２２の出力ビット系列はまた、出
力端子２６へ擬似乱数としてシリアルに出力される。
【０００８】図３は従来の擬似乱数発生装置の他の例の
構成図を示す。この従来の擬似乱数発生装置３０は、１
９７３年にエレクトロニクス誌１月号に掲載されたゲッ
フェの論文「ハウツー・プロテクト・データ・ウィズ・
サイファーズ・ザット・アー・リアリィ・ハード・ツー
・ブレイク」（Ｐｈｉｌｉｐ Ｒ．Ｇｅｆｆｅ，”Ｈｏ
ｗ ｔｏ ｐｒｏｔｅｃｔ ｄａｔａ ｗｉｔｈ ｃｉ
ｐｈｅｒｓ ｔｈａｔａｒｅ ｒｅａｌｌｙ ｈａｒｄ
ｔｏ ｂｒｅａｋ”，Ｅｌｅｃｔｒｏｎｉｃｓ，Ｊａ
ｎｕａｒｙ ４，１９７３，ｐｐ．９９−１０１）や、
１９９３年に共立出版株式会社から発行された前記「暗
号理論入門」などの文献に記載されている擬似乱数発生
装置で、複数の線形フィードバックシフトレジスタ３１
1 〜３１n の出力信号を非線形関数回路３２により結合
して擬似乱数を発生して出力端子３６へ出力する構成で
ある。
構成図を示す。この従来の擬似乱数発生装置３０は、１
９７３年にエレクトロニクス誌１月号に掲載されたゲッ
フェの論文「ハウツー・プロテクト・データ・ウィズ・
サイファーズ・ザット・アー・リアリィ・ハード・ツー
・ブレイク」（Ｐｈｉｌｉｐ Ｒ．Ｇｅｆｆｅ，”Ｈｏ
ｗ ｔｏ ｐｒｏｔｅｃｔ ｄａｔａ ｗｉｔｈ ｃｉ
ｐｈｅｒｓ ｔｈａｔａｒｅ ｒｅａｌｌｙ ｈａｒｄ
ｔｏ ｂｒｅａｋ”，Ｅｌｅｃｔｒｏｎｉｃｓ，Ｊａ
ｎｕａｒｙ ４，１９７３，ｐｐ．９９−１０１）や、
１９９３年に共立出版株式会社から発行された前記「暗
号理論入門」などの文献に記載されている擬似乱数発生
装置で、複数の線形フィードバックシフトレジスタ３１
1 〜３１n の出力信号を非線形関数回路３２により結合
して擬似乱数を発生して出力端子３６へ出力する構成で
ある。
【０００９】複数の線形フィードバックシフトレジスタ
３１1 〜３１n はシフトレジスタの長さは必ずしも等し
くはないが、それぞれは図２と同様の構成であり、ま
た、入力端子３３から初期値となるＬ1 ビット、Ｌ2 ビ
ット、・・・、Ｌn ビットの乱数がそれぞれ入力され、
また入力端子３４からモード制御信号が共通に入力され
ると共に入力端子３５からクロックが共通に入力される
構成とされている。
３１1 〜３１n はシフトレジスタの長さは必ずしも等し
くはないが、それぞれは図２と同様の構成であり、ま
た、入力端子３３から初期値となるＬ1 ビット、Ｌ2 ビ
ット、・・・、Ｌn ビットの乱数がそれぞれ入力され、
また入力端子３４からモード制御信号が共通に入力され
ると共に入力端子３５からクロックが共通に入力される
構成とされている。
【００１０】非線形関数回路３２は入力と出力の関係が
排他的論理和だけで表現できないような回路であり、論
理回路で構成されることもあるし、リード・オンリ・メ
モリ（ＲＯＭ）で構成されることもある。３入力（ｎ＝
３）の場合の非線形関数回路３２は例えば図４に示す如
き回路構成とされる。同図において、非線形関数回路３
２は２入力ＡＮＤ回路３２１及び３２３、インバータ３
２２及び２入力ＯＲ回路３２４よりなる。
排他的論理和だけで表現できないような回路であり、論
理回路で構成されることもあるし、リード・オンリ・メ
モリ（ＲＯＭ）で構成されることもある。３入力（ｎ＝
３）の場合の非線形関数回路３２は例えば図４に示す如
き回路構成とされる。同図において、非線形関数回路３
２は２入力ＡＮＤ回路３２１及び３２３、インバータ３
２２及び２入力ＯＲ回路３２４よりなる。
【００１１】ＡＮＤ回路３２１は入力端子３２５及び３
２６を介して入力される１番目と２番目の２つの線形フ
ィードバックシフトレジスタの出力ビット系列が入力さ
れてそれらの論理積をとる。ＡＮＤ回路３２３は入力端
子３２７を介して入力される３番目の線形フィードバッ
クシフトレジスタの出力ビット系列と、入力端子３２６
を介して入力される２番目の線形フィードバックシフト
レジスタの出力ビット系列をインバータ３２２で極性反
転したビット系列とが入力されてそれらの論理積をと
る。ＯＲ回路３２４はＡＮＤ回路３２１及び３２３の出
力ビット系列の論理和をとり、その論理和信号を出力端
子３２８（図３の３６）へ出力する。
２６を介して入力される１番目と２番目の２つの線形フ
ィードバックシフトレジスタの出力ビット系列が入力さ
れてそれらの論理積をとる。ＡＮＤ回路３２３は入力端
子３２７を介して入力される３番目の線形フィードバッ
クシフトレジスタの出力ビット系列と、入力端子３２６
を介して入力される２番目の線形フィードバックシフト
レジスタの出力ビット系列をインバータ３２２で極性反
転したビット系列とが入力されてそれらの論理積をと
る。ＯＲ回路３２４はＡＮＤ回路３２１及び３２３の出
力ビット系列の論理和をとり、その論理和信号を出力端
子３２８（図３の３６）へ出力する。
【００１２】図３に示す従来の擬似乱数発生装置では、
まず入力端子３４より線形フィードバックシフトレジス
タ３１1 〜３１n へ「１」のモード制御信号を入力する
と共に入力端子３５より１個のクロックを入力して、そ
れぞれに入力端子３３よりの初期値となるＬ1 ビット、
Ｌ2 ビット、・・・、Ｌn ビットの乱数を格納する。次
に、モード制御信号を「０」とし、入力端子３５を介し
てクロックを順次入力する。これにより図２と同様にし
て線形フィードバックシフトレジスタ３１1 〜３１n よ
り乱数がシリアルに出力される。
まず入力端子３４より線形フィードバックシフトレジス
タ３１1 〜３１n へ「１」のモード制御信号を入力する
と共に入力端子３５より１個のクロックを入力して、そ
れぞれに入力端子３３よりの初期値となるＬ1 ビット、
Ｌ2 ビット、・・・、Ｌn ビットの乱数を格納する。次
に、モード制御信号を「０」とし、入力端子３５を介し
てクロックを順次入力する。これにより図２と同様にし
て線形フィードバックシフトレジスタ３１1 〜３１n よ
り乱数がシリアルに出力される。
【００１３】非線形関数回路３２はこれらの線形フィー
ドバックシフトレジスタ３１１ 〜３１ｎよりの各出力
を非線形関数で結合して擬似乱数を生成し、その擬似乱
数を出力端子３６へ出力する。
ドバックシフトレジスタ３１１ 〜３１ｎよりの各出力
を非線形関数で結合して擬似乱数を生成し、その擬似乱
数を出力端子３６へ出力する。
【００１４】
【発明が解決しようとする課題】しかるに、図２に示し
た従来の擬似乱数発生装置２０は擬似乱数系列の一部分
がわかると、線形方程式をたてることで線形フィードバ
ックシフトレジスタの初期状態が簡単に推定することが
できるという問題がある。
た従来の擬似乱数発生装置２０は擬似乱数系列の一部分
がわかると、線形方程式をたてることで線形フィードバ
ックシフトレジスタの初期状態が簡単に推定することが
できるという問題がある。
【００１５】これに対し、図３に示した従来の擬似乱数
発生装置３０は非線形関数で結合した擬似乱数を出力す
るようにしているから、図２の従来装置２０に比し初期
状態を推定することは困難であるが、これを送信データ
に擬似乱数を加算して暗号化する暗号通信装置に適用し
た場合は、もし非線形関数回路３２の入力の一部分を条
件付けたときの出力分布に偏りがあると、コリレーショ
ンアタックあるいは系列相関と呼ばれる解読方法で解読
できることが知られている（例えば、米国の電気電子技
術者協会の１９８４年発刊の会誌に掲載されたシーゲン
ザラーの論文「コリレーション・イミュニティー・オブ
・ノンリニアー・コンバイニング・ファンクションズ・
フォア・クリプトグラフィック・アプリケーションズ」
（Ｔ．Ｓｉｅｇｅｎｔｈａｌｅｒ，”Ｃｏｒｒｅｌａｔ
ｉｏｎ−Ｉｍｍｕｎｉｔｙ ｏｆＮｏｎｌｉｎｅａｒ
Ｃｏｍｂｉｎｉｎｇ Ｆｕｎｃｔｉｏｎｓ ｆｏｒ Ｃ
ｒｙｐｔｏｇｒａｐｈｉｃ Ａｐｐｌｉｃａｔｉｏｎ
ｓ”，ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｉ
ｎｆｏｒｍａｔｉｏｎ Ｔｈｅｏｒｙ，ｖｏｌ．ＩＴ−
３０，Ｎｏ．５，ｐｐ．７７６−７８０，Ｓｅｐｔｅｍ
ｂｅｒ １９８４）や、前記共立出版株式会社の１９９
３年発刊の「暗号理論入門」参照）。
発生装置３０は非線形関数で結合した擬似乱数を出力す
るようにしているから、図２の従来装置２０に比し初期
状態を推定することは困難であるが、これを送信データ
に擬似乱数を加算して暗号化する暗号通信装置に適用し
た場合は、もし非線形関数回路３２の入力の一部分を条
件付けたときの出力分布に偏りがあると、コリレーショ
ンアタックあるいは系列相関と呼ばれる解読方法で解読
できることが知られている（例えば、米国の電気電子技
術者協会の１９８４年発刊の会誌に掲載されたシーゲン
ザラーの論文「コリレーション・イミュニティー・オブ
・ノンリニアー・コンバイニング・ファンクションズ・
フォア・クリプトグラフィック・アプリケーションズ」
（Ｔ．Ｓｉｅｇｅｎｔｈａｌｅｒ，”Ｃｏｒｒｅｌａｔ
ｉｏｎ−Ｉｍｍｕｎｉｔｙ ｏｆＮｏｎｌｉｎｅａｒ
Ｃｏｍｂｉｎｉｎｇ Ｆｕｎｃｔｉｏｎｓ ｆｏｒ Ｃ
ｒｙｐｔｏｇｒａｐｈｉｃ Ａｐｐｌｉｃａｔｉｏｎ
ｓ”，ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｉ
ｎｆｏｒｍａｔｉｏｎ Ｔｈｅｏｒｙ，ｖｏｌ．ＩＴ−
３０，Ｎｏ．５，ｐｐ．７７６−７８０，Ｓｅｐｔｅｍ
ｂｅｒ １９８４）や、前記共立出版株式会社の１９９
３年発刊の「暗号理論入門」参照）。
【００１６】コリレーションアタックで解読されないよ
うにするには、非線形関数回路３２の条件付き出力分布
を一様になるように設計すればよいのだが、非線形関数
回路３２の入力が３ビットのようにビット数が少ない場
合は、出力分布を一様にすることができない。従って、
従来の擬似乱数発生装置３０では、安全で装置規模の小
さな暗号通信装置が実現できないという問題がある。
うにするには、非線形関数回路３２の条件付き出力分布
を一様になるように設計すればよいのだが、非線形関数
回路３２の入力が３ビットのようにビット数が少ない場
合は、出力分布を一様にすることができない。従って、
従来の擬似乱数発生装置３０では、安全で装置規模の小
さな暗号通信装置が実現できないという問題がある。
【００１７】本発明は以上の点に鑑みなされたもので、
コリレーションアタックによって初期状態を推定するこ
とが困難な擬似乱数発生装置を提供することを目的とす
る。
コリレーションアタックによって初期状態を推定するこ
とが困難な擬似乱数発生装置を提供することを目的とす
る。
【００１８】
【課題を解決するための手段】本発明は上記の目的を達
成するため、互いに同一のクロックが入力されることに
より同期して動作する複数の線形フィードバックシフト
レジスタと、複数の線形フィードバックシフトレジスタ
の出力ビット列をそれぞれ非線形関数で結合する非線形
関数回路と、前記クロックの入力毎に記憶内容を１ビッ
ト右へシフトすると共に、非線形関数回路の出力１ビッ
トを左端のビットに記憶するシフトレジスタと、複数の
線形フィードバックシフトレジスタとシフトレジスタに
それぞれ初期値を設定する設定手段と、シフトレジスタ
の記憶ビットのうち予め定められた一部又は全部の記憶
ビットと非線形関数回路の出力ビット列とを加算する加
算器とを有する構成としたものである。
成するため、互いに同一のクロックが入力されることに
より同期して動作する複数の線形フィードバックシフト
レジスタと、複数の線形フィードバックシフトレジスタ
の出力ビット列をそれぞれ非線形関数で結合する非線形
関数回路と、前記クロックの入力毎に記憶内容を１ビッ
ト右へシフトすると共に、非線形関数回路の出力１ビッ
トを左端のビットに記憶するシフトレジスタと、複数の
線形フィードバックシフトレジスタとシフトレジスタに
それぞれ初期値を設定する設定手段と、シフトレジスタ
の記憶ビットのうち予め定められた一部又は全部の記憶
ビットと非線形関数回路の出力ビット列とを加算する加
算器とを有する構成としたものである。
【００１９】
【作用】長さＬビットの乱数に存在する「１」の数が奇
数個である確率は、「１」の発生確率が０でない限り、
Ｌが大きくなるにつれて１／２に漸近する。従って、
「０」、「１」の発生確率に偏りのある乱数をシフトレ
ジスタに入力して記憶した後、そのシフトレジスタから
の乱数を加算することにより、「０」、「１」の発生確
率に偏りのない乱数を得ることができる。この方法は物
理的な手段によって発生された乱数の出力分布を一様に
するために使われる方法で、公知である（例えば、前記
「暗号理論入門」参照）。
数個である確率は、「１」の発生確率が０でない限り、
Ｌが大きくなるにつれて１／２に漸近する。従って、
「０」、「１」の発生確率に偏りのある乱数をシフトレ
ジスタに入力して記憶した後、そのシフトレジスタから
の乱数を加算することにより、「０」、「１」の発生確
率に偏りのない乱数を得ることができる。この方法は物
理的な手段によって発生された乱数の出力分布を一様に
するために使われる方法で、公知である（例えば、前記
「暗号理論入門」参照）。
【００２０】本発明はこの方法を利用するもので、非線
形関数回路の出力ビット系列をシフトレジスタに入力
し、非線形関数回路の出力ビット系列とシフトレジスタ
の全部又は一部のビット出力とを前記加算器により加算
することにより、非線形関数回路の条件付き出力分布を
一様にする。ただし、ある時刻におけるシフトレジスタ
の記憶状態がわかっていると、加算器の出力から非線形
関数回路からシフトレジスタに新しく入力されるビット
の値がわかる場合がある。従って、このような方法で非
線形関数回路の条件付き出力分布を一様にして、上記の
加算器の出力乱数を送信情報に加算して暗号化しても、
シフトレジスタの初期状態（初期値）さえわかれば、依
然としてコリレーションアタックにより暗号が解読され
てしまう。
形関数回路の出力ビット系列をシフトレジスタに入力
し、非線形関数回路の出力ビット系列とシフトレジスタ
の全部又は一部のビット出力とを前記加算器により加算
することにより、非線形関数回路の条件付き出力分布を
一様にする。ただし、ある時刻におけるシフトレジスタ
の記憶状態がわかっていると、加算器の出力から非線形
関数回路からシフトレジスタに新しく入力されるビット
の値がわかる場合がある。従って、このような方法で非
線形関数回路の条件付き出力分布を一様にして、上記の
加算器の出力乱数を送信情報に加算して暗号化しても、
シフトレジスタの初期状態（初期値）さえわかれば、依
然としてコリレーションアタックにより暗号が解読され
てしまう。
【００２１】そこで、本発明では擬似乱数を発生する前
に、シフトレジスタに前記設定手段により乱数を初期値
として設定する。これにより、第三者は非線形関数回路
の出力がわからなくなる。ただし、シフトレジスタの長
さが短いと、試行錯誤によってシフトレジスタの初期値
を推定することは可能であるため、シフトレジスタの長
さは、計算機でしらみつぶしの試行錯誤によって初期値
が推定できない程度の長さに設定する必要がある。
に、シフトレジスタに前記設定手段により乱数を初期値
として設定する。これにより、第三者は非線形関数回路
の出力がわからなくなる。ただし、シフトレジスタの長
さが短いと、試行錯誤によってシフトレジスタの初期値
を推定することは可能であるため、シフトレジスタの長
さは、計算機でしらみつぶしの試行錯誤によって初期値
が推定できない程度の長さに設定する必要がある。
【００２２】このように、本発明では、非線形関数回路
の出力ビット系列をシフトレジスタと加算器により畳み
込むことにより、擬似乱数を加算器より出力するように
しているため、条件付き出力分布に偏りのある非線形関
数回路を用いても、擬似乱数の条件付き出力分布を一様
にすることができる。
の出力ビット系列をシフトレジスタと加算器により畳み
込むことにより、擬似乱数を加算器より出力するように
しているため、条件付き出力分布に偏りのある非線形関
数回路を用いても、擬似乱数の条件付き出力分布を一様
にすることができる。
【００２３】
【実施例】次に本発明の実施例について説明する。図１
は本発明の一実施例の構成図を示す。同図において、擬
似乱数発生装置１０は、ｎ個（ただし、ｎは２以上の整
数）の線形フィードバックシフトレジスタ１１1 〜１１
n と、線形フィードバックシフトレジスタ１１1 〜１１
n の各出力ビット列を予め定められた非線形関数で結合
する非線形関数回路１２と、非線形関数回路１２の出力
ビット列が入力されるシフトレジスタ１３と、シフトレ
ジスタ１３の予め定められた一部又は全部のビット出力
と非線形関数回路１２の出力ビット列とがそれぞれ入力
されてこれらを加算する加算器１４とより構成されてい
る。
は本発明の一実施例の構成図を示す。同図において、擬
似乱数発生装置１０は、ｎ個（ただし、ｎは２以上の整
数）の線形フィードバックシフトレジスタ１１1 〜１１
n と、線形フィードバックシフトレジスタ１１1 〜１１
n の各出力ビット列を予め定められた非線形関数で結合
する非線形関数回路１２と、非線形関数回路１２の出力
ビット列が入力されるシフトレジスタ１３と、シフトレ
ジスタ１３の予め定められた一部又は全部のビット出力
と非線形関数回路１２の出力ビット列とがそれぞれ入力
されてこれらを加算する加算器１４とより構成されてい
る。
【００２４】入力端子１５は初期値となる乱数をｎ個の
線形フィードバックシフトレジスタ１１1 〜１１n とシ
フトレジスタ１３とに入力する。入力端子１６はモード
制御信号入力端子、入力端子１７はクロック入力端子
で、それぞれ線形フィードバックシフトレジスタ１１1
〜１１n とシフトレジスタ１３とに共通に入力される。
ｎ個の線形フィードバックシフトレジスタ１１1 〜１１
n は、それぞれ図２に示した構成と同様に、シフトレジ
スタとその出力のうち予め定められたビット出力を排他
的論理和演算してシフトレジスタに入力すると共に出力
する加算器とよりなるが、そのシフトレジスタの長さは
それぞれＬ1 ビット、Ｌ2 ビット、．．．、Ｌn ビット
である。ここで、上記のＬ1 〜Ｌn は例えばｎ＝５の場
合、１６ビットから３０ビットまでのどれかに設定さ
れ、通常は互いに異なるように設定されるが、一部は同
一の長さのものがあってもよい。
線形フィードバックシフトレジスタ１１1 〜１１n とシ
フトレジスタ１３とに入力する。入力端子１６はモード
制御信号入力端子、入力端子１７はクロック入力端子
で、それぞれ線形フィードバックシフトレジスタ１１1
〜１１n とシフトレジスタ１３とに共通に入力される。
ｎ個の線形フィードバックシフトレジスタ１１1 〜１１
n は、それぞれ図２に示した構成と同様に、シフトレジ
スタとその出力のうち予め定められたビット出力を排他
的論理和演算してシフトレジスタに入力すると共に出力
する加算器とよりなるが、そのシフトレジスタの長さは
それぞれＬ1 ビット、Ｌ2 ビット、．．．、Ｌn ビット
である。ここで、上記のＬ1 〜Ｌn は例えばｎ＝５の場
合、１６ビットから３０ビットまでのどれかに設定さ
れ、通常は互いに異なるように設定されるが、一部は同
一の長さのものがあってもよい。
【００２５】シフトレジスタ１３はその長さがＬ0 ビッ
トで、計算機のしらみつぶしの試行錯誤によって初期値
が推定できないように最低でも３０〜６０ビットの長さ
に設定される。加算器１４は非線形関数回路１２の出力
ビット列と、シフトレジスタ１３のＬ0 ビット並列出力
のうち予め定められた一部又は全部の出力とが入力され
てモジュロ２の加算を行う回路で、排他的論理和回路あ
るいは排他的否定論理和回路により構成されている。
トで、計算機のしらみつぶしの試行錯誤によって初期値
が推定できないように最低でも３０〜６０ビットの長さ
に設定される。加算器１４は非線形関数回路１２の出力
ビット列と、シフトレジスタ１３のＬ0 ビット並列出力
のうち予め定められた一部又は全部の出力とが入力され
てモジュロ２の加算を行う回路で、排他的論理和回路あ
るいは排他的否定論理和回路により構成されている。
【００２６】次に本実施例の動作について説明する。ま
ず、線形フィードバックシフトレジスタ１１1 〜１１n
とシフトレジスタ１３にそれぞれ入力端子１６より
「１」の値のモード制御信号が入力されると共に、入力
端子１７よりクロックが１個入力される。これにより、
入力端子１５に入力されるＬ0 ＋Ｌ1 ＋Ｌ2 ＋．．．＋
Ｌn ビットの乱数のうち、Ｌ1 ビット、Ｌ2 ビッ
ト、．．．、Ｌn ビットの乱数部分がそれぞれ線形フィ
ードバックシフトレジスタ１１1 、１１2 、．．．、１
１n 内のシフトレジスタに初期値として格納され、か
つ、シフトレジスタ１３にＬ0 ビットの乱数部分が初期
値として格納される。
ず、線形フィードバックシフトレジスタ１１1 〜１１n
とシフトレジスタ１３にそれぞれ入力端子１６より
「１」の値のモード制御信号が入力されると共に、入力
端子１７よりクロックが１個入力される。これにより、
入力端子１５に入力されるＬ0 ＋Ｌ1 ＋Ｌ2 ＋．．．＋
Ｌn ビットの乱数のうち、Ｌ1 ビット、Ｌ2 ビッ
ト、．．．、Ｌn ビットの乱数部分がそれぞれ線形フィ
ードバックシフトレジスタ１１1 、１１2 、．．．、１
１n 内のシフトレジスタに初期値として格納され、か
つ、シフトレジスタ１３にＬ0 ビットの乱数部分が初期
値として格納される。
【００２７】加算器１４は非線形関数回路１２の出力ビ
ットと、シフトレジスタ１３のＬ0ビットの初期値のう
ち予め定められた出力ビットとが入力されてモジュロ２
の加算を行い、得られた加算結果を出力端子１８へ出力
する。
ットと、シフトレジスタ１３のＬ0ビットの初期値のう
ち予め定められた出力ビットとが入力されてモジュロ２
の加算を行い、得られた加算結果を出力端子１８へ出力
する。
【００２８】次に、入力端子１６より線形フィードバッ
クシフトレジスタ１１1 〜１１n とシフトレジスタ１３
にそれぞれ入力されるモード制御信号が「０」に切り換
えられる。この状態で、線形フィードバックシフトレジ
スタ１１1 〜１１n とシフトレジスタ１３にそれぞれ入
力端子１７を介してクロックが１個入力されると、線形
フィードバックシフトレジスタ１１1 〜１１n 内のシフ
トレジスタに記憶されている各初期値が１ビット右へシ
フトされて右端の１ビットが捨てられ、かつ、線形フィ
ードバックシフトレジスタ１１1 〜１１n 内のシフトレ
ジスタの左端の１ビットに内部の加算器の出力１ビット
が格納されるとともに、外部の非線形関数回路１２へ出
力される。
クシフトレジスタ１１1 〜１１n とシフトレジスタ１３
にそれぞれ入力されるモード制御信号が「０」に切り換
えられる。この状態で、線形フィードバックシフトレジ
スタ１１1 〜１１n とシフトレジスタ１３にそれぞれ入
力端子１７を介してクロックが１個入力されると、線形
フィードバックシフトレジスタ１１1 〜１１n 内のシフ
トレジスタに記憶されている各初期値が１ビット右へシ
フトされて右端の１ビットが捨てられ、かつ、線形フィ
ードバックシフトレジスタ１１1 〜１１n 内のシフトレ
ジスタの左端の１ビットに内部の加算器の出力１ビット
が格納されるとともに、外部の非線形関数回路１２へ出
力される。
【００２９】これにより、非線形関数回路１２は線形フ
ィードバックシフトレジスタ１１1〜１１n 内のシフト
レジスタに初期値が記憶されているときに出力されてい
る最初の線形フィードバックシフトレジスタ１１1 〜１
１n の各出力を非線形関数で結合して得た最初の値に続
いて、上記の１ビットシフトに基づく２番目の各出力を
非線形関数で結合して得た２番目の値を出力する。
ィードバックシフトレジスタ１１1〜１１n 内のシフト
レジスタに初期値が記憶されているときに出力されてい
る最初の線形フィードバックシフトレジスタ１１1 〜１
１n の各出力を非線形関数で結合して得た最初の値に続
いて、上記の１ビットシフトに基づく２番目の各出力を
非線形関数で結合して得た２番目の値を出力する。
【００３０】一方、シフトレジスタ１３は上記の線形フ
ィードバックシフトレジスタ１１1〜１１n 内のシフト
レジスタの動作と同様に、入力端子１７を介してクロッ
クが１個入力されると、記憶しているＬ0 ビットの初期
値を１ビット右へシフトして右端の１ビットを捨て、か
つ、左端の１ビットに非線形関数回路１２の出力１ビッ
ト（上記の１番目の値）を取り込む。
ィードバックシフトレジスタ１１1〜１１n 内のシフト
レジスタの動作と同様に、入力端子１７を介してクロッ
クが１個入力されると、記憶しているＬ0 ビットの初期
値を１ビット右へシフトして右端の１ビットを捨て、か
つ、左端の１ビットに非線形関数回路１２の出力１ビッ
ト（上記の１番目の値）を取り込む。
【００３１】加算器１４は非線形関数回路１２から出力
される上記２番目の値と、１ビット右へシフト動作した
後のシフトレジスタ１３のＬ0 ビット並列出力のうち予
め定められた出力ビットとが入力されてモジュロ２の加
算を行い、得られた加算結果を出力端子１８へ出力す
る。
される上記２番目の値と、１ビット右へシフト動作した
後のシフトレジスタ１３のＬ0 ビット並列出力のうち予
め定められた出力ビットとが入力されてモジュロ２の加
算を行い、得られた加算結果を出力端子１８へ出力す
る。
【００３２】以下、上記と同様にして、モード制御信号
の値を「０」に保持したままで、例えば２０ＭＨｚのク
ロックが入力される毎に出力端子１８に擬似乱数が１ビ
ットずつ出力される。ここで、上記のクロックは入力端
子１７を介して線形フィードバックシフトレジスタ１１
1 〜１１n とシフトレジスタ１３にそれぞれ共通に入力
されるため、線形フィードバックシフトレジスタ１１1
〜１１n とシフトレジスタ１３は同期して動作する。
の値を「０」に保持したままで、例えば２０ＭＨｚのク
ロックが入力される毎に出力端子１８に擬似乱数が１ビ
ットずつ出力される。ここで、上記のクロックは入力端
子１７を介して線形フィードバックシフトレジスタ１１
1 〜１１n とシフトレジスタ１３にそれぞれ共通に入力
されるため、線形フィードバックシフトレジスタ１１1
〜１１n とシフトレジスタ１３は同期して動作する。
【００３３】このようにして、本実施例によれば、非線
形関数回路１２の出力ビット系列をシフトレジスタ１３
と加算器１４により畳み込むことにより、擬似乱数を加
算器１４より出力するようにしているため、条件付き出
力分布に偏りのある非線形関数回路１２を用いても、擬
似乱数の条件付き出力分布を一様にすることができ、従
ってコリレーションアタックを用いても解読することが
できない暗号用の擬似乱数を生成することができる。
形関数回路１２の出力ビット系列をシフトレジスタ１３
と加算器１４により畳み込むことにより、擬似乱数を加
算器１４より出力するようにしているため、条件付き出
力分布に偏りのある非線形関数回路１２を用いても、擬
似乱数の条件付き出力分布を一様にすることができ、従
ってコリレーションアタックを用いても解読することが
できない暗号用の擬似乱数を生成することができる。
【００３４】
【発明の効果】以上説明したように、本発明によれば、
条件付き出力分布に偏りのある非線形関数回路を用いて
も、擬似乱数の条件付き出力分布を一様にすることがで
きるため、装置規模の小さな３入力の非線形関数回路を
用いても、コリレーションアタックによって解読できな
い暗号通信装置を実現できる。
条件付き出力分布に偏りのある非線形関数回路を用いて
も、擬似乱数の条件付き出力分布を一様にすることがで
きるため、装置規模の小さな３入力の非線形関数回路を
用いても、コリレーションアタックによって解読できな
い暗号通信装置を実現できる。
【図１】本発明の一実施例の構成図である。
【図２】従来の一例の構成図である。
【図３】従来の他の例の構成図である。
【図４】非線形関数回路の一例の回路図である。
１０ 擬似乱数発生装置 １１1 〜１１n 線形フィードバックシフトレジスタ １２ 非線形関数回路 １３ シフトレジスタ １４ 加算器 １５ 乱数入力端子 １６ モード制御信号入力端子 １７ クロック入力端子 １８ 擬似乱数出力端子
Claims (3)
- 【請求項１】 互いに同一のクロックが入力されること
により同期して動作する複数の線形フィードバックシフ
トレジスタと、 該複数の線形フィードバックシフトレジスタの出力ビッ
ト列をそれぞれ非線形関数で結合する非線形関数回路
と、 前記クロックの入力毎に記憶内容を１ビット右へシフト
すると共に、該非線形関数回路の出力１ビットを左端の
ビットに記憶するシフトレジスタと、 該複数の線形フィードバックシフトレジスタと該シフト
レジスタにそれぞれ初期値を設定する設定手段と、 該シフトレジスタの記憶ビットのうち予め定められた一
部又は全部の記憶ビットと該非線形関数回路の出力ビッ
ト列とを加算する加算器とを有し、前記クロックに同期
して前記加算器より擬似乱数を出力することを特徴とす
る擬似乱数発生装置。 - 【請求項２】 前記複数の線形フィードバックシフトレ
ジスタは、互いに全部又は一部が異なる長さのシフトレ
ジスタをそれぞれ有することを特徴とする請求項１記載
の擬似乱数発生装置。 - 【請求項３】 前記シフトレジスタは計算機による試行
錯誤で初期値が判別できない長さであり、前記加算器は
排他的論理和回路又は排他的否定論理和回路で構成され
ていることを特徴とする請求項１記載の擬似乱数発生装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5274935A JP2541480B2 (ja) | 1993-10-06 | 1993-10-06 | 擬似乱数発生装置 |
| US08/310,998 US5566099A (en) | 1993-10-06 | 1994-09-22 | Pseudorandom number generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5274935A JP2541480B2 (ja) | 1993-10-06 | 1993-10-06 | 擬似乱数発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07104976A true JPH07104976A (ja) | 1995-04-21 |
| JP2541480B2 JP2541480B2 (ja) | 1996-10-09 |
Family
ID=17548601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5274935A Expired - Lifetime JP2541480B2 (ja) | 1993-10-06 | 1993-10-06 | 擬似乱数発生装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5566099A (ja) |
| JP (1) | JP2541480B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| WO2002091167A1 (fr) * | 2001-04-24 | 2002-11-14 | Sangikyo Corporation | Generateur de nombres aleatoires |
| WO2004032098A1 (ja) * | 2002-10-07 | 2004-04-15 | Kobayashi, Akira | 疑似乱数発生方法及び疑似乱数発生器 |
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